JP3075008B2 - 記録再生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル化された映像
・音声信号等を記録再生する記録・再生装置に関するも
のである。

【０００２】

【従来の技術】 近年、映像・音声信号をアナログ信号
のまま磁気テープに記録するアナログＶＴＲにかわっ
て、高画質化、ダビング時の劣化防止等を目的とした、
映像・音声信号をデジタル信号に変換し、デジタル信号
のまま信号処理を施し記録するデジタルＶＴＲの開発・
商品化が進められている。そしてこのデジタル化にとも
なって高能率符号化技術が重要になってきている。高能
率符号化とは映像情報の持つ冗長成分を除去してデータ
量を圧縮する手段である。高能率符号化の有効な手段と
して直交変換符号化が代表的であり、最近よく使用され
始めている。直交変換とは入力される時系列信号を直交
する成分（例えば周波数成分）に変換するもので、フー
リエ変換、離散コサイン変換（以下ＤＣＴと略す）、ア
ダマール変換等が有名である。特にＤＣＴは映像情報に
適した直交変換として注目されている。

【０００３】この圧縮方法を使用した記録装置として
は、特開平４−９１５８７号公報，特開平４−２７１０
７０号公報に開示されている。これらの装置の構成は図
１２のブロック図で示される。同図の１００は小ブロッ
ク化器、１０１は大ブロック化器、１０２は直交変換
器、１０３は量子化器、１０４は可変長符号化器、１０
６はデータ制御器、１２３は伝送器、１０５，１０７，
１１２，１１３，１１６，１１７，１１９，１２２はス
イッチ（以下ＳＷという）である。

【０００４】小ブロック化器１００は入力される１フレ
ーム単位の映像信号を水平８画素・垂直８画素の合計６
４画素の標本値からなる小ブロック（この小ブロック）
が以降の信号処理の最小単位となる）に分割する。各小
ブロックは大ブロック化器１０１で３０個の小ブロック
の集合毎に１つの大ブロックにまとめられる。図１３は
大ブロック化器の構成図で、２００は輝度（Ｙ）信号入
力部、２０１は色差信号Ｒ−Ｙ（ＣR）入力部、２０２
は色差信号Ｂ−Ｙ（ＣB）入力部、２０３はフレームメ
モリ、２０４はアドレスコントローラである。輝度
（Ｙ）信号入力部２００、色差信号Ｒ−Ｙ（ＣR）入力
部２０１、色差信号Ｂ−Ｙ（ＣB）入力部２０２より入
力される小ブロック毎の標本値はフレームメモリ２０３
に一度蓄積された後、アドレスコントローラ２０４に従
って３０個の小ブロックからなる大ブロック毎に、Ｙ→
Ｙ→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→Ｙ→ＣR
→ＣBの順で直交変換器１０２に出力される。

【０００５】ここで図１４の斜線で示されるブロックが
小ブロックを示しており、画面上のさまざまな位置のこ
の小ブロックをシャフリングするように３０個集めて１
つの大ブロック（以下この単位をビデオセグメントとい
う）を構成する。このようにシャフリングすることによ
って画面上の情報量が分散されるため、各ビデオセグメ
ントに含まれる情報量は大体等しくなる。従って画面上
で場所によって情報量に偏りがある場合にも効率よく圧
縮できるようになっている。

【０００６】直交変換器１０２は、入力される小ブロッ
ク化された標本値をその単位毎にディスクリート・コサ
イン変換（ＤＣＴ）によって２次元の直交変換を行う。
この直交変換器１０２では、まず小ブロックの水平方向
にＤＣＴされ、次に水平方向にＤＣＴされた直交成分
は、直交変換器１０２に内蔵された水平垂直並べ換え器
（不図示）で垂直方向に並べ換えられた後、垂直方向に
ＤＣＴされる。このＤＣＴされた周波数成分を周波数の
低い成分から順に並べたものが図１５ある。図１５では
左上を水平垂直ともに最も低い周波数に対応する直交成
分を配置し、右側ほど水平方向に高い周波数を表わす直
交成分を、また左側ほど低い周波数を表わす直交成分を
配置している。ここで、直流（ＤＣ信号）成分は番号１
に配置されている。このようにして２次元ＤＣＴされた
小ブロック（以下ＤＣＴブロックという）毎の直交成分
は、水平方向、垂直方向共に低域を表す直交成分から図
１５の番号順に量子化器１０３にビデオセグメント単位
で出力される。

【０００７】図１６はＤＣＴブロックの出力順番を示し
た図で、大ブロック化器から入力される順に直交変換器
１０２は処理するので、出力もＹ→Ｙ→Ｙ→Ｙ→Ｃ_R→
Ｃ_BのＤＣＴブロックの順に出力される。（以下、図１
６に示すように、ＤＣＴ Ｎｏ.０〜ＤＣＴ Ｎｏ.５まで
をＮｏ.０マクロブロック、ＤＣＴ Ｎｏ.６〜ＤＣＴ Ｎ
ｏ.１１までをＮｏ.１マクロブロック・・・、ＤＣＴ
Ｎｏ.２４〜ＤＣＴNo.２９までをＮｏ．４マクロブロッ
クという。）量子化器１０３に入力された直交成分はＤ
Ｃ信号を除いて量子化される（以下ＤＣ信号以外の直交
成分をＡＣ成分という）。この量子化とは符号化後のデ
ータ量を制御するために直交成分の値を丸める動作を呼
ぶ。ＤＣＴブロックの番号順に量子化されたＡＣ成分の
量子化データは、高能率符号化を行う可変長符号化器１
０４に出力される。可変長符号化器１０４では、周知の
２次元ハフマン符号等のアルゴリズム（ゼロランの数と
それに続く０でない値から符号語を決定するもので、入
力データにゼロの数が多いほどそのＤＣＴブロックの符
号語数は少なくなる）に従って、ＤＣ信号以外の量子化
データの０ラン長と振幅値をもとにそれぞれ可変長の符
号語データに変換する。ここで、符号語データの最小長
は３ビット、最大長は１６ビットで、符号長の大きい符
号は発生確率の非常に小さい、比較的大きな振幅値の符
号語データに割り当てられる。ゼロラン長を表す最大の
符号長は１５ビットである。

【０００８】可変長符号器１０４で符号化されたデータ
は図１７に示す５つのシンクブロック（syncblock0〜sy
ncblock4）に以下に説明する規則に従ってフォーマット
される。フォーマットされた信号は伝送器１２３によっ
てエラー訂正符号やＩＤ等の情報信号が付加された後、
不図示の変調器によって変調されてテープに記録され
る。

【０００９】次に可変長符号のシンクブロックへのフォ
ーマットについて説明する。５つのシンクブロックは図
１７に示すように８ビットのデータ幅を持ち、各syncbl
ockは１４バイトの輝度信号（Ｙ信号）領域４個と１０
バイトの色差信号（ＣR，ＣB信号）領域２個の７６バイ
トの領域からなる。可変長符号器１０４で符号化された
可変長の符号語データは図１７の５つのシンクブロック
（syncblock0〜syncblock4）に分けて書き込まれる。各
syncblockは図１７の様に番号が付され、ブロック４，
５，１０，１１，１６，１７，２２，２３，２８，２９
が１０バイトのブロックで、その他が１４バイトのブロ
ックである。このブロックにはその番号に対応したＤＣ
Ｔブロックの符号語データを優先的に書き込むフォーマ
ットになっている。図１８はそれぞれのブロックの構成
図であり、（ａ）が１４バイトの、（ｂ）が１０バイト
のブロックを表す。それぞれの先頭にはその番号に対応
したＤＣＴブロックのＤＣ信号のデータ（本装置では１
０ビットとする）が書き込まれ、それに続いてＡＣ成分
の符号語データがｌｓｂから順に書き込まれる。図１８
はシンクブロックに符号語データが書き込まれている様
子を示す。

【００１０】この例では、ＡＣ成分の符号語データ量が
ＤＣＴ０では１０２ビット以上で固定領域から溢れ、Ｄ
ＣＴ４では７０ビット以上で溢れる。シンクブロックへ
の書き込み手順はまず、ＤＣＴ０のＤＣ信号をブロック
０に書き込み、続いてＤＣＴ０のＡＣ成分の符号語デー
タを順に書き込む。この時、ブロック０の領域が一杯に
なると、ＤＣＴ０のデータの書き込みを一時中断し、次
にＤＣＴ１のデータをブロック１に書き込む。ＤＣＴ１
の符号語データ全てが書き込まれて、まだブロック１に
空き領域が有っても、この空き領域を飛ばして、次のＤ
ＣＴ２のデータをブロック２の先頭から書き始める。こ
のようにして、まず全てのブロックをその番号に対応し
たＤＣＴブロックの符号語データで埋める。そして、次
にＤＣＴ０のデータがまだ全て書き込まれていないの
で、ブロック１の空いた領域に残りの符号語データ（高
域データ）を書き込む。ＤＣＴ０のデータを全て書き込
んだら、次にまだ全ての符号語データを書き込んでいな
いＤＣＴ２のデータ処理に移る。図１９のようにブロッ
ク１にまだ空き領域が有れば、そこから残りの符号語デ
ータを書き込み、ブロック１の領域が一杯になると、次
に空いているブロックの空き領域に残りの符号語データ
を書き込む。これらの動作を繰り返して、各ＤＣＴブロ
ックのデータをシンクブロックに書き込んでいく（ＤＣ
Ｔ番号順に、番号の小さいブロックの空いた領域から順
にデータを書き込む）。各syncblockには同一マクロブ
ロックの高域データを優先的に書き込む。そして、まだ
書き込む領域がある場合、他のsyncblockの高域データ
を書き込んでいく。図１９に示すように、ブロックの番
号と同一番号のＤＣＴブロックの符号語データを低域デ
ータ（ＬＡＣ）、他の番号のブロックに書き込まれた符
号語データを高域データ（ＨＡＣ）と呼んでいる。

【００１１】このように可変長符号化（以下ＶＬＣとい
う）した符号語データをフォーマットする場合、可変長
符号化器１０４から次々に出力される符号語データ毎
に、ＬＡＣやＨＡＣに分けてそれぞれの固定ブロックに
書き込む処理や、ＤＣＴブロックのデータをそれぞれの
属するsyncblockに優先的に書き込む等の処理をしてフ
ォーマットすることはタイミング的に難しいので、可変
長符号化器１０４の出力を１度バッファＲＡＭに格納し
た後、符号語データの並び換えを行っている。

【００１２】このバッファＲＡＭは図１２において、Ｄ
ＲＡＭ１１４及び１１５、ＶＲＡＭ１０８及び１１１、
ＦＲＡＭ１２０及び１２１である。ＤＲＡＭ１１４及び
１１５はＤＣ信号のデータを格納するＲＡＭ、ＶＲＡＭ
１０８及び１１１はＶＬＣしたデータを格納するＲＡ
Ｍ、ＦＲＡＭ１２０及び１２１はフォーマットしたデー
タを一時格納するバッファＲＡＭである。これらのＲＡ
Ｍは２個づつ用意され片方が書き込みモードの時は、必
ず他方が読み出しモードになるよう構成されている（所
謂ピンポン型の構成である）。この読み出し／書き込み
動作は各ＳＷ１１３，１１６，１０７，１１２，１１
９，１２２によって切り換えられ、この切り換えは１ビ
デオセグメント単位毎に行われる。次にこれらの動作に
ついて説明する。ここで、今、ＳＷ１１３，１１６，１
０７，１１２，１１９，１２２は黒丸側の接点が選択さ
れているとして説明する。

【００１３】各ＤＣＴブロックでは可変長符号化器１０
４からまずＤＣ信号が出力される。この時、ＳＷ１０５
は可変長符号化器１０４の指令でｂ側が選択され、ＤＣ
信号はＳＷ１１３を介してＤＲＡＭ１１４に書き込まれ
る。可変長符号化器１０４はＤＣ信号を出力した後、Ｓ
Ｗ１０５を接点ａ側に切り換え、ＡＣ信号のデータをデ
ータ制御器１０６に出力する。データ制御器１０６はＳ
Ｗ１０７を介して、図２０（ｂ）に示すように、ＶＲＡ
Ｍ１０８に１アドレス（１ワード=１６ビット）毎に１
符号語データを書き込む。そして、各ＤＣＴブロックの
最後を示す符号語データであるｅｏｂ（end of block）
符号を検出すると、ｅｏｂ符号を書き込んだ次のアドレ
ス値を次のＤＣＴブロックの先頭アドレスとしてポイン
タＲＡＭ１０９に格納する。図２０（ａ）に示すように
ＤＣＴブロックのデータが書き込まれるとポインタＲＡ
Ｍには０，８，１４，１７，３０，・・・・の値が順に
格納されることになる。ＶＲＡＭの１ワードのビット幅
は符号語データのビット長さに依存し、本従来装置では
符号語の最大ビット長が１６ビットであるので、ＶＲＡ
Ｍ１０８、１１１の１ワードは１６ビットとなる。

【００１４】上記のように可変長符号化器１０４からの
データをＤＲＡＭ１１４やＶＲＡＭ１０８にデータを書
き込んでいる間、ＤＲＡＭ１１５やＶＲＡＭ１１１は読
み出しモードになっており、それらのＲＡＭからは１つ
前のビデオセグメント期間に書き込まれたデータがデー
タ制御器１１８の制御によって読み出される。データ制
御器１１８は、各ＤＣＴブロックのデータの処理を行う
とき、まずＳＷ１１７をｃ側に接続し、ＤＲＡＭ１１５
から読み出したＤＣ成分を、図１９の様にＦＲＡＭ１２
１の固定ブロックの先頭部分に書き込む。次にデータ制
御器１１８はＳＷ１１７をｄ側に接続し、ＶＲＡＭ１１
１に書き込まれているＡＣ成分のデータをポインタＲＡ
Ｍ１１０の値を基にＤＣＴブロックの先頭から順に上記
した規則に従ってＦＲＡＭ１２１にデータを詰めて書き
込んでいく。この時ＦＲＡＭ１２０は読み出しモードで
あり、先頭のアドレスから順にＳＷ１２２を介して、伝
送器１２３にデータを出力する。１ビデオセグメント分
のデータ処理期間が経過すると、ＳＷ１０７，１１２，
１１３，１１６，１１９，１２２は反対の接点に切り換
わり、それぞれのＲＡＭのモードが切り換わって後は上
記した動作を繰り返す。

【００１５】次に上記の記録装置でテープ上に記録され
たデータ列を再生する場合について説明する。図２１は
再生装置のブロック図である。再生時のデータの流れは
記録時の逆で、また各ＲＡＭの構成は記録装置と同じく
ピンポン型の構成になっている。ＳＷ１２５，１２８，
１３１，１３２，１３７，１３９は１ビデオセグメント
期間単位で切り換わり、各ＲＡＭはそれによって書き込
み／読み出しモードが切り換わる。記録再生部（図不記
載）を通って復調されたデータは伝送器１２４に入力さ
れる。伝送器１２４ではエラー訂正を行った後付加され
ているINDEX等の情報信号を取り除き、画像に関する
（可変長符号）データをＳＷ１２５を介してＦＲＡＭ１
２７に書き込む。データ制御器１２９はＦＲＡＭ１２６
から１つ前のビデオセグメント期間に書き込まれたデー
タの読み出しをＳＷ１２８を介して行う。データ制御器
１２９は各ＤＣＴ毎のデータの処理を行う際、まずＳＷ
１３０をｅ側に切り換え、ＤＣ信号をＤＲＡＭ１３４に
書き込む。そして、その後ＳＷ１３０をｆ側に切り換え
てＦＲＡＭ１２６に詰め込まれたＡＣ成分のデータを符
号語単位毎に切り出し図２０（ｂ）に示したように１ア
ドレス毎に１符号語データをＶＲＡＭ１３６に書き込ん
でいく。この時にＤＣＴブロックの先頭データを書き込
むＶＲＡＭ１３６のアドレスをポインタＲＡＭに書き込
む。

【００１６】同時に可変長符号復号器１４３はＳＷ１４
２の接点をｈ側に切り換えて、まずＤＲＡＭ１３３から
これから復号処理を行うＤＣＴブロックのＤＣ信号を読
み出す。続いてＳＷ１４２をｇ側に切り換えて、１つ前
のビデオセグメント期間に書き込まれたＡＣ成分のデー
タをポインタＲＡＭ１３８が示すＶＲＡＭのアドレスか
ら順次レジスタ１４１を介して読み出し、ゼロラン長と
振幅値に復号する。復号した信号は、ＤＣ信号から順に
逆量子化器１４４に出力する。逆量子化器１４４は復号
データの逆量子化を行い、直交逆変換器１４５に逆量子
化データを出力する。逆直交変換器１４５は入力する逆
量子化データの逆ＤＣＴを行い、周波数領域のデータか
ら時間領域のデータに変換してにブロック組立器１４６
に出力する。ブロック組立器１４６では入力するブロッ
ク毎のデータを逆シャフリングしながらバラバラにされ
ていた画像データを元の１フレーム分のデータに組み立
てた後、不図示のＤ／Ａコンバータに出力し、アナログ
の映像信号に変換してモニタテレビ等に出力している。

【００１７】

【発明が解決しようとしている課題】以上のような装置
において、１ＤＣＴブロック当たり最大の符号語数とな
るのは、ＤＣ信号を除く直交成分（ＡＣ成分）の量子化
後の値が全て０でない（ゼロランがゼロで全ての量子化
データにゼロ以外の値を持つ）ときで、この時ＡＣ成分
の数にｅｏｂ符号（１ＤＣＴブロックの最後を示す符
号）を加えた符号語の数が存在することになる。図１５
のように１ＤＣＴブロックのＡＣ成分が６３個ある場
合、最大の符号語数はｅｏｂ符号を含めて６４個であ
る。

【００１８】ところで、上記装置ではＶＲＡＭへのデー
タの書き込みは１アドレスに１符号語データを割り当
て、更にＤＣＴブロック０から順番にＶＲＡＭの先頭ア
ドレスから順にデータを書き込んでいるので、１つのＶ
ＲＡＭの記憶容量は、処理単位であるビデオセグメント
に３０個のＤＣＴブロックが存在することから、 ６４×３０×１６＝３０７２０ ビット 必要である。この値は実際に記録されるデータ量２７４
０ビット（上記装置の場合、７６バイト×８ビット×５
シンクブロック−１０ビット×３０ＤＣＴブロック＝２
７４０）に比べ１０倍以上もの記憶容量となる。このよ
うに実際記録しない無効なデータのためにメモリを用意
する従来のＶＲＡＭの構成は、コスト的にも、回路面積
（規模）的にも問題があり、特にＩＣ化を図る上で大き
な問題となっていた。

【００１９】また同様に、可変長符号を一時的にバッフ
ァする為のＶＲＡＭと記録する信号フォーマットの信号
形式を生成する為のＦＲＡＭを全く別アドレス空間の別
メモリとする構成もコスト的に、回路面積（規模）的に
問題であった。本発明は、かかる点に鑑み、使用するメ
モリの容量を少なくする記録・再生装置を提供すること
を目的とする。

【００２０】

【課題を解決するための手段】第１の本発明は、入力信
号の標本値を集めてｍ×ｎの画素毎に小ブロックを構成
する小ブロック化器と、小ブロック器の出力信号をブロ
ック毎に直交変換する直交変換器と、直交変換器で得ら
れた直交成分を量子化する量子化器と、量子化器の出力
を可変長符号データに符号化する可変長符号化器と、所
定の記録フォーマットの信号を出力する第１のメモリ
と、第１のメモリの各小ブロックに割り当てられた固定
ワード長領域に格納しきれない前記可変長符号データを
格納し、かつ前記小ブロック全てに共有の格納領域を備
えた第２のメモリと、可変長符号化器の出力信号を第１
のメモリの各小ブロック毎に割り当てられた固定ワード
長の格納領域に格納し、固定ワード長の格納領域を越え
た可変長符号データを第２のメモリに格納する第１のデ
ータ制御器と、第１のメモリの未格納領域に第２のメモ
リに格納された可変長符号データを格納する第２のデー
タ制御器を備えた記録再生装置である。

【００２１】第２の本発明は、入力信号の標本値を集め
てｍ×ｎの画素毎に小ブロックを構成する小ブロック化
器と、小ブロック器の出力信号をブロック毎に直交変換
する直交変換器と、直交変換器で得られた直交成分を量
子化する量子化器と、量子化器の出力を可変長符号デー
タに符号化する可変長符号化器と、所定の記録フォーマ
ットの信号を出力する第１のメモリと、第１のメモリの
各小ブロックに割り当てられた固定ワード長領域に格納
しきれない前記可変長符号データを格納し、かつ前記小
ブロック全てに共有の格納領域を備えた第２のメモリ
と、可変長符号化手段の出力信号を前記第１のメモリの
各小ブロック毎に割り当てられた固定ワード長の格納領
域に格納し、固定ワード長の格納領域を越えた可変長符
号データを、可変長符号データの同一のグループ内のデ
ータ量が所定の値内までは第２のメモリの格納領域の先
頭番地から最終番地に向かって格納し、値を越えた場合
は最終番地から前記先頭番地に向かって格納する第１の
データ制御器と、第１のメモリの未格納領域に第２のメ
モリに格納された可変長符号データを詰め込む第２のデ
ータ制御器を備えた記録再生装置である。

【００２２】

【作 用】上記した構成により、第１及び第２の発明で
は各小ブロックの可変長符号データをまず第１のメモリ
の小ブロック固有の格納領域に順次書き込み、この固有
の格納領域に書き込めなかった符号データを第２のメモ
リの格納領域に順次書き込む。ここで第１の固有の格納
領域には他の小ブロックの可変長符号データは書き込ま
ない。また第２の発明では溢れた可変長符号データの共
有の格納領域である第２のメモリにデータを書き込む
際、同一グループに属する小ブロックの可変長符号デー
タを予め定めた量をこのメモリ領域の先頭番地から番地
の増加する方向に、予め定めた量を越えたデータを逆に
最終番地から番地の減少する方向に書き込み、メモリの
有効データの破棄を防止する。次に第２のメモリに書き
込まれた可変長符号データを第１のメモリの未格納領域
に格納する。そして第１のメモリに規定のフォーマット
で格納された信号を出力する。

【００２３】

【実施例】図１は本発明の一実施例における記録／再生
装置のブロック図で、図１の１は小ブロック化器、２は
大ブロック化器、３は直交変換／逆直交変換器、４は量
子化／逆量子化器、５は可変長符号化／復号化器、６は
第１のデータ制御器、７はアドレス制御器、８はＤＲＡ
Ｍ９，ポインタＲＡＭ１０，ＦＲＡＭ１１，ＶＲＡＭ１
２で構成されたメモリである。なおＤＲＡＭ９はＤＲＡ
Ｍ９ａ，９ｂ、ポインタＲＡＭ１０はポインタＲＡＭ１
０ａ，１０ｂ、ＶＲＡＭ１２はＶＲＡＭ１２ａ，１２ｂ
の各々２個構成となっている。ＦＲＡＭ１１はＦＲＡＭ
１１ａ〜１１ｃの３個構成である。１３は第２のデータ
制御器、１４は伝送／受信器である。

【００２４】図２は第１のデータ制御器６のブロック図
である。図２において、２０は符号語データの符号長と
ｅｏｂ符号、更に符号語のサインビットの有無を検出す
る符号長テーブル、２１は入力する符号語データの符号
長をレジスタ２３と共に累積加算する４ビットの加算
器、２２は加算器２１のキャリー出力をラッチするキャ
リーレジスタ、２３は加算器２１の加算結果をラッチす
るレジスタ、２４はキャリーレジスタ２２及びレジスタ
２３の出力値によって入力する符号語データとレジスタ
２６とレジスタ２７の出力データから１６ビットのデー
タを選択するセレクタ、２５はレジスタ２３の出力値に
よって符号語データの一部を選択するセレクタ、２６及
び２７は各々セレクタ２４及び２５の出力をラッチする
レジスタである。

【００２５】図３は、時刻毎の符号語データの並び換え
の様子を示した状態図である。図４はメモリ内の各ＲＡ
Ｍの動作を説明する図である。図５は本発明の第１の実
施例におけるＦＲＡＭ及びＶＲＡＭの構成を示す構成図
である。図６は本実施例における記録装置のアドレス制
御器の動作を説明するブロック図であり、３０はアドレ
スの先頭値を設定する先頭値設定器、３１は先頭値設定
器３０で設定された値からアドレスをカウントアップす
るためのアップカウンタ、３２はそれらの動作を制御す
るアドレスコントローラである。先頭値設定器３０、ア
ップカウンタ３１、アドレスコントローラ３２でアドレ
ス制御器７が構成される。３３，３４，３５，３６はス
イッチである。

【００２６】図７は入力される符号語データとＦＲＡＭ
に書き込まれる位置を示す関係図である。以下に、本発
明の実施例の動作について説明する。最初に図１をもと
に記録時の全体の信号の流れを説明する。小ブロック化
器１は入力される１フレーム単位の映像信号を水平８画
素・垂直８画素の合計６４画素の標本値からなる小ブロ
ックに分割する。各小ブロックは大ブロック化器２で３
０個の小ブロックの集合毎に１つの大ブロック（輝度
（Ｙ）信号２０ブロック、色差信号Ｒ−Ｙ（ＣR）及び
Ｂ−Ｙ（ＣB）各５ブロック）を構成する。大ブロック
化器２は３０個の小ブロックからなる大ブロック毎に、
Ｙ→Ｙ→Ｙ→Ｙ→ＣR→ＣB→・・・→Ｙ→Ｙ→Ｙ→ＣR
→ＣBの順で直交変換器３に出力する。直交変換器３
は、入力される小ブロック化された標本値を水平及び垂
直方向に２次元の直交変換を行う。この直交変換器３で
はＤＣＴ演算後の信号を周波数の低い方向（ＤＣ信号）
から高い方向にジグザグスキャンして出力する。このよ
うにして２次元ＤＣＴされた小ブロック（ＤＣＴブロッ
ク）毎の直交成分は、量子化器４にビデオセグメント単
位（３０ＤＣＴブロック）で出力される。量子化器４に
は、大ブロック化器２から入力されたＹ→Ｙ→Ｙ→Ｙ→
ＣR→ＣBのＤＣＴブロックの順に入力される。ここでＤ
ＣＴ Ｎｏ.０〜ＤＣＴ Ｎｏ.５までがＮｏ.０マクロブ
ロック、ＤＣＴ Ｎｏ.６〜ＤＣＴ Ｎｏ.１１までがＮ
ｏ.１マクロブロック・・・、ＤＣＴ Ｎｏ.２４〜ＤＣ
ＴNo.２９までがＮｏ．４マクロブロックである。

【００２７】量子化器４に入力された直交成分は、ＤＣ
信号を除いて量子化される。量子化された信号は、可変
長符号化器５に出力される。可変長符号化器５では、２
次元ハフマン符号等のアルゴリズムに従って、ＤＣ信号
以外の量子化データの０ラン長と振幅値をもとにそれぞ
れ可変長の符号語データに変換する。ここで、符号語デ
ータの最大長１６ビット、最小３ビットである。ゼロラ
ン長を表す最大の符号長は１５ビット、ｅｏｂは６ビッ
トである。

【００２８】可変長符号器５で符号化されたデータは、
後述する手法で第１のデータ制御器６、アドレス制御器
７、メモリ８、第２のデータ制御器１３を用いて図１７
に示す５つのシンクブロック（syncblock0〜syncblock
4）に予め定められた規則に従ってフォーマットされ
る。フォーマットされた信号は伝送器１４によってエラ
ー訂正符号やＩＤ等の情報信号が付加された後、不図示
の変調器によって変調されてテープに記録される。

【００２９】次に可変長符号のシンクブロックへのフォ
ーマットについて説明する。５つのシンクブロックは図
１７に示すように８ビットのデータ幅を持ち、各syncbl
ockは１４バイトの輝度信号（Ｙ信号）領域４個と１０
バイトの色差信号（ＣR，ＣB信号）領域２個の７６バイ
トの領域からなる。可変長符号器５で符号化された可変
長の符号語データは図１７の５つのシンクブロック（sy
ncblock0〜syncblock4）に分けて書き込まれる。このブ
ロックにはその番号に対応したＤＣＴブロックの符号語
データ（低域データ）を優先的に書き込むフォーマット
になっている。そして固定領域に隙間領域が存在する場
合は、同一のマクロブロックの高域データを詰め込み、
更に隙間領域が存在する場合に他のマクロブロックの高
域データのが書き込まれる。

【００３０】次に図２に示す第１のデータ制御器６の動
作について詳細に説明する。今、あるＤＣＴブロックの
データがＤＣ信号から順に可変長符号化器５から出力さ
れる場合を例に挙げて説明する。このＤＣＴブロックの
データはＤＣ信号と図３に示すようなａ，ｂ，ｃ，ｄ，
ｅ，ｆの６つの符号語からなり、それぞれａは６ビット
のサイン付き符号語（符号長 11，サインフラグ 1）、
ｂは10ビットのサイン無し符号語（符号長 10，サイン
フラグ 0）、ｃは８ビットのサイン付き符号語（符号長
７，サインフラグ 1）、ｄは12ビットのサイン付き符
号語（符号長 11，サインフラグ 1）、ｅは４ビットの
サイン無し符号語（符号長 ４，サインフラグ 0）、ｆ
は14ビットのサイン付き符号語（符号長 13，サインフ
ラグ 1）で、ｅｏｂは６ビットのサイン無し符号語であ
るとする。

【００３１】第１のデータ制御器６からＤＣ信号が出力
されてＤＲＡＭ９に書き込まれた後、図３に示すように
最初の１１ビットの符号語データａが時刻ｔ₀に可変長
符号化器５から入力される。すると、符号長テーブル２
０は符号長１１を加算器３の一方の加算端子に、サイン
フラグ１を加算器２１のキャリーイン（以下Cinとい
う）端子に出力する。加算器２１の他方の加算端子に
は、レジスタ２３の出力が加えられており、レジスタ２
３の出力は、ＤＣＴブロックの最初の符号語が入力され
る時刻ｔ₀では初期値”１０”が設定される。従って加
算器２１では、時刻ｔ₀で、１１＋１０＋１＝２１の加
算を行い、その結果をキャリーレジスタ２２とレジスタ
２３に出力する。即ち時刻ｔ₁におけるキャリーレジス
タ２２の出力値は１、レジスタ２３の出力値は５とな
る。

【００３２】ここで理解し易いようにレジスタ２６とレ
ジスタ２７を連結してレジスタ２６のｌｓｂから各ビッ
ト位置に図３に示すように番号を付けする。するとレジ
スタ２６の上位側及びレジスタ２７の入力信号は、レジ
スタ２３の出力値に＋１した位置から上位ビット（ｍｓ
ｂ側）に向かって、入力された符号語データ（レジスタ
２３の出力値＋１の位置に符号語データのｌｓｂが入
る）となる。同時にレジスタ２６の下位側（レジスタ２
３の出力が示す値からｌｓｂ側）には、キャリーレジス
タ２２の出力が”０”の時はレジスタ２６の同一ビット
位置の出力がフィードバックされ、またキャリーレジス
タ２２の出力が”１”の時はレジスタ２７の同一ビット
位置の出力が入力される。

【００３３】従って、上記した符号語データａ，ｂ，
ｃ，・・・ が第１のデータ制御器６に入力されると、
図３に示すタイミング図でレジスタ２６及び２７に信号
が入力される。時刻ｔ₀では、レジスタ２３の値は”１
０”、キャリーレジスタ２２の値は”０”である。よっ
てレジスタ２６のビット１０の位置からｍｓｂまで符号
語データａのｌｓｂから６ビットが入力される。同時に
レジスタ２７の下位側らビット２７までに符号語データ
ａの残りの６ビットが入力される。そしてその信号は時
刻ｔ₁に、レジスタ２６及び２７でラッチされ出力され
る。

【００３４】時刻ｔ₁では、レジスタ２３の値が”５”
で、キャリーレジスタ２２の値が”１”である。よっ
て、レジスタ２６のビット０〜５の位置にレジスタ２７
のビット１６〜２１のデータ（符号語データａのｍｓｂ
から６ビットの符号データ）が入力され、レジスタ２６
のビット６の位置から上位側には符号語データｂが入力
される。そして、時刻ｔ₂にレジスタ２６でラッチさ
れ、その信号が出力される。 時刻ｔ₂では、時刻ｔ₁に
おける加算器２１での加算結果（１０＋５＝１５）か
ら、レジスタ２３の値が”１５”で、キャリーレジスタ
２２の値が”０”になる。その為、レジスタ２６のビッ
ト”１５”の位置から下位側の入力信号はレジスタ２６
のフィードバック値となる。同様に、レジスタ２７のビ
ット”１６”の位置から上位側の入力信号は、符号語デ
ータｃである。よってその信号が時刻ｔ ₃にレジスタ２
６、レジスタ２７でラッチされ出力される。

【００３５】データ制御器６では以上の動作を符号語デ
ータが入力される毎に上記規則に従って繰り返し、図３
に示すように、レジスタ２６、２７を使って符号語デー
タを１６ビット毎に詰める動作を行う。また図３から分
かるようにキャリーレジスタ２２の出力が”１”になる
と、レジスタ２６は符号語データで１６ビット全て詰ま
ったことを示す。よってこの信号で後記するＶＲＡＭ１
１及びＦＲＡＭ１２のアドレスの更新を制御することが
可能となる。時刻ｔ₁において、レジスタ２６には符号
語データで全て埋まっていないのにキャリーレジスタ２
２の出力は”１”になるが、これは新しいＤＣＴブロッ
クに処理が移ったことを示すもので、やはりアドレスを
更新する信号に使用できる。（以下レジスタ２６の出力
を符号データという。）以上のように、本実施例のよう
に、符号語データを１６ビット単位で詰め込んで、ＦＲ
ＡＭ及びＶＲＡＭに書き込むことは、従来の１アドレス
毎に１符号語データを書き込む場合に比べ、例えば３ビ
ットの符号語データを１６ビットのエリアを割り当てる
ようなことがない為、効率的である。即ちＲＡＭの最低
必要量を考えるとき符号語数単位でなくビット単位で考
えられるので、ＲＡＭの容量を大幅に削減でき非常に効
果大なるものがある。

【００３６】次に第１の実施例のＶＲＡＭ，ＦＲＡＭの
構成例について説明する。本実施例では予め定められた
フォーマット（低域データと高域データの詰め込み方）
に準拠した信号を伝送器１４に出力する為、以下の手順
で符号データを格納する。尚本実施例ではメモリ８内の
ＤＲＡＭ９とポインタＲＡＭ１０、ＶＲＡＭ１２が２面
構成で、ＦＲＡＭ１１が３面構成となっている。そして
図４に示すようにパイプライン処理を実現している。こ
こではサイクル１を例にとって説明する。サイクル１の
中では３個のステップが同時に行われる。

【００３７】第１のステップが以下に示す低域データ
（ＬＡＣ）のＦＲＡＭ１１への格納と高域データ（ＨＡ
Ｃ）のＶＲＡＭ１２への格納作業（ＶＬＣ作業）であ
る。具体的には以下の３作業が存在する。 （１）第１のデータ制御器６から供給されたＤＣ信号を
ＤＲＡＭ９ａへ格納。 （２）第１のデータ制御器６から供給された低域データ
（ＬＡＣ）をＦＲＡＭ１１ａへ格納。同時に溢れた高域
データ（ＨＡＣ）をＶＲＡＭ１２ａへの格納。 （３）ポインタＲＡＭ１０ａに各ＤＣＴブロックのＦＲ
ＡＭ１１ａ及びＶＲＡＭ１２ｂへの格納位置情報を記憶
させる。

【００３８】ステップ２は伝送フォーマットに準拠した
配置に可変長符号をシンクブロックにフォーマットする
作業（フォーマット作業）である。具体的は以下の３作
業である。 （１）第２のデータ制御器１３によりＤＲＡＭ９ｂに格
納されたＤＣ信号をＦＲＡＭ１１ｂの各ＤＣＴブロック
に割り当てられた固定領域の先頭位置に格納する。 （２）第２のデータ制御器１３がポインタＲＡＭ１０ｂ
の情報に基づいてＶＲＡＭ１２ｂに格納された高域デー
タ（ＨＡＣ）を同一マクロブロックのＬＡＣが格納され
たシンクブロックの固定領域の隙間に格納する。 （３）第２のデータ制御器１３がポインタＲＡＭ１０ｂ
の情報に基づいてＶＲＡＭ１２ｂに格納された高域デー
タ（ＨＡＣ）を異なるマクロブロックのＬＡＣが格納さ
れたシンクブロックの固定領域の隙間に格納する。 そしてステップ３は記録する所定のファーマット形式が
格納されたＦＲＡＭ１１ｃから伝送器１４への出力（出
力作業）である。

【００３９】次にＦＲＡＭ及びＶＲＡＭの構造について
説明する。図５に第１の実施例のＦＲＡＭ１１及びＶＲ
ＡＭ１２の構造を示す。ＦＲＡＭ１１は記録フォーマッ
トに準拠して、各ＤＣＴブロック毎にそのＤＣＴブロッ
クの低域の符号データを書き込む固定領域を設けてあ
る。固定領域は、Ｙ信号に相当するＤＣＴブロックに７
ワード、色差信号Ｃ_R、Ｃ_Bに相当するＤＣＴブロックに
５ワード割り当ててある。ステップ１で第１のデータ制
御器６から出力された符号データは直接このＦＲＡＭ１
１に格納される。よって、可変長符号を一度バッファメ
モリに格納する必要がなく低域データの詰め込み作業を
１ステップで実現することが可能となりハード及びメモ
リ規模が低減できる。

【００４０】次にＶＲＡＭ１２の構成について説明す
る。ＦＲＡＭ１１への符号データの書き込みは、それぞ
れの固定ブロックの番号と同一の番号のＤＣＴブロック
の符号データが優先される。しかし、そこに書き込めな
い符号データ（ＨＡＣ）は各固定領域の隙間に書きこま
る。ＨＡＣは５つのシンクブロックの許容（記録され
る）データ量（本実施例ではＤＣ信号を除いて１ビデオ
セグメントで２７４０ビット）をオーバーした時点で、
後の符号データは破棄される。従って本実施例のように
ステップ１でＦＲＡＭ１１の各ＤＣＴブロックの固定ブ
ロックにＬＡＣを確保した後、書き込めなかったＨＡＣ
が最大何ビット発生するかを考えることによりＶＲＡＭ
の容量を必要最小限に設計できる。その結果、従来に比
べ全体のＲＡＭの容量を大幅に削減可能である。なお、
符号語の最大符号長は１６ビットであり、処理速度を上
げる点から符号長の検出等の処理を１時刻（クロック）
で行うために、データ処理単位を１６ビットとしてい
る。従ってＶＲＡＭの１ワードも１６ビットにしてい
る。

【００４１】ではＶＲＡＭ１２の具体的容量について述
べる。ＶＲＡＭ１２にはＦＲＡＭ１１のＤＣＴブロック
の所定の格納領域から溢れたＨＡＣを格納するが、属す
るＤＣＴブロックの番号の小さいものから順に先頭アド
レスから書き込んでいく規則がある。ＶＲＡＭに必要な
ワード数は （１）ステップ１ではＦＲＡＭ１１の各ＤＣＴブロック
の格納領域にはは、それぞれ１つのＤＣＴブロックのデ
ータしか書き込まない。 （２）ＦＲＡＭ１１の各ＤＣＴブロックの格納領域の容
量はＹ信号に比べ、色差信号Ｃ_R、Ｃ_Bの容量の方が少な
い。 （３）更に記録されるＤＣ信号を除いた符号データ量が
２７４０ビットである。 の３つの条件から、ＶＲＡＭ１２を１番多く使用する１
ビデオセグメント単位（３０ＤＣＴブロック）の符号デ
ータのパターンは、色差信号の３つのＤＣＴブロックの
データ量が非常に多く、それ以外の２７個のＤＣＴブロ
ックの符号データはｅｏｂだけというパターンである。
よってこのときのＶＲＡＭ１２の最大容量を求めれば良
い。この容量Ｗは以下の式で求められる。 Ｗ＝（5シンクフ゛ロックの全容量）−（27DCTフ゛ロックのＤＣ信号
とｅｏｂの容量）−（色差3DCTフ゛ロックの容量）＋VRAMに
発生する隙間容量 つまり Ｗ＝5[シンクフ゛ロック]×76[ハ゛イト]×8[ヒ゛ット] −（10[ヒ゛ット]＋6
[ヒ゛ット]）×27[DCTフ゛ロック] −10[ハ゛イト]×3[DCTフ゛
ロック]×8[ヒ゛ット]＋３[ワ-ト゛]×16[ヒ゛ット]＝151[ワ-ト゛]、即ち
１５１ワード必要になる。上の式でＶＲＡＭ１２に発生
する隙間容量として３ワード加算した理由は、ＶＲＡＭ
１２にＨＡＣを格納する場合、各ＤＣＴブロックの最初
のＨＡＣは、常にアドレスの先頭（ｌｓｂ）からワード
単位で格納した方がフォーマット作業がし易いからであ
る。

【００４２】本実施例では、ＦＲＡＭ１１ａを図５に示
すように１９０ワード（３０４０ビット）用意し、ＶＲ
ＡＭ１２ａに１５１ワード（２４１６ビット）になる。
以上のように本実施例のＲＡＭ構成によれば、従来のメ
モリ（３０７２０ビットのＶＲＡＭが２個、３０４０ビ
ットのＦＲＡＭが２個）に比べ約１／５のＲＡＭ容量に
なり、かなりの容量削減になる。

【００４３】上記のように構成したＦＲＡＭ１１及びＶ
ＲＡＭ１２への書き込み方について、次に説明する。第
１のデータ制御器６で１６ビット単位に詰められた符号
データは、図６に示すようにＳＷ３３を介してＦＲＡＭ
１１またはＶＲＡＭ１２に出力されるが、同時にｅｏｂ
検出信号とキャリー信号をアドレス制御器７に出力す
る。

【００４４】本実施例は先に図４で説明ようにＦＲＡＭ
１１ａ〜１１ｃ及びＶＲＡＭ１２ａ〜１２ｂの書き込み
や読み出しはピンポン型の構成をとり、パイプライン処
理を実現している。今、ＳＷ３４がａ側に、ＳＷ３５が
ｍ側に、ＳＷ３６がｂとｎの接続状態に、ＳＷ３７がｂ
側に選択されているとして以下説明する。アドレス制御
器７は第１のデータ制御器６から出力されるｅｏｂ検出
信号によって、１つのＤＣＴブロックの符号データの処
理の終了を知り、そして次に入力されるキャリー信号
が”１”のときＦＲＡＭ１１ａのアドレスが次に処理さ
れるＤＣＴブロックの先頭アドレスになるように、先頭
値設定器３０はアドレスコントローラ３２の指示を受け
てアップカウンタ３１を初期設定する。そして、アップ
カウンタ３１はＳＷ３３を介してＦＲＡＭ１１ａにアド
レスを与える。その後、先記したように第１のデータ制
御器７のレジスタ２６に符号データが１６ビット全て埋
まるとキャリー信号が”１”になる。よってキャリー信
号が”１”になる毎に、レジスタ２６の出力をＦＲＡＭ
１１ａに書き込み、同時にアドレスコントローラ１４は
アップカウンタ１３にアドレスを１更新させる。従っ
て、例えば図７（ａ）のようなＤＣＴブロック１の符号
語データ列は、同図（ｂ）に示すようにＦＲＡＭのアド
レス７番地から書き込まれる。もし更に符号データが存
在しＦＲＡＭ１１ａの固定領域（７ワード）に書けない
ときは、アドレス制御器７はＳＷ３３をｎ側に切り換え
ると共に、ＶＲＡＭ１２ａのアドレスを設定する。その
結果、符号データはＦＲＡＭ１１ａと連続する形でＶＲ
ＡＭ１２ｂに符号データを書き込むことになる。

【００４５】以上のように、本実施例によれば、符号語
データを１６ビット単位毎に並び換え（詰め込んで）、
更にＦＲＡＭ、ＶＲＡＭに分けた構成にする事により、
従来に比べ大幅なＲＡＭの容量の削減、回路規模の削減
が達成できる。次に本発明の第２の実施例について説明
する。図８は本装置におけるＶＲＡＭの構成の第２の実
施例を示す構成図である。

【００４６】図９は第２の実施例におけるＦＲＡＭ１１
及びＶＲＡＭ１２を用いた記録装置のアドレス制御器７
のブロック図である。図９において、５０はアドレスの
先頭値を設定する先頭値設定器、５１は先頭値設定器５
０で設定された値からアドレスをカウントアップするた
めのアップカウンタ、５２は先頭値設定器５０で設定さ
れた値からアドレスをカウントダウンするためのダウン
カウンタ、５３はそれらの動作を制御するアドレスコン
トローラ、５４はアドレスコントローラ５３の制御でア
ップカウンタ５１とダウンカウンタ５２の出力を切り換
えるＳＷである。その他は図１及び図６の構成と同一で
ある。

【００４７】先の実施例では実際に記録可能な総データ
量は決まっており、そこからＨＡＣの最大量（１５１ワ
ード）を求め、ＶＲＡＭ１２の容量を決定した。しか
し、量子化器４の量子化幅は有限である。つまり量子化
器４で、可変長符号化後のデータ量が５シンクブロック
に格納できる２７４０ビット以内に納めることが不可能
である場合がまれにある（水平及び垂直の高周波成分を
画面全体に均一に分布させている画像信号等が入力され
た場合）。この場合、先の実施例では量子化器４で可変
長符号後のデータ量が２７４０ビット以内に納まる事を
前提にＨＡＣをＶＲＡＭ１２の先頭アドレスから順に格
納していた為、マクロブロックＮｏ．大きいＨＡＣがＶ
ＲＡＭ１２から溢れ破棄される。しかし本実施例のフォ
ーマットでは、ステップ１で溢れたＨＡＣをまず優先的
に同一マクロブロックＮｏ．のＦＲＡＭ１１の隙間に格
納する規則になっている（高域データの中でも周波数成
分の低い符号データを同一シンクブロックに格納する事
で、シンクブロック単位での修正特性を向上させる
為）。その為、マクロブロックＮｏ．の大きいＨＡＣの
ＦＲＡＭ１１の隙間への格納が不可能になり、しいては
フォーマットに準拠した信号系列を伝送器１３に出力す
る事が不可能になる。第２の実施例はこの問題点を解決
するものである。

【００４８】図８に第２の実施例のＦＲＡＭ及びＶＲＡ
Ｍの構成を示す。ＦＲＡＭ１１及びＶＲＡＭ１２の容量
は第１の実施例と同一である。しかし、図５とはマクロ
ブロック単位でＨＡＣの先頭から末尾方向に向かった書
き込むＨＡＣの上限ワード値が設定せれている点が異な
る。この設定値を越えたＨＡＣはＶＲＡＭの末尾から先
頭アドレスに向かって書き込まれる。

【００４９】今、１シンクブロックに格納できるデータ
量の内で、ＦＲＡＭの固定領域から溢れてＶＲＡＭに格
納される最大データ量Ｓを考える。なぜならば各マクロ
ブロックに対して最大Ｓ分のデータを確保できれば、フ
ォーマットに準拠した同一マクロブロックのＨＡＣを優
先してＦＲＡＭに格納することができるからである。最
大データ量Ｓはマクロブロック内の５ＤＣＴブロックが
ＤＣ信号とｅｏｂだけで、１ＤＣＴブロックに符号デー
タが集中している場合を設定すれば良い。よって以下の
式で求められる。 Ｓ＝76[ハ゛イト]×8[ヒ゛ット] −（10[ヒ゛ット]＋6[ヒ゛ット]）×5[DCTフ゛ロック]−10[ハ゛イト]×8[ヒ゛ット] ＝28[ワ-ト゛]×16[ヒ゛ット] このように構成したＶＲＡＭへの符号データの書き込み
方は、先に述べた様に各マクロブロックのＨＡＣを先頭
アドレスから最大２８ワード格納する。そして２８ワー
ドを越えた分は末尾のアドレスから順に格納する。但し
先頭から格納するＨＡＣのアドレスとすでに末尾から格
納したＨＡＣのアドレスが一致した場合は、先頭から格
納するＨＡＣを優先して格納する。つまり、先頭から格
納するＨＡＣを既に末尾から格納したＨＡＣの上に重ね
て書く事になる。そして、それ以降は各マクロブロック
の２８ワ−ドを越えたＨＡＣは破棄される（破棄された
信号は元々ＦＲＡＭ１１に格納するスペースの無い符号
データである）。

【００５０】次にこのＶＲＡＭ１２への書き込み方につ
いて説明する。本実施例も先に図４で説明ようにＦＲＡ
Ｍ１１ａ〜１１ｃ及びＶＲＡＭ１２ａ〜１２ｂは書き込
み／読み出しをピンポン型構成をとってパイプライン処
理を実現している。今、ＳＷ３４がａ側に、ＳＷ３５が
ｍ側に、ＳＷ３６がｂとｎの接続状態に、ＳＷ３７がｂ
側に選択されているとして以下説明する。またＦＲＡＭ
１１ａへのＬＡＣの格納法は前記第１の実施例と同一で
あるので省略し、ＶＲＡＭ１２ａへのＨＡＣの格納法に
ついて詳細に述べる。

【００５１】第１のデータ制御器６で１６ビット単位に
詰められた符号データはＶＲＡＭ１２ａに格納される
時、ｎ側に切り替わったＳＷ３３を介して供給される。
その時、同時に第１のデータ制御器６はｅｏｂ検出信号
とキャリー信号をアドレス制御器７に出力する。ここで
ＶＲＡＭ１１ａの固定領域がいっぱいになり、そして次
に入力されるキャリー信号が”１”になった時、アドレ
スコントローラ５２は先頭値設定器５０にＶＲＡＭ１２
ａの先頭アドレス及び末尾アドレスを設定させる。そし
て、先頭値設定器５０はアップカウンタ５１及びダウン
カウンタ５２に初期値を設定する。各マクロブロックの
ＨＡＣのデータ量が２８ワード以下の場合はアップカウ
ンタ５１の出力信号をキャリーに基づいて１加算させ、
ｍ側に切り換えられたＳＷ５４を介してＶＲＡＭ１２ａ
に供給する。またマクロブロックのＨＡＣのデータ量が
２８ワードを越えた場合は、アップカウンタ５１の動作
を停止し、ダウンカウンタ５２の出力信号をキャリーに
基づいて１減算し、ｎ側に切り換えられたＳＷ５４を介
してＶＲＡＭ１２ａに供給する。

【００５２】以上のように本装置に本実施例のＶＲＡＭ
構成を用いることにより、第１の実施例同様に、メモリ
の容量及び回路規模を、従来より大幅に削減可能にす
る。またＦＲＡＭ１１に最終的に格納できない符号デー
タが第１のデータ量制御器６から供給された場合でも、
ＶＲＡＭの必要容量を変更することなくＦＲＡＭの格納
に最終的に必要なＨＡＣをバッファすることが可能にな
る。

【００５３】次に再生時の動作について説明する。再生
時１６ビット単位でＦＲＡＭ１１及びＶＲＡＭ１２に格
納された符号データを符号語データ単位に切り出す方法
について説明する。図１０が上記したＦＲＡＭ１１及び
ＶＲＡＭ１２から符号語データ単位に切り出す第１のデ
ータ制御器６のブロック図である。図１１はこの第１の
データ制御器６での時刻毎の符号データの並び換えの様
子を示した状態図である。

【００５４】図１０において、６０は加算器６１のキャ
リー信号が”０”の時接点ｌが、”１”の時接点ｋが選
択されるＳＷ、６２はＦＲＡＭ１１及びＶＲＡＭ１２か
らの符号データをラッチするレジスタである。ここでＦ
ＲＡＭ１１及びＶＲＡＭ１２のアドレスは上記した記録
時のアドレス制御の動作と同様、キャリー信号が”１”
のとき次の時刻で更新される。６３はＳＷ６０の切り換
えによって、キャリー信号が”１”の時レジスタ６２の
出力を、キャリー信号が”０”のとき自分自身のフィー
ドバック出力を次の時刻でラッチするレジスタである。
６４はレジスタ６２及び６３の計３２ビットの出力を１
つにして、レジスタ６３のｌｓｂからレジスタ６２のｍ
ｓｂに向かって各ビット位置に図１１のように番号を付
けた時、レジスタ６５の出力値に＋１したビット位置か
ら上位１６ビットを選択するセレクタである。６６はセ
レクタ６４によって切り出され、ｌｓｂ側から詰まって
いる符号語データからその符号長及びサインビットの有
無を示すサインフラグを出力し、更にｅｏｂ符号で有れ
ばｅｏｂ検出信号を”１”にする符号長テーブルある。
符号長テーブルは、ＤＣＴブロックの先頭では初期値と
して符号長”１０”及びサインビット”０”を出力す
る。このｅｏｂ検出信号は、記録時と同様次の時刻から
新しいＤＣＴブロックの処理が開始されることを示すフ
ラグである。６１はセレクタ６４によって切り出された
符号語データの符号長とＣinに入力されるサインフラグ
の出力信号を累積加算する４ビットの加算器、６５は加
算器６１の加算結果を次の時刻にラッチしするレジスタ
で、レジスタ６５は各ＤＣＴブロックの先頭では初期
値”１５”を出力するレジスタである。

【００５５】今、図７(b)のようにＦＲＡＭ１１に詰め
込まれた符号語データａ，ｂ，ｃ，ｅ，ｆ，ｅｏｂを切
り出すことを例に説明する。このＤＣＴブロックの先頭
であるＦＲＡＭ１１の７番地の内容が、図１１に示すよ
うに、最初時刻ｔ₀で、レジスタ６２にラッチされると
レジスタ６５の出力は初期値”１５”であるのでセレク
タ６４はレジスタ６２のビット位置”１６”から上位側
のビットを選択して、可変長符号復号器５と符号長テー
ブル６６に出力する。このセレクタ６４がレジスタ６５
の示す値に＋１したレジスタ６２，６３のビット位置か
ら上位側のビットを選択する事が即ち符号語の切り出し
を行うことである。図１１に示すように時刻ｔ₀におい
て、ＤＣ信号が切り出されたことになる。この時、図１
１のようにセレクタ６４の出力のｌｓｂと符号語のｌｓ
ｂは必ず一致するようになる。可変長符号復号器５で
は、このように切り出された符号語からゼロランと振幅
値に復号する。符号長テーブル６６はセレクタ６４の出
力のｌｓｂ側から詰まっているＤＣ信号の符号長”１
０”とサインフラグ”０”を加算器６１に出力する。加
算器６１は、この値とレジスタ６５の出力値の加算、１
０＋１５＋０＝９を行い、キャリー信号及び４ビットの
加算結果を出力する。加算結果９は次の時刻ｔ₁でレジ
スタ６５にラッチされる。

【００５６】時刻ｔ₁では、時刻ｔ₀でキャリー信号が”
１”であったので、レジスタ６２にはＦＲＡＭ１１の次
のアドレス８番地の内容がラッチされ、またレジスタ６
３にはレジスタ６２の出力がラッチされる。この時レジ
スタ６５の出力値は”９”を示しているので、セレクタ
６４はレジスタ６２，６３のビット位置”１０”から上
位１６ビットを選択する事により、図１１に示すように
符号語ａが切り出されたことになる。符号長テーブル６
６は符号語ａの符号長”１１”及びサインビット”１”
を出力し、加算器６１は１１＋９＋１＝５の計算を行
う。

【００５７】時刻t₂では、時刻t₁でのキャリー信号が”
１”であったのでセレクタ６４はレジスタ６２，６３の
ビット位置６から上位１６ビットを選択する事により、
符号語ｂが切り出されたことになる。符号長テーブル６
６は符号語ｂの符号長”１０”を出力し、加算器６１は
１０＋５＝１５の計算を行う。この時加算結果に桁上が
りがないのでキャリー信号は”０”である。この計算結
果”１５”は次の時刻ｔ₂でレジスタ６５にラッチされ
る。

【００５８】時刻t₃では、時刻t₂でキャリー信号が”
０”であったので、ＦＲＡＭ１１のアドレスは更新され
ずレジスタ６２には８番地の内容が再度ラッチされ、ま
たレジスタ６３にはＳＷ６０が接点ｌが選択されるので
自分自身のフィードバック値がラッチされる。この時レ
ジスタ６５の出力値は”５”を示しており、セレクタ６
４はレジスタ６２，６３のビット位置１６から上位１６
ビットを選択する事により、図１１に示すように符号語
ｃが切り出されたことになる。符号長テーブル３３は符
号語ｃの符号長”７”とサインフラグ”１”を出力し、
加算器３４は１５＋７＋１＝２３の計算を行う。この時
加算結果に桁上がりが生じキャリー信号は”１”とな
る。この加算結果”７”は次の時刻t₄でレジスタ６５に
ラッチされる。以上の様な手順で本第１のデータ制御器
６は動作を繰り返し、時刻ｔ₆までに図１１に示すよう
に符号語ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｅｏｂを順に切り出
し可変長符号復号器５に出力する。以上のように本実施
例を用いることにより、記録時図７(b)のように１６ビ
ット単位に詰め込まれた符号データから容易に符号語デ
ータを切り出すことができる。ここで加算器６１や符号
長テーブル６６は、記録装置の符号長テーブル２０や加
算器２１と共有することも可能である。

【００５９】以上の説明したように、第１の発明は符号
語を１６ビット単位に詰め込むこと、規定のフォーマッ
ト信号を出力するＦＲＡＭに直接低域データ（ＬＡＣ）
を書き込む構成にすること、最終的にＦＲＡＭに格納で
きるかつＨＡＣ（高域データ）の最大容量にＶＲＡＭの
容量を設定すること、符号語を１６ビット単位に詰め込
まれた符号データから符号語を切り出すこと、により従
来に比べ大幅にメモリの容量を削減することができ、回
路規模の大幅な縮小化、コストの削減に寄与すること大
である。

【００６０】また第２の発明は符号語を１６ビット単位
に詰め込むこと、規定のフォーマット信号を出力するＦ
ＲＡＭに直接低域データ（ＬＡＣ）を書き込む構成にす
ること、最終的にＦＲＡＭに格納できるかつＨＡＣ（高
域データ）の最大容量にＶＲＡＭの容量を設定するこ
と、更にＶＲＡＭへの書き込み／読み出しを高域データ
（ＨＡＣ）のマクロブロック単位で上限値を設け、上限
値範囲内外でメモリ空間のアドレス方向を逆にするこ
と、及び符号語を１６ビット単位に詰め込まれた符号デ
ータから符号語を切り出すことで５シンクブロックに最
終的に格納できない符号データが入力された場合でも最
終的にシンクブロックに格納するデータを破棄すること
が無い。同時に第１の発明と同じ容量の従来に比べ大幅
少ないメモリの容量で実現でき、回路規模の大幅な縮小
化、コストの削減に寄与すること大である。

【００６１】ところで、本実施例では、最大符号長が１
６ビットであると仮定したため、ＦＲＡＭ１１やＶＲＡ
Ｍ１２の１ワードや処理単位を１６ビットにしたが、最
大符号長が１６ビットで無い場合でも、それに合わせて
ＦＲＡＭやＶＲＡＭのワード長や処理単位ビット長を変
更するだけで本発明が採用できるのは言うまでもないこ
とである。

【００６２】

【発明の効果】以上説明したように、本発明を用いるこ
とにより、可変長符号語を一時的に格納するバッファメ
モリの容量を従来に比べ大幅に削減可能で、そのためコ
スト的にも、回路面積的にも従来に比べ非常に有利な記
録・再生装置を提供することができ、その効果は大なる
ものがある。

【図面の簡単な説明】

【図１】本発明の一実施例における記録／再生装置の構
成を示すブロック図

【図２】本発明の一実施例における記録系の第１のデー
タ制御器の構成を示すブロック図

【図３】同装置における時刻毎の符号語データの並び換
えの様子を示した状態図

【図４】同装置におけるメモリの動作を説明するための
説明図

【図５】同装置における第１の実施例のＦＲＡＭ及びＶ
ＲＡＭの構成を示す模式図

【図６】同装置における第１の実施例のＦＲＡＭ及びＶ
ＲＡＭを制御するアドレス制御器の構成を示すブロック
図

【図７】入力される符号語データとＦＲＡＭに書き込ま
れる位置関係を示す説明図

【図８】同装置における第２の実施例のＦＲＡＭ及びＶ
ＲＡＭの構成を示す説明図

【図９】同装置における第２の実施例のＦＲＡＭ及びＶ
ＲＡＭを制御するアドレス制御器の構成を示すブロック
図

【図１０】本発明の一実施例における再生系の第１のデ
ータ制御器の構成を示すブロック図

【図１１】同装置における時刻毎の符号語データの並び
換えの様子を示した状態図

【図１２】従来の記録装置の構成を示すブロック図

【図１３】大ブロック化器の構成を示すブロック図

【図１４】画像信号の１フレームとＤＣＴブロックの関
係を示す模式図

【図１５】ＤＣＴされた周波数成分の出力順を示す模式
図

【図１６】ビデオセグメント化されたＤＣＴブロックの
伝送順番を示す説明図

【図１７】５つのシンクブロック（syncblock0〜syncbl
ock4）の構成を示す説明図

【図１８】シンクブロックにおける固定領域（固定ブロ
ック）の構成を示す説明図

【図１９】シンクブロックへのデータの並び方の一例を
示した模式図

【図２０】従来のＶＲＡＭの構成を示す説明図

【図２１】従来の再生装置の構成を示すブロック図

【符号の説明】

１ 小ブロック化器 ２ 大ブロック化器 ３ 直交変換／逆直交変換器 ４ 量子化／逆量子化器 ５ 可変長符号化／復号化器 ６ 第１のデ−タ制御器 ７ アドレス制御器 ８ メモリ ９ ＤＲＡＭ １０ ポインタＲＡＭ １１ ＦＲＡＭ １２ ＶＲＡＭ １３ 第２のデータ制御器 １４ 伝送／受信器

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/91 - 5/956 H04N 7/24 - 7/68

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号の標本値を集めてｍ×ｎの画素
   毎に小ブロックを構成する小ブロック化器と、 前記小ブロック器の出力信号をブロック毎に直交変換す
   る直交変換器と、 前記直交変換器で得られた直交成分を量子化する量子化
   器と、 前記量子化器の出力を可変長符号データに符号化する可
   変長符号化器と、 所定の記録フォーマットの信号を出力する第１のメモリ
   と、 前記第１のメモリの各小ブロックに割り当てられた固定
   ワード長領域に格納しきれない前記可変長符号データを
   格納し、かつ前記小ブロック全てに共有の格納領域を備
   えた第２のメモリと、 前記可変長符号化器の出力信号を前記第１のメモリの各
   小ブロック毎に割り当てられた固定ワード長の格納領域
   に格納し、前記固定ワード長の格納領域を越えた可変長
   符号データを前記第２のメモリに格納する第１のデータ
   制御器と、 前記第１のメモリの未格納領域に前記第２のメモリに格
   納された可変長符号データを格納する第２のデータ制御
   器を備えたことを特徴とする記録再生装置。
2. 【請求項２】入力信号の標本値を集めてｍ×ｎの画素毎
   に小ブロックを構成する小ブロック化器と、 前記小ブロック器の出力信号をブロック毎に直交変換す
   る直交変換器と、 前記直交変換器で得られた直交成分を量子化する量子化
   器と、 前記量子化器の出力を可変長符号データに符号化する可
   変長符号化器と、 所定の記録フォーマットの信号を出力する第１のメモリ
   と、 前記第１のメモリの各小ブロックに割り当てられた固定
   ワード長領域に格納しきれない前記可変長符号データを
   格納し、かつ前記小ブロック全てに共有の格納領域を備
   えた第２のメモリと、 前記可変長符号化手段の出力信号を前記第１のメモリの
   各小ブロック毎に割り当てられた固定ワード長の格納領
   域に格納し、前記固定ワード長の格納領域を越えた可変
   長符号データを、前記可変長符号デ−タの同一のグルー
   プ内のデータ量が所定の値内までは前記第２のメモリの
   格納領域の先頭番地から最終番地に向かって格納し、値
   を越えた場合は最終番地から前記先頭番地に向かって格
   納する第１のデ−タ制御器と、 前記第１のメモリの未格納領域に前記第２のメモリに格
   納された可変長符号データを詰め込む第２のデータ制御
   器を備えたことを特徴とする記録再生装置。