JP3061998B2 - コンピュータのフォールト・トレラント方式 - Google Patents
コンピュータのフォールト・トレラント方式Info
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- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明はコンピュータのフォール
ト・トレラント方式に関する。
ト・トレラント方式に関する。
【０００２】
【従来の技術】図３は従来のコンピュータのフォールト
・トレラント方式の第１の例を示すシステムブロック図
である。
・トレラント方式の第１の例を示すシステムブロック図
である。
【０００３】図３を参照すると、この従来例のシステム
では、中央処理装置（ＣＰＵ）１０１，１０２および１
０３と比較回路（ＣＭＰ）１０４とにより密結合な中央
処理部１００を構成している。
では、中央処理装置（ＣＰＵ）１０１，１０２および１
０３と比較回路（ＣＭＰ）１０４とにより密結合な中央
処理部１００を構成している。
【０００４】そして、１つのタスク処理をＣＰＵ１０
１，１０２および１０３が同期して実行しており、それ
ぞれＣＰＵ１０１，１０２および１０３の処理結果出力
はＣＭＰ１０４によって多数決論理により比較され、最
終的に一番多い処理結果を出力する。
１，１０２および１０３が同期して実行しており、それ
ぞれＣＰＵ１０１，１０２および１０３の処理結果出力
はＣＭＰ１０４によって多数決論理により比較され、最
終的に一番多い処理結果を出力する。
【０００５】この第１の従来例の方式では、例えばＣＰ
Ｕ１０１が障害となったとき、ＣＰＵ１０１はＣＰＵ１
０２，１０３とは異なる値を出力するので、ＣＭＰ１０
４はこの異なる値を比較して多数の方のＣＰＵ１０２お
よびＣＰＵ１０３の処理結果を優先して出力する。
Ｕ１０１が障害となったとき、ＣＰＵ１０１はＣＰＵ１
０２，１０３とは異なる値を出力するので、ＣＭＰ１０
４はこの異なる値を比較して多数の方のＣＰＵ１０２お
よびＣＰＵ１０３の処理結果を優先して出力する。
【０００６】したがって、ＣＰＵ１０１の処理結果は無
視される。このようにしてＣＰＵ１０１が障害の間もシ
ステムの正常動作を維持している。
視される。このようにしてＣＰＵ１０１が障害の間もシ
ステムの正常動作を維持している。
【０００７】また、第２の従来例として、例えば特開平
４−８５０２８号公報に所載の「コンピュータのフオー
ルト・トレラント方式」がある。図４は第２の従来例の
システムブロック図である。
４−８５０２８号公報に所載の「コンピュータのフオー
ルト・トレラント方式」がある。図４は第２の従来例の
システムブロック図である。
【０００８】図４を参照すると、このシステムは、バス
４１７と接続されたゲート回路（ＧＡＴ）４１８，４１
９，４２０と、相互に同期して同一処理を行いＧＡＴ４
１８，４１９，４２０にそれぞれ処理結果を出力する中
央処理装置（ＣＰＵ）４１１，４１２，４１３と、ＣＰ
Ｕ４１１とＣＰＵ４１２との各出力，ＣＰＵ４１２とＣ
ＰＵ４１３との各出力，ＣＰＵ４１３とＣＰＵ４１１と
の各出力をそれぞれ比較する第１，第２，第３の比較回
路（ＣＭＰ）４１４，４１５，４１６とを備えている。
４１７と接続されたゲート回路（ＧＡＴ）４１８，４１
９，４２０と、相互に同期して同一処理を行いＧＡＴ４
１８，４１９，４２０にそれぞれ処理結果を出力する中
央処理装置（ＣＰＵ）４１１，４１２，４１３と、ＣＰ
Ｕ４１１とＣＰＵ４１２との各出力，ＣＰＵ４１２とＣ
ＰＵ４１３との各出力，ＣＰＵ４１３とＣＰＵ４１１と
の各出力をそれぞれ比較する第１，第２，第３の比較回
路（ＣＭＰ）４１４，４１５，４１６とを備えている。
【０００９】この場合、各ＣＰＵ４１１，４１２，４１
３が正常であれば、ＣＰＵ４１１，４１２，４１３の各
出力が同一状態として、かつ、同期して出力バス４１７
へ送出され、相互に干渉することなくデータ処理が行わ
れる。
３が正常であれば、ＣＰＵ４１１，４１２，４１３の各
出力が同一状態として、かつ、同期して出力バス４１７
へ送出され、相互に干渉することなくデータ処理が行わ
れる。
【００１０】これに対し、例えば、ＣＰＵ４１１に異常
が生じると、ＣＭＰ４１４とＣＭＰ４１６とが不一致出
力を生じ、これにより、ＧＡＴ４１８とＧＡＴ４２０と
がオフするため、ＣＰＵ４１１とＣＰＵ４１３との出力
は阻止され正常なＣＰＵ４１２，４１３中の１台、即
ち、ＣＰＵ４１２の出力のみが出力バス４１７へ送出さ
れる。
が生じると、ＣＭＰ４１４とＣＭＰ４１６とが不一致出
力を生じ、これにより、ＧＡＴ４１８とＧＡＴ４２０と
がオフするため、ＣＰＵ４１１とＣＰＵ４１３との出力
は阻止され正常なＣＰＵ４１２，４１３中の１台、即
ち、ＣＰＵ４１２の出力のみが出力バス４１７へ送出さ
れる。
【００１１】
【発明が解決しようとする課題】この従来のコンピュー
タのフォールト・トレラント方式は、密結合な３つのＣ
ＰＵで１つの中央処理部を構成しているので、１つのタ
スク処理を実行するのに常に３つのＣＰＵが必要とな
る。
タのフォールト・トレラント方式は、密結合な３つのＣ
ＰＵで１つの中央処理部を構成しているので、１つのタ
スク処理を実行するのに常に３つのＣＰＵが必要とな
る。
【００１２】このため、同時に２つ以上のタスク処理を
実行するマルチタスク処理では、タスク数が増えるほど
ハードウェア構成が物理的に大規模になってしまうとい
う問題点があった。
実行するマルチタスク処理では、タスク数が増えるほど
ハードウェア構成が物理的に大規模になってしまうとい
う問題点があった。
【００１３】本発明の目的は、通常は１つのタスク処理
に対して２つの現用の中央処理部を使用し、その他に１
個の予備の中央処理部を有し、２つの現用の中央処理部
の処理結果が不一致になったときは、予備の中央処理部
を使用して再度処理を実行してタスク処理を引き継ぐこ
とにより、フォールト・トレラント動作を可能にしたコ
ンピュータのフォールト・トレラント方式を提供するこ
とにある。
に対して２つの現用の中央処理部を使用し、その他に１
個の予備の中央処理部を有し、２つの現用の中央処理部
の処理結果が不一致になったときは、予備の中央処理部
を使用して再度処理を実行してタスク処理を引き継ぐこ
とにより、フォールト・トレラント動作を可能にしたコ
ンピュータのフォールト・トレラント方式を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明によれば、同時に
二つ以上のタスク処理を実行するマルチタスク処理コン
ピュータを障害の有無にかかわらず無停止で運転させる
ことが可能なフォールト・トレラント方式において、２
重化のバスに接続されたそれぞれ疎結合な第１および第
２の中央処理部から構成され、同時タスク処理を行うタ
スク数に対応して設置される複数組の現用の中央処理部
と１個の予備の中央処理部とを備え、前記各中央処理部
は前記２重化のバスとインタフェースするバス・コント
ロール部と、このバス・コントロール部を通して送られ
たタスク処理を実行する中央処理装置と、前記第１、第
２の中央処理部の前記中央処理装置の処理結果を比較す
る比較回路と、この比較回路の比較結果により前記中央
処理装置の出力のゲート制御を行うゲート回路とが疎結
合されて構成され、タスク処理を同期して並列に実行す
るいずれかの組の前記現用の中央処理部において処理結
果の不一致があった場合に、前記予備の中央処理部にて
同一のタスク処理を実行し、前記比較回路は当該予備中
央処理部のタスク処理結果と一致する第１および第２の
中央処理部のいずれかの処理結果を出力することを特徴
とするコンピュータのフォールト・トレラント方式が得
られる。
二つ以上のタスク処理を実行するマルチタスク処理コン
ピュータを障害の有無にかかわらず無停止で運転させる
ことが可能なフォールト・トレラント方式において、２
重化のバスに接続されたそれぞれ疎結合な第１および第
２の中央処理部から構成され、同時タスク処理を行うタ
スク数に対応して設置される複数組の現用の中央処理部
と１個の予備の中央処理部とを備え、前記各中央処理部
は前記２重化のバスとインタフェースするバス・コント
ロール部と、このバス・コントロール部を通して送られ
たタスク処理を実行する中央処理装置と、前記第１、第
２の中央処理部の前記中央処理装置の処理結果を比較す
る比較回路と、この比較回路の比較結果により前記中央
処理装置の出力のゲート制御を行うゲート回路とが疎結
合されて構成され、タスク処理を同期して並列に実行す
るいずれかの組の前記現用の中央処理部において処理結
果の不一致があった場合に、前記予備の中央処理部にて
同一のタスク処理を実行し、前記比較回路は当該予備中
央処理部のタスク処理結果と一致する第１および第２の
中央処理部のいずれかの処理結果を出力することを特徴
とするコンピュータのフォールト・トレラント方式が得
られる。
【００１５】
【００１６】
【００１７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１８】図１は本発明のコンピュータのフォールト
・トレラント方式の第１の実施例を示すシステムブロッ
ク図で、シングルタスク処理を実行する例を示してい
る。
・トレラント方式の第１の実施例を示すシステムブロッ
ク図で、シングルタスク処理を実行する例を示してい
る。
【００１９】図１を参照すると、本実施例のコンピュー
タシステムは、２重化バス６に接続された中央処理部１
と中央処理部２とで構成された１組の現用の中央処理部
と１個の予備の中央処理部５とを備え、各中央処理部、
例えば中央処理部１は２重化バス６とインタフェースす
るバス・コントロール部（ＢＳＣ）１０と、ＢＳＣ１０
を通して送られたタスクの処理を中央処理部２と同期し
て並列に実行する中央処理装置（ＣＰＵ）１１と、ＣＰ
Ｕ１１の処理結果と中央処理部２のＣＰＵ２１の処理結
果とを比較する比較回路（ＣＭＰ）１２と、ＣＭＰ１２
の比較結果によりＣＰＵ１１の出力のゲート制御を行う
ゲート回路（ＧＡＴ）１３とを備える疎結合な中央処理
部である。
タシステムは、２重化バス６に接続された中央処理部１
と中央処理部２とで構成された１組の現用の中央処理部
と１個の予備の中央処理部５とを備え、各中央処理部、
例えば中央処理部１は２重化バス６とインタフェースす
るバス・コントロール部（ＢＳＣ）１０と、ＢＳＣ１０
を通して送られたタスクの処理を中央処理部２と同期し
て並列に実行する中央処理装置（ＣＰＵ）１１と、ＣＰ
Ｕ１１の処理結果と中央処理部２のＣＰＵ２１の処理結
果とを比較する比較回路（ＣＭＰ）１２と、ＣＭＰ１２
の比較結果によりＣＰＵ１１の出力のゲート制御を行う
ゲート回路（ＧＡＴ）１３とを備える疎結合な中央処理
部である。
【００２０】同様に、中央処理部２および予備の中央処
理部５はそれぞれＢＳＣ２０およびＢＳＣ５０と、ＣＰ
Ｕ２１およびＣＰＵ５１と、ＣＭＰ２２およびＣＭＰ５
２と、ＧＡＴ２３およびＧＡＴ５３とを備えている。
理部５はそれぞれＢＳＣ２０およびＢＳＣ５０と、ＣＰ
Ｕ２１およびＣＰＵ５１と、ＣＭＰ２２およびＣＭＰ５
２と、ＧＡＴ２３およびＧＡＴ５３とを備えている。
【００２１】なお、現用の中央処理部を構成する中央処
理部１および中央処理部２のＣＭＰ１２およびＣＭＰ２
２はそれぞれ自ＣＰＵ１１およびＣＰＵ２１の処理結果
と他ＣＰＵ２１およびＣＰＵ１１の処理結果とを比較
し、不一致結果を得たときは各ＧＡＴ１３およびＧＡＴ
２３を閉じる制御を行う。
理部１および中央処理部２のＣＭＰ１２およびＣＭＰ２
２はそれぞれ自ＣＰＵ１１およびＣＰＵ２１の処理結果
と他ＣＰＵ２１およびＣＰＵ１１の処理結果とを比較
し、不一致結果を得たときは各ＧＡＴ１３およびＧＡＴ
２３を閉じる制御を行う。
【００２２】続いて本実施例の動作について説明する。
【００２３】今、１つのタスク処理を実行する場合、中
央処理部１と中央処理部２とでこのタスク処理を並列に
実行する。
央処理部１と中央処理部２とでこのタスク処理を並列に
実行する。
【００２４】中央処理部１および中央処理部２では、そ
れぞれＢＳＣ１０およびＢＳＣ２０の制御によって２重
化バス６を通して図示していないメモリから１つのタス
クを受け取る。このとき、中央処理部５は予備の中央処
理部となり動作しない。
れぞれＢＳＣ１０およびＢＳＣ２０の制御によって２重
化バス６を通して図示していないメモリから１つのタス
クを受け取る。このとき、中央処理部５は予備の中央処
理部となり動作しない。
【００２５】ＣＰＵ１１とＣＰＵ２１とはこの受け取っ
たタスクの処理を同期して実行し、それぞれ処理結果を
ＣＭＰ１２およびＣＭＰ２２へ送る。
たタスクの処理を同期して実行し、それぞれ処理結果を
ＣＭＰ１２およびＣＭＰ２２へ送る。
【００２６】ＣＭＰ１２では自分のＣＰＵ１１の処理結
果と他のＣＰＵ２１の処理結果とを比較し、不一致とな
ったときはＧＡＴ１３を閉じる。同様にＣＭＰ２２では
自分のＣＰＵ２１と他のＣＰＵ１１の処理結果とを比較
し、不一致となったときはＧＡＴ２３を閉じる。
果と他のＣＰＵ２１の処理結果とを比較し、不一致とな
ったときはＧＡＴ１３を閉じる。同様にＣＭＰ２２では
自分のＣＰＵ２１と他のＣＰＵ１１の処理結果とを比較
し、不一致となったときはＧＡＴ２３を閉じる。
【００２７】このＣＭＰ１２またはＣＭＰ２２で不一致
が発生したときは、同様のタスク処理を予備の中央処理
部５で再度実行する。
が発生したときは、同様のタスク処理を予備の中央処理
部５で再度実行する。
【００２８】すなわち、予備の中央処理部５ではＢＳＣ
５０の制御により上記タスクと同じ１つのタスクを受け
取ってＣＰＵ５１で処理を行う。ＣＰＵ５１で実行され
た処理結果はＣＭＰ１２およびＣＭＰ２２に送られ、Ｃ
ＭＰ１２およびＣＭＰ２２はそれぞれＣＰＵ１１および
ＣＰＵ２１の処理結果とＣＰＵ５１の処理結果とを再度
比較し、一致したときのみそれぞれのＧＡＴ１３または
ＧＡＴ２３を開けて結果を出力する。
５０の制御により上記タスクと同じ１つのタスクを受け
取ってＣＰＵ５１で処理を行う。ＣＰＵ５１で実行され
た処理結果はＣＭＰ１２およびＣＭＰ２２に送られ、Ｃ
ＭＰ１２およびＣＭＰ２２はそれぞれＣＰＵ１１および
ＣＰＵ２１の処理結果とＣＰＵ５１の処理結果とを再度
比較し、一致したときのみそれぞれのＧＡＴ１３または
ＧＡＴ２３を開けて結果を出力する。
【００２９】このように本実施例では、１つのタスク処
理に対して３つの中央処理部１，２および５でフォール
ト・トレラントを実現している。
理に対して３つの中央処理部１，２および５でフォール
ト・トレラントを実現している。
【００３０】次に、図２は本発明のコンピュータのフォ
ールト・トレラント方式の第２の実施例を示すシステム
ブロック図で、２つタスク処理を同時に実行するマルチ
タスク処理の例を示している。
ールト・トレラント方式の第２の実施例を示すシステム
ブロック図で、２つタスク処理を同時に実行するマルチ
タスク処理の例を示している。
【００３１】図２を参照すると、本実施例のコンピュー
タシステムは、２重化バス６に接続されたそれぞれ疎結
合な中央処理部１と中央処理部２とで構成された第１組
の現用の中央処理部と、それぞれ疎結合な中央処理部３
と中央処理部４とで構成された第２組の現用の中央処理
部と、１個の予備の中央処理部５とを備えている。つま
り、５つの中央処理部を備えて２つのタスク処理を同時
に実行するシステムである。
タシステムは、２重化バス６に接続されたそれぞれ疎結
合な中央処理部１と中央処理部２とで構成された第１組
の現用の中央処理部と、それぞれ疎結合な中央処理部３
と中央処理部４とで構成された第２組の現用の中央処理
部と、１個の予備の中央処理部５とを備えている。つま
り、５つの中央処理部を備えて２つのタスク処理を同時
に実行するシステムである。
【００３２】各中央処理部、例えば中央処理部１は２重
化バス６とインタフェースするバス・コントロール部
（ＢＳＣ）１０と、ＢＳＣ１０を通して送られたタスク
処理を実行する中央処理装置（ＣＰＵ）１１と、ＣＰＵ
１１の処理結果と中央処理部２のＣＰＵ２１の処理結果
とを比較する比較回路（ＣＭＰ）１２と、ＣＭＰ１２の
比較結果によりＣＰＵ１１の出力のゲート制御を行うゲ
ート回路（ＧＡＴ）１３とを備える疎結合な中央処理部
である。
化バス６とインタフェースするバス・コントロール部
（ＢＳＣ）１０と、ＢＳＣ１０を通して送られたタスク
処理を実行する中央処理装置（ＣＰＵ）１１と、ＣＰＵ
１１の処理結果と中央処理部２のＣＰＵ２１の処理結果
とを比較する比較回路（ＣＭＰ）１２と、ＣＭＰ１２の
比較結果によりＣＰＵ１１の出力のゲート制御を行うゲ
ート回路（ＧＡＴ）１３とを備える疎結合な中央処理部
である。
【００３３】同様に、現用の中央処理部２，３，４およ
び予備の中央処理部５はそれぞれＢＳＣ２０，３０，４
０および５０と、ＣＰＵ２１，３１，４１および５１
と、ＣＭＰ２２，３２，４２および５２と、ＧＡＴ２
３，３３，４３および５３とを備えている。
び予備の中央処理部５はそれぞれＢＳＣ２０，３０，４
０および５０と、ＣＰＵ２１，３１，４１および５１
と、ＣＭＰ２２，３２，４２および５２と、ＧＡＴ２
３，３３，４３および５３とを備えている。
【００３４】なお、第１組の現用の中央処理部を構成す
る中央処理部１および中央処理部２のＣＭＰ１２および
ＣＭＰ２２はそれぞれ自ＣＰＵ１１およびＣＰＵ２１の
処理結果と他ＣＰＵ２１およびＣＰＵ１１の処理結果と
を比較し、不一致結果を得たときは各ＧＡＴ１３および
ＧＡＴ２３を閉じる制御を行う。
る中央処理部１および中央処理部２のＣＭＰ１２および
ＣＭＰ２２はそれぞれ自ＣＰＵ１１およびＣＰＵ２１の
処理結果と他ＣＰＵ２１およびＣＰＵ１１の処理結果と
を比較し、不一致結果を得たときは各ＧＡＴ１３および
ＧＡＴ２３を閉じる制御を行う。
【００３５】同様に、第２組の現用の中央処理部を構成
する中央処理部３および中央処理部４のＣＭＰ３２およ
びＣＭＰ４２はそれぞれ自ＣＰＵ３１およびＣＰＵ４１
の処理結果と他ＣＰＵ４１およびＣＰＵ３１の処理結果
とを比較し、不一致結果を得たときは各ＧＡＴ３３およ
びＧＡＴ４３を閉じる制御を行う。
する中央処理部３および中央処理部４のＣＭＰ３２およ
びＣＭＰ４２はそれぞれ自ＣＰＵ３１およびＣＰＵ４１
の処理結果と他ＣＰＵ４１およびＣＰＵ３１の処理結果
とを比較し、不一致結果を得たときは各ＧＡＴ３３およ
びＧＡＴ４３を閉じる制御を行う。
【００３６】続いて本実施例の動作について説明する。
【００３７】今、タスク処理ａとタスク処理ｂの２つの
タスク処理があった場合、タスク処理ａを中央処理部１
と中央処理部２とで同期して実行し、同時にタスク処理
ｂを中央処理部３と中央処理部４とで同期して実行す
る。
タスク処理があった場合、タスク処理ａを中央処理部１
と中央処理部２とで同期して実行し、同時にタスク処理
ｂを中央処理部３と中央処理部４とで同期して実行す
る。
【００３８】中央処理部１と中央処理部２とでは、ＢＳ
Ｃ１０とＢＳＣ２０の制御によって２重化バス６を通し
て図示していないメモリからそれぞれタスク処理ａを受
け取る。同様に中央処理部３と中央処理部４とでは、Ｂ
ＳＣ３０とＢＳＣ４０の制御によってそれぞれタスク処
理ｂを上記メモリから受け取る。このとき、中央処理部
５は予備の中央処理部となり動作しない。
Ｃ１０とＢＳＣ２０の制御によって２重化バス６を通し
て図示していないメモリからそれぞれタスク処理ａを受
け取る。同様に中央処理部３と中央処理部４とでは、Ｂ
ＳＣ３０とＢＳＣ４０の制御によってそれぞれタスク処
理ｂを上記メモリから受け取る。このとき、中央処理部
５は予備の中央処理部となり動作しない。
【００３９】ＣＰＵ１１とＣＰＵ２１とはこの受け取っ
たタスク処理ａを同期して実行し、それぞれ処理結果を
ＣＭＰ１２およびＣＭＰ２２へ送る。
たタスク処理ａを同期して実行し、それぞれ処理結果を
ＣＭＰ１２およびＣＭＰ２２へ送る。
【００４０】ＣＭＰ１２では自分の中央処理部１内のＣ
ＰＵ１１の処理結果と同じ組の他の中央処理部２内のＣ
ＰＵ２１の処理結果とを比較し、不一致となったときは
ＧＡＴ１３を閉じる。同様にＣＭＰ２２では自分の中央
処理部２内のＣＰＵ２１の処理結果と同じ組の他のＣＰ
Ｕ１１の処理結果とを比較し、不一致となったときはＧ
ＡＴ２３を閉じる。
ＰＵ１１の処理結果と同じ組の他の中央処理部２内のＣ
ＰＵ２１の処理結果とを比較し、不一致となったときは
ＧＡＴ１３を閉じる。同様にＣＭＰ２２では自分の中央
処理部２内のＣＰＵ２１の処理結果と同じ組の他のＣＰ
Ｕ１１の処理結果とを比較し、不一致となったときはＧ
ＡＴ２３を閉じる。
【００４１】タスク処理ｂも同様に処理が実行される。
すなわち、ＣＰＵ３１とＣＰＵ４１とは受け取ったタス
ク処理ｂを同期して実行し、それぞれ処理結果をＣＭＰ
３２およびＣＭＰ４２へ送る。
すなわち、ＣＰＵ３１とＣＰＵ４１とは受け取ったタス
ク処理ｂを同期して実行し、それぞれ処理結果をＣＭＰ
３２およびＣＭＰ４２へ送る。
【００４２】ＣＭＰ３２では自分のＣＰＵ３１の処理結
果と同じ組の他のＣＰＵ４１の処理結果とを比較し、不
一致となったときはＧＡＴ３３を閉じる。同様にＣＭＰ
４２では自分のＣＰＵ４１の処理結果と同じ組の他のＣ
ＰＵ３１の処理結果とを比較し、不一致となったときは
ＧＡＴ４３を閉じる。
果と同じ組の他のＣＰＵ４１の処理結果とを比較し、不
一致となったときはＧＡＴ３３を閉じる。同様にＣＭＰ
４２では自分のＣＰＵ４１の処理結果と同じ組の他のＣ
ＰＵ３１の処理結果とを比較し、不一致となったときは
ＧＡＴ４３を閉じる。
【００４３】今、中央処理部３と中央処理部４とでタス
ク処理ｂを実行したときに不一致が発生したとすれば、
タスク処理ｂを予備の中央処理部５で再度実行する。
ク処理ｂを実行したときに不一致が発生したとすれば、
タスク処理ｂを予備の中央処理部５で再度実行する。
【００４４】すなわち、予備の中央処理部５ではＢＳＣ
５０の制御により受け取ったタスク処理ｂをＣＰＵ５１
で実行する。ＣＰＵ５１で実行された処理結果はＣＭＰ
３２とＣＭＰ４２とに送られ、ＣＭＰ３２およびＣＭＰ
４２はそれぞれＣＰＵ３１の処理結果およびＣＰＵ４１
の処理結果とＣＰＵ５１の処理結果とを再度比較し、一
致したときのみそれぞれのＧＡＴ３３またはＧＡＴ４３
を開けて結果を出力する。
５０の制御により受け取ったタスク処理ｂをＣＰＵ５１
で実行する。ＣＰＵ５１で実行された処理結果はＣＭＰ
３２とＣＭＰ４２とに送られ、ＣＭＰ３２およびＣＭＰ
４２はそれぞれＣＰＵ３１の処理結果およびＣＰＵ４１
の処理結果とＣＰＵ５１の処理結果とを再度比較し、一
致したときのみそれぞれのＧＡＴ３３またはＧＡＴ４３
を開けて結果を出力する。
【００４５】また、タスク処理ａで処理結果に不一致が
発生したときも、同様に予備の中央処理部５でタスク処
理ａを再度実行する。
発生したときも、同様に予備の中央処理部５でタスク処
理ａを再度実行する。
【００４６】このように第２の実施例では、２つのタス
ク処理に対して５つの中央処理部１，２，３，４および
５でフォールト・トレラントを実現している。
ク処理に対して５つの中央処理部１，２，３，４および
５でフォールト・トレラントを実現している。
【００４７】なお、同時に処理するタスク処理数がｎ個
（３個以上）のときにも、２ｎ＋１個の中央処理部によ
り同様の動作でマルチタスク処理のフォールト・トレラ
ントを実現する。
（３個以上）のときにも、２ｎ＋１個の中央処理部によ
り同様の動作でマルチタスク処理のフォールト・トレラ
ントを実現する。
【００４８】また、第１，第２の実施例において、予備
の中央処理部５は現用の中央処理部１，…，４と同じ構
成とするためＣＭＰ５２およびＧＡＴ５３を備えている
が、中央処理部５が上記のタスク処理を再度実行したと
きＣＭＰ５２およびＧＡＴ５３は動作せず、ＣＰＵ５１
の処理結果のＧＡＴ５３からの出力は行われない。
の中央処理部５は現用の中央処理部１，…，４と同じ構
成とするためＣＭＰ５２およびＧＡＴ５３を備えている
が、中央処理部５が上記のタスク処理を再度実行したと
きＣＭＰ５２およびＧＡＴ５３は動作せず、ＣＰＵ５１
の処理結果のＧＡＴ５３からの出力は行われない。
【００４９】
【発明の効果】以上説明したように本発明は、疎結合な
中央処理部を使用し、通常は１つのタスク処理に対して
２つの中央処理部を使用して同期して処理し、この中央
処理部の一方に障害が発生したときにのみ、予備の中央
処理部を使用して処理を継続することにより、マルチタ
スク処理の場合にも（２×タスク処理数＋１）個の中央
処理部数でフォールト・トレラント動作を実現すること
ができるので、コンピュータシステムのハードウェア構
成を物理的に小規模にすることができるという効果を有
する。
中央処理部を使用し、通常は１つのタスク処理に対して
２つの中央処理部を使用して同期して処理し、この中央
処理部の一方に障害が発生したときにのみ、予備の中央
処理部を使用して処理を継続することにより、マルチタ
スク処理の場合にも（２×タスク処理数＋１）個の中央
処理部数でフォールト・トレラント動作を実現すること
ができるので、コンピュータシステムのハードウェア構
成を物理的に小規模にすることができるという効果を有
する。
【図１】本発明のコンピュータのフォールト・トレラン
ト方式の第１の実施例を示すシステムブロック図であ
る。
ト方式の第１の実施例を示すシステムブロック図であ
る。
【図２】本発明のコンピュータのフォールト・トレラン
ト方式の第２の実施例を示すシステムブロック図であ
る。
ト方式の第２の実施例を示すシステムブロック図であ
る。
【図３】従来のコンピュータのフォールト・トレラント
方式の第１の例を示すシステムブロック図である。
方式の第１の例を示すシステムブロック図である。
【図４】従来のコンピュータのフォールト・トレラント
方式の第２の例を示すシステムブロック図である。
方式の第２の例を示すシステムブロック図である。
１，２，３，４，５，１００ 中央処理部 ６ ２重化バス １０，２０，３０，４０，５０ バス・コントロール
部（ＢＳＣ） １１，２１，３１，４１，５１，１０１，１０２，１０
３，４１１，４１２，４１３ 中央処理装置（ＣＰ
Ｕ） １２，２２，３２，４２，５２，１０４，４１４，４１
５，４１６ 比較回路（ＣＭＰ） １３，２３，３３，４３，５３，４１８，４１９，４２
０ ゲート回路（ＧＡＴ） ４１７ 出力バス
部（ＢＳＣ） １１，２１，３１，４１，５１，１０１，１０２，１０
３，４１１，４１２，４１３ 中央処理装置（ＣＰ
Ｕ） １２，２２，３２，４２，５２，１０４，４１４，４１
５，４１６ 比較回路（ＣＭＰ） １３，２３，３３，４３，５３，４１８，４１９，４２
０ ゲート回路（ＧＡＴ） ４１７ 出力バス
フロントページの続き (56)参考文献 特開 平１−258137（ＪＰ，Ａ) 特開 昭63−271540（ＪＰ，Ａ) 特開 平５−216703（ＪＰ，Ａ) 特開 昭55−129850（ＪＰ，Ａ) 特開 昭58−221453（ＪＰ，Ａ) 特開 昭54−25647（ＪＰ，Ａ) 特開 昭63−253437（ＪＰ，Ａ) 特公 昭61−55699（ＪＰ，Ｂ２) 電子情報通信学会誌、73［11］（1990 −11）ｐ．1174−1178 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/16 - 11/20 G06F 15/16 - 15/177
Claims (1)
- 【請求項１】 同時に二つ以上のタスク処理を実行する
マルチタスク処理コンピュータを障害の有無にかかわら
ず無停止で運転させることが可能なフォールト・トレラ
ント方式において、 ２重化のバスに接続されたそれぞれ疎結合な第１および
第２の中央処理部から構成され、同時タスク処理を行う
タスク数に対応して設置される複数組の現用の中央処理
部と１個の予備の中央処理部とを備え、 前記各中央処理部は前記２重化のバスとインタフェース
するバス・コントロール部と、このバス・コントロール
部を通して送られたタスク処理を実行する中央処理装置
と、前記第１、第２の中央処理部の前記中央処理装置の
処理結果を比較する比較回路と、この比較回路の比較結
果により前記中央処理装置の出力のゲート制御を行うゲ
ート回路とが疎結合されて構成され、タスク処理を同期して並列に実行するいずれかの 組の前
記現用の中央処理部において処理結果の不一致があった
場合に、前記予備の中央処理部にて同一のタスク処理を
実行し、前記比較回路は当該予備中央処理部のタスク処
理結果と一致する第１および第２の中央処理部のいずれ
かの処理結果を出力することを特徴とするコンピュータ
のフォールト・トレラント方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029925A JP3061998B2 (ja) | 1994-02-28 | 1994-02-28 | コンピュータのフォールト・トレラント方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6029925A JP3061998B2 (ja) | 1994-02-28 | 1994-02-28 | コンピュータのフォールト・トレラント方式 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014530A Division JP2000155698A (ja) | 2000-01-01 | 2000-01-24 | コンピュ―タのフォ―ルト・トレラント方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07239798A JPH07239798A (ja) | 1995-09-12 |
| JP3061998B2 true JP3061998B2 (ja) | 2000-07-10 |
Family
ID=12289578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6029925A Expired - Fee Related JP3061998B2 (ja) | 1994-02-28 | 1994-02-28 | コンピュータのフォールト・トレラント方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6099187B2 (ja) * | 2011-10-18 | 2017-03-22 | 日本信号株式会社 | バス同期２重系のコンピュータシステム |
| WO2014207893A1 (ja) * | 2013-06-28 | 2014-12-31 | 株式会社日立製作所 | 演算回路及び計算機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6155699B2 (ja) | 2013-02-28 | 2017-07-05 | 株式会社デンソー | 熱処理装置 |
-
1994
- 1994-02-28 JP JP6029925A patent/JP3061998B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6155699B2 (ja) | 2013-02-28 | 2017-07-05 | 株式会社デンソー | 熱処理装置 |
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会誌、７３［１１］（１９９０−１１）ｐ．１１７４−１１７８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07239798A (ja) | 1995-09-12 |
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