JP3057511B2 - 凹部の埋め込み工程を有する半導体装置の製造方法 - Google Patents
凹部の埋め込み工程を有する半導体装置の製造方法Info
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- JP3057511B2 JP3057511B2 JP2224725A JP22472590A JP3057511B2 JP 3057511 B2 JP3057511 B2 JP 3057511B2 JP 2224725 A JP2224725 A JP 2224725A JP 22472590 A JP22472590 A JP 22472590A JP 3057511 B2 JP3057511 B2 JP 3057511B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、被埋め込み凹部を有する基体の該凹部をバ
イアスECR−CVD等の堆積とエッチングとを同時に進行し
て堆積を行わせる堆積手段により埋め込む埋め込み工程
を有する半導体装置の製造方法に関する。本発明は、例
えば、各種開口が形成された下地を埋め込み平坦化して
回路構造を得る半導体装置の製造方法等として利用でき
る。
イアスECR−CVD等の堆積とエッチングとを同時に進行し
て堆積を行わせる堆積手段により埋め込む埋め込み工程
を有する半導体装置の製造方法に関する。本発明は、例
えば、各種開口が形成された下地を埋め込み平坦化して
回路構造を得る半導体装置の製造方法等として利用でき
る。
本発明は、堆積とエッチングとを同時に進行して堆積
を行わせる堆積手段により、被堆積基体に形成した凹部
を埋め込む埋め込み工程を有する半導体装置の製造方法
において、第１の工程において該凹部を埋め込み材料に
より上記堆積手段により埋め込み、第２の工程において
上記埋め込み材料とエッチングの選択比のとれる材料が
堆積される条件による水平戻しエッチングを行うことに
より、水平戻しエッチング時に形成された膜を埋め込み
材料と選択比をとって良好に除去できるようにするか、
あるいは第２の工程においては、低温状態で堆積がなさ
れる条件による水平戻しエッチングを行うことにより、
水平戻しエッチング時に形成された膜が除去しやすいも
のとなるようにして、容易な工程で適正な埋め込みを達
成できるようにしたものである。
を行わせる堆積手段により、被堆積基体に形成した凹部
を埋め込む埋め込み工程を有する半導体装置の製造方法
において、第１の工程において該凹部を埋め込み材料に
より上記堆積手段により埋め込み、第２の工程において
上記埋め込み材料とエッチングの選択比のとれる材料が
堆積される条件による水平戻しエッチングを行うことに
より、水平戻しエッチング時に形成された膜を埋め込み
材料と選択比をとって良好に除去できるようにするか、
あるいは第２の工程においては、低温状態で堆積がなさ
れる条件による水平戻しエッチングを行うことにより、
水平戻しエッチング時に形成された膜が除去しやすいも
のとなるようにして、容易な工程で適正な埋め込みを達
成できるようにしたものである。
半導体装置の微細化が進む中で、基板等の下地基体の
凹部を埋め込む技術についても、一層の改良が望まれて
いる。
凹部を埋め込む技術についても、一層の改良が望まれて
いる。
かかる埋め込み方法、あるいは埋め込み平坦化方法
は、凹部を絶縁材で埋め込んで分離領域を形成したり、
トレンチキャパシタを形成したり、凹部を導電材で埋め
込んで接続孔を形成する場合等、各種の態様で利用され
ている。
は、凹部を絶縁材で埋め込んで分離領域を形成したり、
トレンチキャパシタを形成したり、凹部を導電材で埋め
込んで接続孔を形成する場合等、各種の態様で利用され
ている。
例えば、半導体集積回路の微細化・高集積化に伴い、
従来のLOCOS（選択酸化法）や改良LOCOSに替わり、新し
い素子分離技術が要求されており、そのひとつにシャロ
ートレンチアイソレーション法がある。これは、シリコ
ン基板等の基体中に、通常、ドライエッチングにより0.
3〜1.0μ程度、より好ましくは0.1〜1,0μｍ程度のトレ
ンチ（溝）を形成し、該トレンチ部をSiO2などの絶縁膜
で埋め込んでこれを素子分離領域とするものである。該
トレンチアイソレーション法は、微細でかつアスペクト
比の大きいトレンチを埋め込むので、かかる埋め込みを
良好に信頼性高くできる技術が望まれている。
従来のLOCOS（選択酸化法）や改良LOCOSに替わり、新し
い素子分離技術が要求されており、そのひとつにシャロ
ートレンチアイソレーション法がある。これは、シリコ
ン基板等の基体中に、通常、ドライエッチングにより0.
3〜1.0μ程度、より好ましくは0.1〜1,0μｍ程度のトレ
ンチ（溝）を形成し、該トレンチ部をSiO2などの絶縁膜
で埋め込んでこれを素子分離領域とするものである。該
トレンチアイソレーション法は、微細でかつアスペクト
比の大きいトレンチを埋め込むので、かかる埋め込みを
良好に信頼性高くできる技術が望まれている。
このようなトレンチ埋め込み平坦化には、高アスペク
ト比のトレンチを埋め込む場合のその埋め込み能力が高
くかつ平坦化が容易なバイアスECR−CVD法が有効であ
り、本出願人もこれに関連する技術について鋭意開発に
努めてきた。バイアスECR−CVD法は、周知の如く、堆積
とエッチングとを同時進行的に行うものであり、凹部を
平坦に埋め込むために有効に用いることができる。
ト比のトレンチを埋め込む場合のその埋め込み能力が高
くかつ平坦化が容易なバイアスECR−CVD法が有効であ
り、本出願人もこれに関連する技術について鋭意開発に
努めてきた。バイアスECR−CVD法は、周知の如く、堆積
とエッチングとを同時進行的に行うものであり、凹部を
平坦に埋め込むために有効に用いることができる。
バイアスECR−CVD法に代表されるこのような堆積とエ
ッチングとを同時進行的に行う堆積手段を用いて凹部の
埋め込みを行う場合、凹部以外の余計な部分に堆積した
埋め込み材料を除去するには、水平戻しエッチングを行
うことが有効である。水平戻しエッチングとは、本出願
人において開発した技術であり、これは次のようなもの
である。
ッチングとを同時進行的に行う堆積手段を用いて凹部の
埋め込みを行う場合、凹部以外の余計な部分に堆積した
埋め込み材料を除去するには、水平戻しエッチングを行
うことが有効である。水平戻しエッチングとは、本出願
人において開発した技術であり、これは次のようなもの
である。
凹部をバイアスECR−CVD法を用いて絶縁材により埋め
込んでトレンチアイソレーションを形成する場合を例に
とって説明する。まず表面に例えばダメージストッパ用
のポリシリコン層11等が形成されたシリコン基板等の基
体１に形成された凹部２を、バイアスECR−CVD法で埋め
込み、第３図（ａ）のような構造にする。これにより凹
部２が埋め込み材料で埋め込まれて埋め込み部３が形成
されるとともに、凹部２以外の部分にも、埋め込み材料
層31が形成される。素子の形成や、接続をとる必要か
ら、この埋め込み材料層31の少なくとも一部は除去し
て、基体１（ここではポリシリコン層11等）が露出する
ようにしなければならない。このとき、水平方向（図の
左右方向）にはエッチングが進行し、垂直方向（図の上
下方向）には堆積が進行しない条件でCVDを行えば、第
３図（ｂ）に示すように、埋め込み材料層31の一部は水
平方向にエッチング除去され、必要な露出部10が形成さ
れる。
込んでトレンチアイソレーションを形成する場合を例に
とって説明する。まず表面に例えばダメージストッパ用
のポリシリコン層11等が形成されたシリコン基板等の基
体１に形成された凹部２を、バイアスECR−CVD法で埋め
込み、第３図（ａ）のような構造にする。これにより凹
部２が埋め込み材料で埋め込まれて埋め込み部３が形成
されるとともに、凹部２以外の部分にも、埋め込み材料
層31が形成される。素子の形成や、接続をとる必要か
ら、この埋め込み材料層31の少なくとも一部は除去し
て、基体１（ここではポリシリコン層11等）が露出する
ようにしなければならない。このとき、水平方向（図の
左右方向）にはエッチングが進行し、垂直方向（図の上
下方向）には堆積が進行しない条件でCVDを行えば、第
３図（ｂ）に示すように、埋め込み材料層31の一部は水
平方向にエッチング除去され、必要な露出部10が形成さ
れる。
ここで、理想的には上述したように水平戻しエッチン
グがなされるのであるが、水平方向にのみエッチングが
進行し、垂直方向には堆積が生じない、つまり垂直方向
には堆積もエッチングも進行しない条件、換言すれば堆
積とエッチングとが同量で起こる条件を厳密に設定する
のは、必ずしも容易ではない。
グがなされるのであるが、水平方向にのみエッチングが
進行し、垂直方向には堆積が生じない、つまり垂直方向
には堆積もエッチングも進行しない条件、換言すれば堆
積とエッチングとが同量で起こる条件を厳密に設定する
のは、必ずしも容易ではない。
条件設定がわずかに不適正であったり、あるいはばら
つきが生じたりすると、逆に垂直方向にもエッチングが
進行して、凹部２の形状が変わってしまう等の不都合が
起こる危険性がある。このため実際には、このプロセス
の安定性を考えて、わずかに堆積の起こる条件を用いて
いる。これにより逆にエッチングされて凹部２の形状が
変わるのを防ぎ、成長速度がばらついてもエッチングの
条件とならないようにしている。
つきが生じたりすると、逆に垂直方向にもエッチングが
進行して、凹部２の形状が変わってしまう等の不都合が
起こる危険性がある。このため実際には、このプロセス
の安定性を考えて、わずかに堆積の起こる条件を用いて
いる。これにより逆にエッチングされて凹部２の形状が
変わるのを防ぎ、成長速度がばらついてもエッチングの
条件とならないようにしている。
第４図を用いて、上記のような実際の水平戻しエッチ
ングの状況と、その問題点を説明すると、次のとおりで
ある。
ングの状況と、その問題点を説明すると、次のとおりで
ある。
第４図（Ａ）に示すように、凹部２を例えばSiO2によ
り埋め込む。これにより埋め込み部３が形成されるとと
もに、埋め込みについては不要である埋め込み材料層31
も凹部２以外の部分に形成される。次に水平戻しエッチ
ングを行うが、このとき垂直方向にはわずかに堆積が生
じる条件にして第４図（Ｂ）のように膜形成されるよう
にする。第４図（Ｂ）中、このようにして形成された膜
を符号32で示す。図のｌの分だけ堆積により追加され
て、SiO2膜が出来たことになる。このため、水平戻し後
に、平坦部に成長したこの膜32（SiO2膜）を除去してか
ら、次の工程に進まなければならない。膜32はわずかな
堆積速度の変化で変動し、全体の膜厚変動を惹起し、か
つこれは基体毎に異なるので、この膜32の除去は基体各
々で適正に行う必要もある。膜32を適正に除去するに
は、膜厚を正しく知る必要があるが、実際にはこの膜32
の膜厚をモニタするのは困難である。即ち実際の半導体
ウェハ等の基体１では、凹部２（トレンチ）上には微細
なパターンがあるので、追加分のｌは計測不可能であ
り、それ以外の部分でも、ダメージストップ用のポリシ
リコン膜11等の上にSiO2膜等が形成されていることや、
凹部２の深さにもよるが、膜厚は１μｍ以上あるのが通
常であるという関係から、いずれにしても測定が困難で
ある。また、膜厚測定が難しいことを措くとしても、か
かる膜32の除去を適正に行うことは困難である。即ち、
第４図（Ｃ）に実線で示すように、エッチバック等の工
程で、丁度膜32が除去され基体１表面が露出するように
ジャストエッチできれば理想的であるが、凹部２形成時
のトレンチエッチングの深さのバラツキや、埋め込み時
の厚さのバラツキを考えると、この膜32（SiO2等）の除
去量もかなりマージンを見る必要があり、その結果、例
えば図に破線で示す如くエッチングが進行して、基体１
によって凹部２の埋め込み深さが変わってしまうという
問題が起こる。
り埋め込む。これにより埋め込み部３が形成されるとと
もに、埋め込みについては不要である埋め込み材料層31
も凹部２以外の部分に形成される。次に水平戻しエッチ
ングを行うが、このとき垂直方向にはわずかに堆積が生
じる条件にして第４図（Ｂ）のように膜形成されるよう
にする。第４図（Ｂ）中、このようにして形成された膜
を符号32で示す。図のｌの分だけ堆積により追加され
て、SiO2膜が出来たことになる。このため、水平戻し後
に、平坦部に成長したこの膜32（SiO2膜）を除去してか
ら、次の工程に進まなければならない。膜32はわずかな
堆積速度の変化で変動し、全体の膜厚変動を惹起し、か
つこれは基体毎に異なるので、この膜32の除去は基体各
々で適正に行う必要もある。膜32を適正に除去するに
は、膜厚を正しく知る必要があるが、実際にはこの膜32
の膜厚をモニタするのは困難である。即ち実際の半導体
ウェハ等の基体１では、凹部２（トレンチ）上には微細
なパターンがあるので、追加分のｌは計測不可能であ
り、それ以外の部分でも、ダメージストップ用のポリシ
リコン膜11等の上にSiO2膜等が形成されていることや、
凹部２の深さにもよるが、膜厚は１μｍ以上あるのが通
常であるという関係から、いずれにしても測定が困難で
ある。また、膜厚測定が難しいことを措くとしても、か
かる膜32の除去を適正に行うことは困難である。即ち、
第４図（Ｃ）に実線で示すように、エッチバック等の工
程で、丁度膜32が除去され基体１表面が露出するように
ジャストエッチできれば理想的であるが、凹部２形成時
のトレンチエッチングの深さのバラツキや、埋め込み時
の厚さのバラツキを考えると、この膜32（SiO2等）の除
去量もかなりマージンを見る必要があり、その結果、例
えば図に破線で示す如くエッチングが進行して、基体１
によって凹部２の埋め込み深さが変わってしまうという
問題が起こる。
本発明は上記問題点を解決せんとするもので、半導体
装置の製造に際し、堆積とエッチングとを同時進行的に
行う堆積手段によって基体の凹部を良好に埋め込み、か
つ水平戻しエッチングにより余計な部分の除去を行う場
合に、水平戻しエッチング時に堆積した膜の除去を容易
かつ適正に行える技術を提供することを目的とする。
装置の製造に際し、堆積とエッチングとを同時進行的に
行う堆積手段によって基体の凹部を良好に埋め込み、か
つ水平戻しエッチングにより余計な部分の除去を行う場
合に、水平戻しエッチング時に堆積した膜の除去を容易
かつ適正に行える技術を提供することを目的とする。
本発明の請求項１の発明は、堆積とエッチングとを同
時に進行して堆積を行わせる堆積手段により、被堆積基
体に形成した凹部を埋め込む埋め込み工程を有する半導
体装置の製造方法において、該凹部を埋め込み材料によ
り上記堆積手段により埋め込む第１の工程と、上記埋め
込み材料とエッチングの選択比のとれる材料が堆積され
る条件による水平戻しエッチングを行う第２の工程とを
備えることを特徴とする凹部の埋め込み工程を有する半
導体装置の製造方法であって、これにより上記問題点を
解決したものである。
時に進行して堆積を行わせる堆積手段により、被堆積基
体に形成した凹部を埋め込む埋め込み工程を有する半導
体装置の製造方法において、該凹部を埋め込み材料によ
り上記堆積手段により埋め込む第１の工程と、上記埋め
込み材料とエッチングの選択比のとれる材料が堆積され
る条件による水平戻しエッチングを行う第２の工程とを
備えることを特徴とする凹部の埋め込み工程を有する半
導体装置の製造方法であって、これにより上記問題点を
解決したものである。
本発明の請求項２の発明は、堆積とエッチングとを同
時に進行して堆積を行わせる堆積手段により、被堆積基
体に形成した凹部を埋め込む埋め込み工程を有する半導
体装置の製造方法において、該凹部を埋め込み材料によ
り上記堆積手段により埋め込む第１の工程と、室温以下
の低温状態で堆積がなされる条件による水平戻しエッチ
ングを行う第２の工程とを備えることを特徴とする凹部
の埋め込み工程を有する半導体装置の製造方法であっ
て、これにより上記問題点を解決したものである。
時に進行して堆積を行わせる堆積手段により、被堆積基
体に形成した凹部を埋め込む埋め込み工程を有する半導
体装置の製造方法において、該凹部を埋め込み材料によ
り上記堆積手段により埋め込む第１の工程と、室温以下
の低温状態で堆積がなされる条件による水平戻しエッチ
ングを行う第２の工程とを備えることを特徴とする凹部
の埋め込み工程を有する半導体装置の製造方法であっ
て、これにより上記問題点を解決したものである。
本発明において、堆積とエッチングとを同時に進行し
て堆積を行わせる堆積手段としては、バイアスECR−CVD
が代表的であるが、その他RIE装置（平行平板型RIE装置
等）にCVDが進行するような構成を付設した装置を用い
る場合や、RFバイアススパッタを堆積が生ずる条件で実
施する場合等があり、これらを用いることができる。
て堆積を行わせる堆積手段としては、バイアスECR−CVD
が代表的であるが、その他RIE装置（平行平板型RIE装置
等）にCVDが進行するような構成を付設した装置を用い
る場合や、RFバイアススパッタを堆積が生ずる条件で実
施する場合等があり、これらを用いることができる。
本出願の請求項１の発明は、凹部の埋め込み後、水平
戻しにおいては、凹部の埋め込み材料とエッチング選択
比のとれる材料の堆積がなされて膜形成される条件でこ
の水平戻しを行うようにしたので、このときに膜が形成
されても、埋め込み材料と選択比のとれるエッチング手
段でこれをエッチング除去することにより、凹部の埋め
込み部のエッチングという不都合を生じることなく、該
膜の除去を容易に達成できる。
戻しにおいては、凹部の埋め込み材料とエッチング選択
比のとれる材料の堆積がなされて膜形成される条件でこ
の水平戻しを行うようにしたので、このときに膜が形成
されても、埋め込み材料と選択比のとれるエッチング手
段でこれをエッチング除去することにより、凹部の埋め
込み部のエッチングという不都合を生じることなく、該
膜の除去を容易に達成できる。
本出願の請求項２の発明は、凹部の埋め込み後、水平
戻しエッチングが低温で進行するようにしたので、この
ときに膜が形成されてもポーラスな除去し易い膜とな
り、よって埋め込み部に影響を与えることなくこの膜の
みを容易に除去することができる。
戻しエッチングが低温で進行するようにしたので、この
ときに膜が形成されてもポーラスな除去し易い膜とな
り、よって埋め込み部に影響を与えることなくこの膜の
みを容易に除去することができる。
以下本出願の各発明の実施例について、説明する。但
し当然のことではあるが、各発明は以下に示す実施例に
より限定されるものではない。
し当然のことではあるが、各発明は以下に示す実施例に
より限定されるものではない。
実施例−１ この実施例は、本出願の請求項１の発明を具体化した
ものであり、この発明を微細化・集積化した半導体装置
の形成に際し、アスペクト比の大きい凹部が設けられて
いる下地基体の該凹部をバイアスECR−CVDにより埋め込
んでトレンチアイソレーションを形成する場合に、適用
したものである。かかる半導体装置は、例えば16メガビ
ットクラスのSRAM用素子として用いることができる。
ものであり、この発明を微細化・集積化した半導体装置
の形成に際し、アスペクト比の大きい凹部が設けられて
いる下地基体の該凹部をバイアスECR−CVDにより埋め込
んでトレンチアイソレーションを形成する場合に、適用
したものである。かかる半導体装置は、例えば16メガビ
ットクラスのSRAM用素子として用いることができる。
第１図を参照する。
本実施例では、基体１としてダメージストッパ用のポ
リシリコン膜11の上面に有するシリコン基板１を用い、
これに形成した凹部２であるトレンチ（溝）にSiO2を埋
め込んで、トレンチアイソレーションを形成するように
した。
リシリコン膜11の上面に有するシリコン基板１を用い、
これに形成した凹部２であるトレンチ（溝）にSiO2を埋
め込んで、トレンチアイソレーションを形成するように
した。
本実施例ではまず、基体１にトレンチ形成を行って凹
部２を設け、その後内壁酸化を行い、バイアスECR−CVD
によりSiO2を埋め込む。このときのCVDによる埋め込み
条件としては例えば、下記条件を採用できる。
部２を設け、その後内壁酸化を行い、バイアスECR−CVD
によりSiO2を埋め込む。このときのCVDによる埋め込み
条件としては例えば、下記条件を採用できる。
使用ガス系:SiH4 21SCCM N2O 35SCCM マイクロ波:1000W RFバイアス:500W SiH4に代えて他のSi源ガス（Si2H6等）、N2Oに代えて
他の酸化性ガス（O2等）を用いてSiO2を形成するのでも
よく、適宜の手段を用いてよい。
他の酸化性ガス（O2等）を用いてSiO2を形成するのでも
よく、適宜の手段を用いてよい。
これにより第１図（Ａ）に示すように、凹部２がSiO2
から成る埋め込み材料３で埋め込まれ、かつ、凹部２以
外の部分にもSiO2から成る埋め込み材料層31が形成され
た構造が得られる。図中、符号12をもって、破線で表し
た内壁酸化部を示す。
から成る埋め込み材料３で埋め込まれ、かつ、凹部２以
外の部分にもSiO2から成る埋め込み材料層31が形成され
た構造が得られる。図中、符号12をもって、破線で表し
た内壁酸化部を示す。
以上が第１の工程であり、凹部２の埋め込み材料によ
る埋め込み工程である。
る埋め込み工程である。
その後、ガス系を、SiH4、Arに変えて、水平戻しエッ
チングを行う。上記第１の工程におけるガス系のN2OをA
rに代えて、その他の流量条件等は上記と同条件にすれ
ばよい。この時、平坦部（凹部２上の水平部分）にはわ
ずかに膜成長が起こる条件、即ち垂直方向にわずかに堆
積が生ずる条件とし、これによって、成長速度のバラツ
キがあってもエッチングが起こらないようにする。
チングを行う。上記第１の工程におけるガス系のN2OをA
rに代えて、その他の流量条件等は上記と同条件にすれ
ばよい。この時、平坦部（凹部２上の水平部分）にはわ
ずかに膜成長が起こる条件、即ち垂直方向にわずかに堆
積が生ずる条件とし、これによって、成長速度のバラツ
キがあってもエッチングが起こらないようにする。
ここで、上記条件により平坦部に成長するのは、ａ−
Si（アモルファスシリコン）である。水平戻しの工程に
より凹部２上に形成されるこの膜を符号４で示す。同時
に、埋め込み材料層31の上にも同じ材料の膜が形成さ
れ、これは符号41で示す。
Si（アモルファスシリコン）である。水平戻しの工程に
より凹部２上に形成されるこの膜を符号４で示す。同時
に、埋め込み材料層31の上にも同じ材料の膜が形成さ
れ、これは符号41で示す。
以上が第２の工程であり、水平戻しエッチング工程で
ある。
ある。
次に平坦部に成長したａ−Siから成る膜４をKOH水溶
液により除去する。凹部２内の埋め込み部３をなすSiO2
はKOH水溶液では溶出せず、よって両者は選択比がとれ
て、ａ−Siから成る膜のみがエッチング除去される。あ
るいは、ａ−SiとSiO2と選択比のとれるドライエッチン
グによってエッチング除去しても、同様の結果が得ら
れ、この時に凹部２（トレンチ）内に埋め込み部３をな
すSiO2がエッチングされることはない。この時同時に、
埋め込み材料層31（SiO2層）上のａ−Siから成る膜41も
除去される。
液により除去する。凹部２内の埋め込み部３をなすSiO2
はKOH水溶液では溶出せず、よって両者は選択比がとれ
て、ａ−Siから成る膜のみがエッチング除去される。あ
るいは、ａ−SiとSiO2と選択比のとれるドライエッチン
グによってエッチング除去しても、同様の結果が得ら
れ、この時に凹部２（トレンチ）内に埋め込み部３をな
すSiO2がエッチングされることはない。この時同時に、
埋め込み材料層31（SiO2層）上のａ−Siから成る膜41も
除去される。
その後、他の部分の余分の埋め込み材料層31であるSi
O2を除去する必要がある場合、凹部２（トレンチ）上に
レジストパターンを形成して、従来と同様の手法で平坦
化を行えばよい。
O2を除去する必要がある場合、凹部２（トレンチ）上に
レジストパターンを形成して、従来と同様の手法で平坦
化を行えばよい。
上記実施例ではａ−Siを形成するのにSiH4とArとを用
いたが、Ar以外の希ガスや、不活性ガス（H2等）を用い
てもよく、SiH4以外の水素化珪素を用いてもよく、アモ
ルファスなSiが形成される条件であればよい。また、Si
H4等のSi源ガスとN2等の窒素系ガスを用いてSiN（シリ
コンナイトライド）を形成しても、これはリン酸系のエ
ッチング液でSiO2と選択比がとれるので、同様にして用
いることができる。
いたが、Ar以外の希ガスや、不活性ガス（H2等）を用い
てもよく、SiH4以外の水素化珪素を用いてもよく、アモ
ルファスなSiが形成される条件であればよい。また、Si
H4等のSi源ガスとN2等の窒素系ガスを用いてSiN（シリ
コンナイトライド）を形成しても、これはリン酸系のエ
ッチング液でSiO2と選択比がとれるので、同様にして用
いることができる。
本実施例は、水平戻しを従来手法、即ちSiO2形成のSi
H4＋N2O（またはO2）系ガスをそのまま用いる手法か
ら、SiO2形成後の水平戻しにおいてはSiH4系にガスを変
えることで、SiO2の形成ではなく、Si膜（ａ−Si膜等）
を形成するようにし、これによって、水平戻しによって
増加する膜はSi膜となるようにし、これを、SiO2との選
択比の充分とれるエッチング法によってエッチングし
て、凹部２内は埋め込んだ膜厚を保持できるようにした
ものである。
H4＋N2O（またはO2）系ガスをそのまま用いる手法か
ら、SiO2形成後の水平戻しにおいてはSiH4系にガスを変
えることで、SiO2の形成ではなく、Si膜（ａ−Si膜等）
を形成するようにし、これによって、水平戻しによって
増加する膜はSi膜となるようにし、これを、SiO2との選
択比の充分とれるエッチング法によってエッチングし
て、凹部２内は埋め込んだ膜厚を保持できるようにした
ものである。
本実施例によれば、水平戻しで追加された膜だけを除
去するのが容易であり、かつ凹部内の埋め込み材料をエ
ッチングすることなく上記除去を行えるので平坦性を制
御するのが容易であり、更に、従来の装置をそのまま利
用できるという利点がある。
去するのが容易であり、かつ凹部内の埋め込み材料をエ
ッチングすることなく上記除去を行えるので平坦性を制
御するのが容易であり、更に、従来の装置をそのまま利
用できるという利点がある。
本出願の請求項１の発明は、上記実施例のように、埋
め込み材料（上記ではSiO2）と選択比のとれる材料（上
記ではSi）により膜形成がなされる条件で水平戻しを行
うことにより、各種の場合に用いることができる。
め込み材料（上記ではSiO2）と選択比のとれる材料（上
記ではSi）により膜形成がなされる条件で水平戻しを行
うことにより、各種の場合に用いることができる。
例えば、凹部内にポリシリコンを埋め込んでトレンチ
キャパンタ等を形成する場合、これと選択比のとれるSi
O2やSiNで膜形成される条件で水平戻しを行うようにし
て、具体化できる。
キャパンタ等を形成する場合、これと選択比のとれるSi
O2やSiNで膜形成される条件で水平戻しを行うようにし
て、具体化できる。
また、凹部内に金属を埋め込んで接続孔等とする場
合、絶縁性の材料により膜形成される条件で水平戻しを
行うようにして具体化でき、例えば、Ｗの埋め込みに対
して、SiO2やSiN、Si（ａ−Si等）の形成条件で水平戻
しを行うようにすることができる。
合、絶縁性の材料により膜形成される条件で水平戻しを
行うようにして具体化でき、例えば、Ｗの埋め込みに対
して、SiO2やSiN、Si（ａ−Si等）の形成条件で水平戻
しを行うようにすることができる。
実施例−２ この実施例は、本出願の請求項２の発明を具体化した
ものであって、実施例−１と同様、半導体装置製造の際
の微細なトレンチアイソレーション形成に利用したもの
である。本実施例では、基体である半導体ウェハを載置
するウェハステージに冷却機構を設け、ウェハ表面を室
温以下の一定温度に保ちながら、水平戻しエッチングを
行う。
ものであって、実施例−１と同様、半導体装置製造の際
の微細なトレンチアイソレーション形成に利用したもの
である。本実施例では、基体である半導体ウェハを載置
するウェハステージに冷却機構を設け、ウェハ表面を室
温以下の一定温度に保ちながら、水平戻しエッチングを
行う。
第２図を参照する。
本実施例では、第１の工程である埋め込み工程におい
て、基体１であるシリコン基板の凹部２に絶縁材料であ
るSiO2により埋め込み部３を形成し、第２図（Ａ）の構
造とする。
て、基体１であるシリコン基板の凹部２に絶縁材料であ
るSiO2により埋め込み部３を形成し、第２図（Ａ）の構
造とする。
その後、第２の工程において、ウェハステージを冷却
したバイアスECR−CVD装置で基体１であるウェハの温度
を室温以下に保った状態で、下記条件で水平戻しを行
う。
したバイアスECR−CVD装置で基体１であるウェハの温度
を室温以下に保った状態で、下記条件で水平戻しを行
う。
ガス系 :SiH4/N2O＝0.15 マイクロ波 :1000W RFバイアス: 500W この時形成されるSiO2は、低温で形成されるため、ポ
ーラスな膜５となる。第２図（Ｂ）において、膜５がポ
ーラスであることを、上面を破線で表すことにより模式
的に示した。
ーラスな膜５となる。第２図（Ｂ）において、膜５がポ
ーラスであることを、上面を破線で表すことにより模式
的に示した。
そこで水平戻しエッチングの上記第２の工程の後、水
平戻しでの膜厚増加分を除去する際には、HF溶液（例え
ばHF:H2O＝100:5）で数秒間処理すれば、ポーラスなSiO
2はエッチングレートが極端に速いため（例えば0.5〜1.
0μm/min程度）、膜厚増加分のみが選択的にエッチング
されることになる。このとき、SiO2から成る埋め込み材
料層31上のポーラスな膜51も除去できる。
平戻しでの膜厚増加分を除去する際には、HF溶液（例え
ばHF:H2O＝100:5）で数秒間処理すれば、ポーラスなSiO
2はエッチングレートが極端に速いため（例えば0.5〜1.
0μm/min程度）、膜厚増加分のみが選択的にエッチング
されることになる。このとき、SiO2から成る埋め込み材
料層31上のポーラスな膜51も除去できる。
その後、適宜凹部２上にフォトレジストマスクを形成
し、残りの埋め込み材料層31（SiO2）を除去すれば、平
坦化が完成する。この時膜厚の増加分が基体１（ウェ
ハ）毎に多少異なっていても、問題にならない。同時に
多数枚処理できる。
し、残りの埋め込み材料層31（SiO2）を除去すれば、平
坦化が完成する。この時膜厚の増加分が基体１（ウェ
ハ）毎に多少異なっていても、問題にならない。同時に
多数枚処理できる。
本実施例によれば、基体１（ウェハ）の温度を低温、
例えば室温以下に制御できる機構を持ったバイアスECR
−CVD装置を用いて、水平面の堆積をできるだけ抑制し
た条件で水平戻しエッチングを行い、これにより水平戻
しにおいて膜形成されてもこれがポーラスな膜となるよ
うにし、例えばこのポーラスなSiO2をHF溶液で除去する
ことにより、この膜のみを容易に除去できる。
例えば室温以下に制御できる機構を持ったバイアスECR
−CVD装置を用いて、水平面の堆積をできるだけ抑制し
た条件で水平戻しエッチングを行い、これにより水平戻
しにおいて膜形成されてもこれがポーラスな膜となるよ
うにし、例えばこのポーラスなSiO2をHF溶液で除去する
ことにより、この膜のみを容易に除去できる。
よって本実施例では、被堆積基体間の膜厚分布を考慮
することなく、水平戻しエッチングで増加した膜を除去
でき、従って水平戻しの時の膜形成速度がばらついて
も、膜厚増加分のエッチングは、多数の被堆積基体（多
数枚のウェハ）を一度に処理でき、スループットの向上
が期待できる。
することなく、水平戻しエッチングで増加した膜を除去
でき、従って水平戻しの時の膜形成速度がばらついて
も、膜厚増加分のエッチングは、多数の被堆積基体（多
数枚のウェハ）を一度に処理でき、スループットの向上
が期待できる。
本出願の請求項２の発明は、水平戻しエッチング時
に、膜形成されたとしてもこれがポーラスな、除去し易
い膜に形成されるように低温条件にすればよいので、各
種の材料の埋め込みの場面で利用することができる。
に、膜形成されたとしてもこれがポーラスな、除去し易
い膜に形成されるように低温条件にすればよいので、各
種の材料の埋め込みの場面で利用することができる。
上述の如く、本発明によれば、半導体装置の製造に際
し、堆積とエッチングを同時進行的に行う堆積手段によ
って基体の凹部を良好に埋め込み、かつ水平戻しエッチ
ングにより余計な部分の除去を行う場合に、水平戻しエ
ッチング時に堆積した膜の除去を容易かつ適正に行える
という効果がある。
し、堆積とエッチングを同時進行的に行う堆積手段によ
って基体の凹部を良好に埋め込み、かつ水平戻しエッチ
ングにより余計な部分の除去を行う場合に、水平戻しエ
ッチング時に堆積した膜の除去を容易かつ適正に行える
という効果がある。
第１図（Ａ）（Ｂ）及び第２図（Ａ）（Ｂ）は、各々実
施例−１及び実施例−２の工程を、被堆積材料の断面で
順次示したものである。第３図（Ａ）（Ｂ）は、水平戻
しエッチングの説明図である。第４図（Ａ）〜（Ｃ）
は、問題点を示す図である。 １……基体、２……凹部、３……埋め込み材料、4,5…
…埋め込み材料と選択比のとれる材料。
施例−１及び実施例−２の工程を、被堆積材料の断面で
順次示したものである。第３図（Ａ）（Ｂ）は、水平戻
しエッチングの説明図である。第４図（Ａ）〜（Ｃ）
は、問題点を示す図である。 １……基体、２……凹部、３……埋め込み材料、4,5…
…埋め込み材料と選択比のとれる材料。
Claims (2)
- 【請求項１】堆積とエッチングとを同時に進行して堆積
を行わせる堆積手段により、被堆積基体に形成した凹部
を埋め込む埋め込み工程を有する半導体装置の製造方法
において、 該凹部を埋め込み材料により上記堆積手段により埋め込
む第１の工程と、 上記埋め込み材料とエッチングの選択比のとれる材料が
堆積される条件による水平戻しエッチングを行う第２の
工程と を備えることを特徴とする凹部の埋め込み工程を有する
半導体装置の製造方法。 - 【請求項２】堆積とエッチングとを同時に進行して堆積
を行わせる堆積手段により、被堆積基体に形成した凹部
を埋め込む埋め込み工程を有する半導体装置の製造方法
において、 該凹部を埋め込み材料により上記堆積手段により埋め込
む第１の工程と、 室温以下の低温状態で堆積がなされる条件による水平戻
しエッチングを行う第２の工程と を備えることを特徴とする凹部の埋め込み工程を有する
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224725A JP3057511B2 (ja) | 1990-08-27 | 1990-08-27 | 凹部の埋め込み工程を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224725A JP3057511B2 (ja) | 1990-08-27 | 1990-08-27 | 凹部の埋め込み工程を有する半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04106924A JPH04106924A (ja) | 1992-04-08 |
| JP3057511B2 true JP3057511B2 (ja) | 2000-06-26 |
Family
ID=16818269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224725A Expired - Fee Related JP3057511B2 (ja) | 1990-08-27 | 1990-08-27 | 凹部の埋め込み工程を有する半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057511B2 (ja) |
-
1990
- 1990-08-27 JP JP2224725A patent/JP3057511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04106924A (ja) | 1992-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |