JP3056175B2 - 消費電力低減装置 - Google Patents
消費電力低減装置Info
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- JP3056175B2 JP3056175B2 JP10324077A JP32407798A JP3056175B2 JP 3056175 B2 JP3056175 B2 JP 3056175B2 JP 10324077 A JP10324077 A JP 10324077A JP 32407798 A JP32407798 A JP 32407798A JP 3056175 B2 JP3056175 B2 JP 3056175B2
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- Japan
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- cache
- mode
- control circuit
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System Of A Hierarchy Structure (AREA)
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、消費電力低減装置
に関し、特に、シンクロナスダイナミックランダムアク
セスメモリ（以降ＳＤＲＡＭ）のパワーダウンモード機
能をメモリコントローラ内のキャッシュヒット／ミスに
よって動作させ消費電力を低減するものに関する。
に関し、特に、シンクロナスダイナミックランダムアク
セスメモリ（以降ＳＤＲＡＭ）のパワーダウンモード機
能をメモリコントローラ内のキャッシュヒット／ミスに
よって動作させ消費電力を低減するものに関する。
【０００２】
【従来の技術】従来、ＳＤＲＡＭを使用した記憶装置で
は、ＳＤＲＡＭアクセスアドレスとＳＤＲＡＭのクロッ
クイネーブル信号で論理を取りアクセスアドレスによっ
てパワーダウンモードを制御している。
は、ＳＤＲＡＭアクセスアドレスとＳＤＲＡＭのクロッ
クイネーブル信号で論理を取りアクセスアドレスによっ
てパワーダウンモードを制御している。
【０００３】たとえば、特開平９−１８０４３８号公報
によれば、記憶装置の動作時にＳＤＲＡＭのアクセスア
ドレスによってパワーダウンモード開始、終了を制御し
消費電力の低減を行っている。
によれば、記憶装置の動作時にＳＤＲＡＭのアクセスア
ドレスによってパワーダウンモード開始、終了を制御し
消費電力の低減を行っている。
【０００４】また、特開平１−２６０６９０号公報に
は、「メモリアクセス制御方式」として、プロセッサに
よりメモリをリード又はライトするメモリアクセス制御
方式に関し、メモリの使用頻度に応じて最適なアクセス
制御を目的とし、メモリアクセス制御部に、アクセス時
間は長いが消費電力の少ないスタンバイモードによる制
御入力をメモリに設定する機能と、消費電力は多いがア
クセス時間の短いアクティブモードの制御入力をメモリ
に設定する機能を持たせ、更にスタンバイモードとアク
ティブモードを切換設定するモード設定フラグを設け、
上位装置からアクセス制御を受けた時に、モード設定フ
ラグの設定状態に応じてスタンバイモード又はアクティ
ブモードによる制御入力をメモリに設定するように構成
した方式が開示されている。
は、「メモリアクセス制御方式」として、プロセッサに
よりメモリをリード又はライトするメモリアクセス制御
方式に関し、メモリの使用頻度に応じて最適なアクセス
制御を目的とし、メモリアクセス制御部に、アクセス時
間は長いが消費電力の少ないスタンバイモードによる制
御入力をメモリに設定する機能と、消費電力は多いがア
クセス時間の短いアクティブモードの制御入力をメモリ
に設定する機能を持たせ、更にスタンバイモードとアク
ティブモードを切換設定するモード設定フラグを設け、
上位装置からアクセス制御を受けた時に、モード設定フ
ラグの設定状態に応じてスタンバイモード又はアクティ
ブモードによる制御入力をメモリに設定するように構成
した方式が開示されている。
【０００５】
【発明が解決しようとする課題】しかし、この従来技術
では、次のような問題点があった。記憶装置のアクセス
頻度が高い時には複数個のＳＤＲＡＭのパワーダウンモ
ードを交互に制御しなくてはならなく、必ずアクティブ
状態のＳＤＲＡＭが存在する、ということである。
では、次のような問題点があった。記憶装置のアクセス
頻度が高い時には複数個のＳＤＲＡＭのパワーダウンモ
ードを交互に制御しなくてはならなく、必ずアクティブ
状態のＳＤＲＡＭが存在する、ということである。
【０００６】すなわち、記憶装置にアクセスする限りは
必ず記憶装置をアクティブ状態にしておかなければなら
ず、記憶装置全体を長い期間パワーダウンモードにする
ことができない。この記憶装置でメモリアクセスが数個
のＳＤＲＡＭだけしかない時にはパワーダウンモード開
始、終了を繰り返すだけになってしまいそのＳＤＲＡＭ
を単体でみればパワーダウンモード期間が短く消費電力
を低減することができない。
必ず記憶装置をアクティブ状態にしておかなければなら
ず、記憶装置全体を長い期間パワーダウンモードにする
ことができない。この記憶装置でメモリアクセスが数個
のＳＤＲＡＭだけしかない時にはパワーダウンモード開
始、終了を繰り返すだけになってしまいそのＳＤＲＡＭ
を単体でみればパワーダウンモード期間が短く消費電力
を低減することができない。
【０００７】そこで、本発明は、以上の問題点を解決す
る消費電力低減装置を提供することを課題とする。
る消費電力低減装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、ＣＰＵ（１）と、メモリコントローラ
（２）と、ＳＤＲＡＭの集合体である記憶装置（６）と
を備えた消費電力低減装置であって、前記メモリコント
ローラ（２）は、キャッシュ（４）と、メモリアクセス
制御回路（３）と、モード切替制御回路（５）とを備え
たものであり、前記キャッシュ（４）は、前記ＣＰＵ
（１）からのメモリアクセス命令を索引し、キャッシュ
ヒット、ミスの結果を前記モード切替制御回路（５）に
出力するものであり、前記メモリアクセス制御回路
（３）は、前記ＣＰＵ（１）から発行された前記メモリ
アクセス命令を常に前記記憶装置（６）のメモリアクセ
ス形態に変換して、前記モード切替制御回路に出力する
ものであり、前記モード切替制御回路（５）は、前記メ
モリアクセス命令がない時には、前記記憶装置（６）を
常 にパワーダウンモードにしておくものであり、前記モ
ード切替制御回路（５）は、前記メモリアクセス命令が
あるときには、前記メモリアクセス命令が前記キャッシ
ュ（４）にヒットした場合には前記記憶装置（６）をパ
ワーダウンモードのまま維持し、前記メモリアクセス命
令が前記キャッシュ（４）にミスヒットした場合には前
記記憶装置（６）を前記メモリアクセス命令を実行する
モードに切り替えるものであり、前記モード切替制御回
路（５）は、前記記憶装置（６）を前記メモリアクセス
命令を実行するモードに切り替える時には、前記記憶装
置（６）のパワーダウンモードをメモリアクセス命令の
はじめに解除し、前記メモリアクセス制御回路（３）か
ら出力されたメモリアクセス命令を前記記憶装置（６）
に対し実行し、前記メモリアクセス命令終了と同時に前
記記憶装置（６）のパワーダウンモードを設定するもの
である。
めの本発明は、ＣＰＵ（１）と、メモリコントローラ
（２）と、ＳＤＲＡＭの集合体である記憶装置（６）と
を備えた消費電力低減装置であって、前記メモリコント
ローラ（２）は、キャッシュ（４）と、メモリアクセス
制御回路（３）と、モード切替制御回路（５）とを備え
たものであり、前記キャッシュ（４）は、前記ＣＰＵ
（１）からのメモリアクセス命令を索引し、キャッシュ
ヒット、ミスの結果を前記モード切替制御回路（５）に
出力するものであり、前記メモリアクセス制御回路
（３）は、前記ＣＰＵ（１）から発行された前記メモリ
アクセス命令を常に前記記憶装置（６）のメモリアクセ
ス形態に変換して、前記モード切替制御回路に出力する
ものであり、前記モード切替制御回路（５）は、前記メ
モリアクセス命令がない時には、前記記憶装置（６）を
常 にパワーダウンモードにしておくものであり、前記モ
ード切替制御回路（５）は、前記メモリアクセス命令が
あるときには、前記メモリアクセス命令が前記キャッシ
ュ（４）にヒットした場合には前記記憶装置（６）をパ
ワーダウンモードのまま維持し、前記メモリアクセス命
令が前記キャッシュ（４）にミスヒットした場合には前
記記憶装置（６）を前記メモリアクセス命令を実行する
モードに切り替えるものであり、前記モード切替制御回
路（５）は、前記記憶装置（６）を前記メモリアクセス
命令を実行するモードに切り替える時には、前記記憶装
置（６）のパワーダウンモードをメモリアクセス命令の
はじめに解除し、前記メモリアクセス制御回路（３）か
ら出力されたメモリアクセス命令を前記記憶装置（６）
に対し実行し、前記メモリアクセス命令終了と同時に前
記記憶装置（６）のパワーダウンモードを設定するもの
である。
【０００９】本発明においては、前記モード切替制御回
路（５）は、初期状態及びメモリアクセス命令が実行さ
れていない時には、常に前記記憶装置（６）をパワーダ
ウンモードにしておくこととしてもよい。
路（５）は、初期状態及びメモリアクセス命令が実行さ
れていない時には、常に前記記憶装置（６）をパワーダ
ウンモードにしておくこととしてもよい。
【００１０】又、本発明においては、前記メモリアクセ
ス制御回路（３）が行う前記メモリアクセス命令の前記
変換と、前記キャッシュ（４）が行う前記索引とは同時
に行われるものであり、前記モード切替制御回路（５）
は抑止回路（５１）とパワーダウンモード発行回路（５
２）を備えたものであり、前記抑止回路（５１）は、前
記メモリアクセス制御回路（３）で変換された前記メモ
リアクセス命令と、前記変換と同時にキャッシュ（４）
で索引された結果とを入力し、前記結果がキャッシュヒ
ットを示す場合には、前記メモリアクセス命令を抑止す
るものであり、前記パワーダウンモード発行回路（５
２）は、前記結果がキャッシュミスを示す場合には、前
記記憶装置（６）のパワーダウンモードを解除し、前記
メモリアクセス命令を前記記憶装置に対して実行するも
のであることとしてもよい。
ス制御回路（３）が行う前記メモリアクセス命令の前記
変換と、前記キャッシュ（４）が行う前記索引とは同時
に行われるものであり、前記モード切替制御回路（５）
は抑止回路（５１）とパワーダウンモード発行回路（５
２）を備えたものであり、前記抑止回路（５１）は、前
記メモリアクセス制御回路（３）で変換された前記メモ
リアクセス命令と、前記変換と同時にキャッシュ（４）
で索引された結果とを入力し、前記結果がキャッシュヒ
ットを示す場合には、前記メモリアクセス命令を抑止す
るものであり、前記パワーダウンモード発行回路（５
２）は、前記結果がキャッシュミスを示す場合には、前
記記憶装置（６）のパワーダウンモードを解除し、前記
メモリアクセス命令を前記記憶装置に対して実行するも
のであることとしてもよい。
【００１１】又、本発明においては、動作開始時からメ
モリアクセス命令が発行されない区間はパワーダウンモ
ードはＨｉｇｈレベルを維持し、前記メモリアクセス命
令が 発行されキャッシュミスすると、前記記憶装置
（６）のパワーダウンモードは一時的にＬｏｗレベルと
なり前記メモリアクセス命令を前記記憶装置（６）に対
して処理し、次のメモリアクセス命令がヒットと判定さ
れると、前記記憶装置（６）のパワーダウンモードはＨ
ｉｇｈレベルを維持することとしてもよい。
モリアクセス命令が発行されない区間はパワーダウンモ
ードはＨｉｇｈレベルを維持し、前記メモリアクセス命
令が 発行されキャッシュミスすると、前記記憶装置
（６）のパワーダウンモードは一時的にＬｏｗレベルと
なり前記メモリアクセス命令を前記記憶装置（６）に対
して処理し、次のメモリアクセス命令がヒットと判定さ
れると、前記記憶装置（６）のパワーダウンモードはＨ
ｉｇｈレベルを維持することとしてもよい。
【００１２】又、本発明においては、前記ＣＰＵ（１）
と前記キャッシュ（４）の間に、アクセス頻度算出回路
（７）が設けられており、前記アクセス頻度算出回路
（７）は、前記ＣＰＵ（１）からの前記メモリアクセス
命令を入力として、前記記憶装置（６）を小さな単位で
区切りこの単位にアクセス頻度を算出し、前記モード切
替制御回路（５）は、前記アクセス頻度算出回路（７）
が算出したアクセス頻度と、前記キャッシュが出力した
前記結果を使用して、前記記憶装置（６）の前記小さな
単位ごとにパワーダウンモードを制御することにより、
アクセス頻度が高くキャッシュミスを連続で起こす記憶
装置（６）にはパワーダウンモードを使用しないように
制御することとしてもよい。
と前記キャッシュ（４）の間に、アクセス頻度算出回路
（７）が設けられており、前記アクセス頻度算出回路
（７）は、前記ＣＰＵ（１）からの前記メモリアクセス
命令を入力として、前記記憶装置（６）を小さな単位で
区切りこの単位にアクセス頻度を算出し、前記モード切
替制御回路（５）は、前記アクセス頻度算出回路（７）
が算出したアクセス頻度と、前記キャッシュが出力した
前記結果を使用して、前記記憶装置（６）の前記小さな
単位ごとにパワーダウンモードを制御することにより、
アクセス頻度が高くキャッシュミスを連続で起こす記憶
装置（６）にはパワーダウンモードを使用しないように
制御することとしてもよい。
【００１３】
【発明の実施の形態】図１は、本発明の実施形態の構成
を示す図である。
を示す図である。
【００１４】図１を参照すると、メモリアクセス命令を
ＳＤＲＡＭの集合体である記憶装置（６）に対して実行
する際にパワーダウンモードをメモリアクセス命令の初
めに解除し、メモリアクセス命令終了と同時に設定する
装置において、ＣＰＵ（１）からのメモリアクセス命令
を常にメモリアクセス制御回路（３）でメモリアクセス
形式に生成し、モード切替制御回路（５）に出力する。
ＳＤＲＡＭの集合体である記憶装置（６）に対して実行
する際にパワーダウンモードをメモリアクセス命令の初
めに解除し、メモリアクセス命令終了と同時に設定する
装置において、ＣＰＵ（１）からのメモリアクセス命令
を常にメモリアクセス制御回路（３）でメモリアクセス
形式に生成し、モード切替制御回路（５）に出力する。
【００１５】ＣＰＵ（１）からのメモリアクセス命令を
キャッシュ（４）で索引し、キャッシュヒット、ミスの
結果はモード切替制御回路（５）に出力される。
キャッシュ（４）で索引し、キャッシュヒット、ミスの
結果はモード切替制御回路（５）に出力される。
【００１６】キャッシュミスした場合には、メモリアク
セス制御回路（３）から出力されたメモリアクセス命令
をモード切替制御回路（５）で（信号線：Ａ）実行す
る。
セス制御回路（３）から出力されたメモリアクセス命令
をモード切替制御回路（５）で（信号線：Ａ）実行す
る。
【００１７】一方、キャッシュ（４）にヒットした場合
には、パワーダウンモード（信号線：Ｂ）を記憶装置
（６）に対して実行する。
には、パワーダウンモード（信号線：Ｂ）を記憶装置
（６）に対して実行する。
【００１８】また、モード切替制御回路（５）は初期状
態及びメモリアクセス命令が実行されていない時には常
に記憶装置（６）をパワーダウンモードにしておく。
態及びメモリアクセス命令が実行されていない時には常
に記憶装置（６）をパワーダウンモードにしておく。
【００１９】図３は、モード切替制御回路（５）の構成
を示すブロック図である。
を示すブロック図である。
【００２０】図３においてメモリアクセス制御回路
（３）で生成されたメモリアクセス命令とメモリアクセ
ス生成と同時にキャッシュ（４）で索引された結果を抑
止回路（５１）に入力しキャッシュヒットした場合には
メモリアクセス命令を抑止し、キャッシュミスした場合
にはパワーダウンモード発行回路（５２）でパワーダウ
ンモードを信号線：Ｂで解除し命令を記憶装置（６）に
対して実行する。このようにメモリアクセス命令生成と
キャッシュ索引を同時に行うことによって性能を落とす
ことなくパワーダウンモードの設定解除を行うことがで
きる。
（３）で生成されたメモリアクセス命令とメモリアクセ
ス生成と同時にキャッシュ（４）で索引された結果を抑
止回路（５１）に入力しキャッシュヒットした場合には
メモリアクセス命令を抑止し、キャッシュミスした場合
にはパワーダウンモード発行回路（５２）でパワーダウ
ンモードを信号線：Ｂで解除し命令を記憶装置（６）に
対して実行する。このようにメモリアクセス命令生成と
キャッシュ索引を同時に行うことによって性能を落とす
ことなくパワーダウンモードの設定解除を行うことがで
きる。
【００２１】図４は、キャッシュ（４）のヒット／ ミ
ス判定とパワーダウンモードの関係を示したグラフであ
る。図１の回路においてメモリアクセスが開始され、キ
ャッシュミスするとパワーダウンモードはＬｏｗレベル
（メモリアクセス実行）となり、メモリアクセス命令終
了と同時にＨｉｇｈレベル（パワーダウンモード実行）
となる。次にキャッシュヒットするとパワーダウンモー
ドはＨｉｇｈレベルを維持する。
ス判定とパワーダウンモードの関係を示したグラフであ
る。図１の回路においてメモリアクセスが開始され、キ
ャッシュミスするとパワーダウンモードはＬｏｗレベル
（メモリアクセス実行）となり、メモリアクセス命令終
了と同時にＨｉｇｈレベル（パワーダウンモード実行）
となる。次にキャッシュヒットするとパワーダウンモー
ドはＨｉｇｈレベルを維持する。
【００２２】次に、図１の回路動作について、図を参照
して説明する。
して説明する。
【００２３】本装置は、図４に示すように、動作開始時
からメモリアクセス命令が発行されないＹ（Ｓ）区間
は、パワーダウンモードはＨｉｇｈレベルを維持する。
からメモリアクセス命令が発行されないＹ（Ｓ）区間
は、パワーダウンモードはＨｉｇｈレベルを維持する。
【００２４】次に、メモリアクセス命令が発行されキャ
ッシュミス（ＲＱ１，ＲＱ２，ＲＱ５）するとパワーダ
ウンモードは一時的にＬｏｗレベルとなりメモリアクセ
ス命令を記憶装置に対して処理する。次のメモリアクセ
ス命令（ＲＱ３，ＲＱ４）がヒットと判定されると、パ
ワーダウンモードはＨｉｇｈレベルを維持する。
ッシュミス（ＲＱ１，ＲＱ２，ＲＱ５）するとパワーダ
ウンモードは一時的にＬｏｗレベルとなりメモリアクセ
ス命令を記憶装置に対して処理する。次のメモリアクセ
ス命令（ＲＱ３，ＲＱ４）がヒットと判定されると、パ
ワーダウンモードはＨｉｇｈレベルを維持する。
【００２５】これにより、記憶装置（６）の消費電力は
パワーダウンモード時の消費電力となり通常動作時の消
費電力より低減される。
パワーダウンモード時の消費電力となり通常動作時の消
費電力より低減される。
【００２６】次に、本発明の他の実施形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２７】図２を参照すると、ＣＰＵ（１）とキャッ
シュ（４）の間に、アクセス頻度算出回路（７）が設け
られている。アクセス頻度算出回路（７）ではＣＰＵ
（１）からのメモリアクセス命令を入力に、記憶装置
（６）を小さな単位で区切りこの単位にアクセス頻度を
算出する。
シュ（４）の間に、アクセス頻度算出回路（７）が設け
られている。アクセス頻度算出回路（７）ではＣＰＵ
（１）からのメモリアクセス命令を入力に、記憶装置
（６）を小さな単位で区切りこの単位にアクセス頻度を
算出する。
【００２８】算出されたアクセス頻度と、キャッシュ
（４）のヒット／ ミスを使用して記憶装置（６）の小
さな単位ごとにパワーダウンモードを制御する。
（４）のヒット／ ミスを使用して記憶装置（６）の小
さな単位ごとにパワーダウンモードを制御する。
【００２９】これによって、アクセス頻度が高くキャッ
シュミスを連続で起こす記憶装置（６）にはパワーダウ
ンモードを使用しないという区別を付けることができ
る。
シュミスを連続で起こす記憶装置（６）にはパワーダウ
ンモードを使用しないという区別を付けることができ
る。
【００３０】この実施形態は、記憶装置の容量が多くメ
モリアクセスに偏りがある装置において、記憶装置の小
さな単位でパワーダウンモードを使用できるという新た
な効果がある。
モリアクセスに偏りがある装置において、記憶装置の小
さな単位でパワーダウンモードを使用できるという新た
な効果がある。
【００３１】
【発明の効果】第一の効果は、記憶装置の記憶容量が極
めて多いほど消費電力を低減できる。その理由は、記憶
装置がスタンバイ状態であっても記憶装置の容量が大き
くなれば消費電力は多くなりこれをパワーダウンモード
にすることによって消費電力を低減できる。
めて多いほど消費電力を低減できる。その理由は、記憶
装置がスタンバイ状態であっても記憶装置の容量が大き
くなれば消費電力は多くなりこれをパワーダウンモード
にすることによって消費電力を低減できる。
【００３２】第二の効果は、長い期間パワーダウンモー
ドを設定できるので消費電力を低減できる。その理由
は、キャッシュのヒットによってパワーダウンモードを
制御しているのでキャッシュにヒットしている間はＳＤ
ＲＡＭの消費電力は低減される。
ドを設定できるので消費電力を低減できる。その理由
は、キャッシュのヒットによってパワーダウンモードを
制御しているのでキャッシュにヒットしている間はＳＤ
ＲＡＭの消費電力は低減される。
【図１】本発明の実施形態の構成を示すブロック図であ
る。
る。
【図２】本発明の他の実施形態の構成を示すブロック図
である。
である。
【図３】モード切替制御回路（５）の構成を示すブロッ
ク図である。
ク図である。
【図４】キャッシュ（４）のヒット／ ミス判定とパワ
ーダウンモードの関係を示す図である。
ーダウンモードの関係を示す図である。
１ ＣＰＵ ２ メモリコントローラ ３ メモリアクセス制御回路 ４ キャッシュ ５ モード切替制御回路 ６ 記憶装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 550 - 12/06 G06F 12/08 - 12/12 G06F 1/26 - 1/32 G11C 11/401 - 11/409
Claims (5)
- 【請求項１】 ＣＰＵ（１）と、メモリコントローラ
（２）と、ＳＤＲＡＭの集合体である記憶装置（６）と
を備えた消費電力低減装置であって、 前記メモリコントローラ（２）は、キャッシュ（４）
と、メモリアクセス制御回路（３）と、モード切替制御
回路（５）とを備えたものであり、 前記キャッシュ（４）は、前記ＣＰＵ（１）からのメモ
リアクセス命令を索引し、キャッシュヒット、ミスの結
果を前記モード切替制御回路（５）に出力するものであ
り、 前記メモリアクセス制御回路（３）は、前記ＣＰＵ
（１）から発行された前記メモリアクセス命令を常に前
記記憶装置（６）のメモリアクセス形態に変換して、前
記モード切替制御回路（５）に出力するものであり、 前記モード切替制御回路（５）は、前記メモリアクセス
命令がない時には、前記記憶装置（６）を常にパワーダ
ウンモードにしておくものであり、 前記モード切替制御回路（５）は、前記メモリアクセス
命令があるときには、前記メモリアクセス命令が前記キ
ャッシュ（４）にヒットした場合には前記記憶装置
（６）をパワーダウンモードのまま維持し、前記メモリ
アクセス命令が前記キャッシュ（４）にミスヒットした
場合には前記記憶装置（６）を前記メモリアクセス命令
を実行するモードに切り替えるものであり、 前記モード切替制御回路（５）は、前記記憶装置（６）
を前記メモリアクセス命令を実行するモードに切り替え
る時には、前記記憶装置（６）のパワーダウンモードを
メモリアクセス命令の初めに解除し、前記メモリアクセ
ス制御回路（３）から出力されたメモリアクセス命令を
前記記憶装置（６）に対し実行し、前記メモリアクセス
命令終了と同時に前記記憶装置（６）のパワーダウンモ
ードを設定するものである ことを特徴とする消費電力低
減装置。 - 【請求項２】 前記モード切替制御回路（５）は、初期
状態及びメモリアクセス命令が実行されていない時に
は、常に前記記憶装置（６）をパワーダウンモードにし
ておくことを特徴とする請求項１記載の消費電力低減装
置。 - 【請求項３】 前記メモリアクセス制御回路（３）が行
う前記メモリアクセス命令の前記変換と、前記キャッシ
ュ（４）が行う前記索引とは同時に行われるものであ
り、 前記モード切替制御回路（５）は抑止回路（５１）とパ
ワーダウンモード発行回路（５２）を備えたものであ
り、 前記抑止回路（５１）は、前記メモリアクセス制御回路
（３）で変換された前記メモリアクセス命令と、前記変
換と同時にキャッシュ（４）で索引された結果とを入力
し、前記結果がキャッシュヒットを示す場合には前記メ
モリアクセス命令を抑止するものであり、 前記パワーダウンモード発行回路（５２）は、前記結果
がキャッシュミスを示す場合には、前記記憶装置（６）
のパワーダウンモードを解除し、前記メモリアクセス命
令を前記記憶装置に対して実行するものである ことを特
徴とする請求項１記載の消費電力低減装置。 - 【請求項４】 動作開始時から前記メモリアクセス命令
が発行されない区間はパワーダウンモードはＨｉｇｈレ
ベルを維持し、前記 メモリアクセス命令が発行されキャッシュミスする
と、前記記憶装置（６）のパワーダウンモードは一時的
にＬｏｗレベルとなり前記メモリアクセス命令を前記記
憶装置（６）に対して処理し、 次のメモリアクセス命令がヒットと判定されると、前記
記憶装置（６）のパワーダウンモードはＨｉｇｈレベル
を維持することを特徴とする請求項１記載の消費電力低
減装置。 - 【請求項５】 前記ＣＰＵ（１）と前記キャッシュ
（４）の間に、アクセス頻度算出回路（７）が設けられ
ており、前記アクセス頻度算出回路（７）は 、前記ＣＰＵ（１）
からの前記メモリアクセス命令を入力として、前記記憶
装置（６）を小さな単位で区切りこの単位にアクセス頻
度を算出し、前記モード切替制御回路（５）は、前記アクセス頻度算
出回路（７）が算出したアクセス頻度と、前記キャッシ
ュが出力した前記結果を使用して、前記記憶装置（６）
の前記小さな単位ごとにパワーダウンモードを制御する
ことにより、ア クセス頻度が高くキャッシュミスを連続
で起こす前記記憶装置（６）にはパワーダウンモードを
使用しないように制御するものである ことを特徴とする
請求項１記載の消費電力低減装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324077A JP3056175B2 (ja) | 1998-11-13 | 1998-11-13 | 消費電力低減装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10324077A JP3056175B2 (ja) | 1998-11-13 | 1998-11-13 | 消費電力低減装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148582A JP2000148582A (ja) | 2000-05-30 |
| JP3056175B2 true JP3056175B2 (ja) | 2000-06-26 |
Family
ID=18161902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10324077A Expired - Lifetime JP3056175B2 (ja) | 1998-11-13 | 1998-11-13 | 消費電力低減装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056175B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2013051475A (ja) | 2011-08-30 | 2013-03-14 | Renesas Mobile Corp | 半導体装置、それを用いた無線通信端末、及び制御方法 |
-
1998
- 1998-11-13 JP JP10324077A patent/JP3056175B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000148582A (ja) | 2000-05-30 |
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