JP3048772B2 - デジタル／アナログ混載型半導体集積回路 - Google Patents
デジタル／アナログ混載型半導体集積回路Info
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- JP3048772B2 JP3048772B2 JP4317538A JP31753892A JP3048772B2 JP 3048772 B2 JP3048772 B2 JP 3048772B2 JP 4317538 A JP4317538 A JP 4317538A JP 31753892 A JP31753892 A JP 31753892A JP 3048772 B2 JP3048772 B2 JP 3048772B2
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- Japan
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- digital
- signal processing
- analog
- digital signal
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Description
【０００１】
【産業上の利用分野】本発明は、デジタルフィルタを備
えたデジタル／アナログ変換器の如きデジタル／アナロ
グ混載型半導体集積回路に関する。
えたデジタル／アナログ変換器の如きデジタル／アナロ
グ混載型半導体集積回路に関する。
【０００２】
【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
の普及に伴い、デジタル信号をアナログ信号へ変換する
デジタル／アナログ変換器（Ｄ／Ａ変換器）に代表され
るようなデジタル／アナログ混載型の半導体集積回路の
需要が増加している。また、小型軽量化の要求に対応す
るため、デジタル信号あるいはアナログ信号のそれぞれ
の信号処理装置を一つの半導体集積回路で実現する、所
謂ワンチップ化が望まれている。
オーディオテープレコーダ等のデジタルオーディオ機器
の普及に伴い、デジタル信号をアナログ信号へ変換する
デジタル／アナログ変換器（Ｄ／Ａ変換器）に代表され
るようなデジタル／アナログ混載型の半導体集積回路の
需要が増加している。また、小型軽量化の要求に対応す
るため、デジタル信号あるいはアナログ信号のそれぞれ
の信号処理装置を一つの半導体集積回路で実現する、所
謂ワンチップ化が望まれている。
【０００３】図２は、デジタルフィルタを内蔵したＤ／
Ａ変換器の構成を示すブロック図である。ディスク等の
記録媒体から読み出されるデジタルオーディオデータ
は、Ｌチャンネル及びＲチャンネルのデータが交互に連
続するシリアルなデータであり、例えば、図３に示すよ
うに、８ビットのデータが最上位ビットから順に連続し
ている。このデジタルオーディオデータは、まずシリア
ル／パラレル変換器１に入力されてパラレルなデータに
変換され、パラレルデータとしてデジタル信号処理装置
２に入力される。また、シリアル／パラレル変換器１に
は、現在入力されているデジタルオーディオデータが何
れのチャンネルのものであるかを示す、デジタルオーデ
ィオデータに同期したＬ／Ｒ判別信号が与えられ、デジ
タルオーディオデータのチャンネルを示す符号が、先の
パラレルデータに付加された状態でデジタル信号処理装
置２に入力される。デジタル信号処装置２は、デジタル
オーディオデータに対してデジタルフィルタとして働く
もので、複数の演算器を主として構成されており、例え
ば、８倍のオーバーサンプリングやノイズシェーピング
等の処理、または倍速処理をシリアル／パラレル変換器
１から入力されるパラレルデータに対して施す。そし
て、デジタル信号処理装置２での処理が完了したパラレ
ルデータは、Ｄ／Ａ変換器３に入力されてアナログ値に
変換され、この変換出力がオーディオ信号として出力ア
ンプ及びローパスフィルタを介してオーディオアンプに
供給される。
Ａ変換器の構成を示すブロック図である。ディスク等の
記録媒体から読み出されるデジタルオーディオデータ
は、Ｌチャンネル及びＲチャンネルのデータが交互に連
続するシリアルなデータであり、例えば、図３に示すよ
うに、８ビットのデータが最上位ビットから順に連続し
ている。このデジタルオーディオデータは、まずシリア
ル／パラレル変換器１に入力されてパラレルなデータに
変換され、パラレルデータとしてデジタル信号処理装置
２に入力される。また、シリアル／パラレル変換器１に
は、現在入力されているデジタルオーディオデータが何
れのチャンネルのものであるかを示す、デジタルオーデ
ィオデータに同期したＬ／Ｒ判別信号が与えられ、デジ
タルオーディオデータのチャンネルを示す符号が、先の
パラレルデータに付加された状態でデジタル信号処理装
置２に入力される。デジタル信号処装置２は、デジタル
オーディオデータに対してデジタルフィルタとして働く
もので、複数の演算器を主として構成されており、例え
ば、８倍のオーバーサンプリングやノイズシェーピング
等の処理、または倍速処理をシリアル／パラレル変換器
１から入力されるパラレルデータに対して施す。そし
て、デジタル信号処理装置２での処理が完了したパラレ
ルデータは、Ｄ／Ａ変換器３に入力されてアナログ値に
変換され、この変換出力がオーディオ信号として出力ア
ンプ及びローパスフィルタを介してオーディオアンプに
供給される。
【０００４】さらに、デジタル信号処理装置２には、外
部より与えられるアッテネートデータに応答してオーデ
ィオ信号のレベルを減衰させるアッテネータ４が接続さ
れ、ミューティング処理を可能にしている。このアッテ
ネータ４は、アッテネートデータを取り込んで所定のビ
ット数の係数データを設定し、この係数データをデジタ
ル信号処理装置２での信号処理演算の際に掛け合わせる
ことで、デジタル信号処理装置２に取り込まれたパラレ
ルデータが表すオーディオレベルを低くするように構成
される。従って、アッテネータ４に与えるアッテネート
データの設定によってＤ／Ａ変換器３から出力されるオ
ーディオ信号の減衰制御が可能になる。
部より与えられるアッテネートデータに応答してオーデ
ィオ信号のレベルを減衰させるアッテネータ４が接続さ
れ、ミューティング処理を可能にしている。このアッテ
ネータ４は、アッテネートデータを取り込んで所定のビ
ット数の係数データを設定し、この係数データをデジタ
ル信号処理装置２での信号処理演算の際に掛け合わせる
ことで、デジタル信号処理装置２に取り込まれたパラレ
ルデータが表すオーディオレベルを低くするように構成
される。従って、アッテネータ４に与えるアッテネート
データの設定によってＤ／Ａ変換器３から出力されるオ
ーディオ信号の減衰制御が可能になる。
【０００５】
【発明が解決しようとする課題】デジタル信号とアナロ
グ信号とを同時に取り扱う信号処理装置の場合、デジタ
ル信号処理部の回路動作に起因するデジタルノイズがア
ナログ信号に混入するという問題を有している。即ち、
一定の周期でクロック動作するデジタル信号処理部にお
いては、そのクロック周期で電源回路にノイズが重畳す
るため、主に電源回路側からアナログ信号に周期性のノ
イズが混入することになる。
グ信号とを同時に取り扱う信号処理装置の場合、デジタ
ル信号処理部の回路動作に起因するデジタルノイズがア
ナログ信号に混入するという問題を有している。即ち、
一定の周期でクロック動作するデジタル信号処理部にお
いては、そのクロック周期で電源回路にノイズが重畳す
るため、主に電源回路側からアナログ信号に周期性のノ
イズが混入することになる。
【０００６】通常は、デジタル信号処理ブロックとアナ
ログ信号処理ブロックとで電源の分離を行う等の対策が
施されるため、特には問題とならないが、図２に示す如
く、デジタル信号処理装置２においてミューティング処
理を行い、Ｄ／Ａ変換器３から出力されるオーディオ信
号が０レベル（無音状態）となるような場合には、デジ
タル信号処理装置２のデジタル信号処理動作に起因する
僅かなノイズであっても、Ｄ／Ａ変換器３の出力が影響
を受けることになる。
ログ信号処理ブロックとで電源の分離を行う等の対策が
施されるため、特には問題とならないが、図２に示す如
く、デジタル信号処理装置２においてミューティング処
理を行い、Ｄ／Ａ変換器３から出力されるオーディオ信
号が０レベル（無音状態）となるような場合には、デジ
タル信号処理装置２のデジタル信号処理動作に起因する
僅かなノイズであっても、Ｄ／Ａ変換器３の出力が影響
を受けることになる。
【０００７】そこで本発明は、ミューティング処理によ
って出力信号を０レベルとした際、周期性ノイズの混入
の防止を目的とする。
って出力信号を０レベルとした際、周期性ノイズの混入
の防止を目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、その特徴とするところ
は、デジタル信号を取り扱うデジタル信号処理部とアナ
ログ信号を取り扱うアナログ信号処理部とが同一の半導
体基板上に集積化されるデジタル／アナログ混載型半導
体集積回路において、デジタル信号を受ける入力部と、
この入力部から取り込んだデジタル信号に対して所定の
信号処理を施すデジタル信号処理部と、外部より与えら
れるアッテネートデータに応答して上記デジタル信号処
理部の信号処理の過程で上記デジタル信号の利得を減少
させるアッテネート部と、上記デジタル信号処理部での
信号処理が完了したデジタル信号をアナログ信号に変換
するデジタル／アナログ変換部と、上記アッテネートデ
ータが特定の値を示したときに上記入力部に取り込むデ
ジタルデータを最小値データに置き換える入力置換手段
と、を備えたことにある。
解決するために成されたもので、その特徴とするところ
は、デジタル信号を取り扱うデジタル信号処理部とアナ
ログ信号を取り扱うアナログ信号処理部とが同一の半導
体基板上に集積化されるデジタル／アナログ混載型半導
体集積回路において、デジタル信号を受ける入力部と、
この入力部から取り込んだデジタル信号に対して所定の
信号処理を施すデジタル信号処理部と、外部より与えら
れるアッテネートデータに応答して上記デジタル信号処
理部の信号処理の過程で上記デジタル信号の利得を減少
させるアッテネート部と、上記デジタル信号処理部での
信号処理が完了したデジタル信号をアナログ信号に変換
するデジタル／アナログ変換部と、上記アッテネートデ
ータが特定の値を示したときに上記入力部に取り込むデ
ジタルデータを最小値データに置き換える入力置換手段
と、を備えたことにある。
【０００９】
【作用】本発明によれば、デジタル／アナログ変換部か
ら出力される信号を０レベルとするべくアッテネートデ
ータがアッテネート部に与えられると、入力置換手段が
そのアッテネートデータに応答し、デジタル信号処理部
に与えられるデジタルデータを最小値に置き換えるた
め、デジタル信号処理部の演算動作が停止する。従っ
て、デジタル信号の演算処理動作に起因するノイズの発
生が抑圧される。
ら出力される信号を０レベルとするべくアッテネートデ
ータがアッテネート部に与えられると、入力置換手段が
そのアッテネートデータに応答し、デジタル信号処理部
に与えられるデジタルデータを最小値に置き換えるた
め、デジタル信号処理部の演算動作が停止する。従っ
て、デジタル信号の演算処理動作に起因するノイズの発
生が抑圧される。
【００１０】
【実施例】図１は、本発明の一実施例を示すブロック図
で、デジタルフィルタを備えたデジタル／アナログ変換
器を例示している。この図において、シリアル／パラレ
ル変換器１、デジタル信号処理装置２及びＤ／Ａ変換器
３については、図２と同一のもので、シリアルに入力さ
れるデジタルオーディオデータをパラレルデータに変換
し、所定の信号処理を施した後にアナログ値に変換して
オーディオ信号として出力するように構成される。
で、デジタルフィルタを備えたデジタル／アナログ変換
器を例示している。この図において、シリアル／パラレ
ル変換器１、デジタル信号処理装置２及びＤ／Ａ変換器
３については、図２と同一のもので、シリアルに入力さ
れるデジタルオーディオデータをパラレルデータに変換
し、所定の信号処理を施した後にアナログ値に変換して
オーディオ信号として出力するように構成される。
【００１１】本発明の特徴とするところは、デジタル信
号処理装置２でのデータの減衰を制御するアッテネータ
１０に与えられるアッテネートデータが、特定の値を示
したときにシリアル／パラレル変換器１への入力データ
を全て「０」に置き換えるようにしたことにある。外部
よりシリアルに入力されるアッテネートデータは、シリ
アル／パラレル変換器１１に取り込まれ、所定のビット
数に変換されてアッテネータ１０に入力される。アッテ
ネータ１０は、シリアル／パラレル変換器１１から入力
されたアッテネートデータを演算係数としてデジタル信
号処理装置２に与え、演算処理されるデジタルデータが
示すオーディオレベルを演算処理の過程で所定のレベル
まで引き下げる。シリアル／パラレル変換器１１からア
ッテネータ１０に供給される適数ビットのパラレルなア
ッテネートデータは、全ビットがＯＲゲート１２の入力
に与えられ、このＯＲゲート１２よりアッテネートデー
タの全ビットの論理和を得ている。そして、この論理和
をデジタルオーディオデータと共にＡＮＤゲート１３の
入力に与え、このＡＮＤゲート１３の出力をシリアル／
パラレル変換器１の入力としている。これにより、シリ
アル／パラレル変換器１に入力されるデジタルオーディ
オデータは、ＯＲゲート１２の出力に応答してシリアル
／パラレル変換器１に入力されるようになる。そこで、
Ｄ／Ａ変換器３から出力されるオーディオ信号のレベル
を０とするミューティング処理をデジタル信号処理装置
２に行わせるべくアッテネータ１０に全ビットが「０」
となるアッテネートデータを設定すると、ＯＲゲート１
２の出力が「０」となり、さらにＡＮＤゲート１３の出
力が「０」となって外部から入力されるデジタルオーデ
ィオデータとは関係なく、シリアル／パラレル変換器１
への入力が定常的に「０」に固定される。このため、シ
リアル／パラレル変換器１からデジタル信号処理装置２
に取り込まれるパラレルデータが全ビット「０」とな
り、デジタル信号処理装置２での演算処理が実質的に停
止される。従って、デジタル信号処理装置２でのデジタ
ル演算処理に起因する周期性ノイズの発生が抑圧され、
Ｄ／Ａ変換器３が出力するオーディオ信号が無音状態の
場合でもそのオーディオ信号にノイズの影響が及びにく
くなる。
号処理装置２でのデータの減衰を制御するアッテネータ
１０に与えられるアッテネートデータが、特定の値を示
したときにシリアル／パラレル変換器１への入力データ
を全て「０」に置き換えるようにしたことにある。外部
よりシリアルに入力されるアッテネートデータは、シリ
アル／パラレル変換器１１に取り込まれ、所定のビット
数に変換されてアッテネータ１０に入力される。アッテ
ネータ１０は、シリアル／パラレル変換器１１から入力
されたアッテネートデータを演算係数としてデジタル信
号処理装置２に与え、演算処理されるデジタルデータが
示すオーディオレベルを演算処理の過程で所定のレベル
まで引き下げる。シリアル／パラレル変換器１１からア
ッテネータ１０に供給される適数ビットのパラレルなア
ッテネートデータは、全ビットがＯＲゲート１２の入力
に与えられ、このＯＲゲート１２よりアッテネートデー
タの全ビットの論理和を得ている。そして、この論理和
をデジタルオーディオデータと共にＡＮＤゲート１３の
入力に与え、このＡＮＤゲート１３の出力をシリアル／
パラレル変換器１の入力としている。これにより、シリ
アル／パラレル変換器１に入力されるデジタルオーディ
オデータは、ＯＲゲート１２の出力に応答してシリアル
／パラレル変換器１に入力されるようになる。そこで、
Ｄ／Ａ変換器３から出力されるオーディオ信号のレベル
を０とするミューティング処理をデジタル信号処理装置
２に行わせるべくアッテネータ１０に全ビットが「０」
となるアッテネートデータを設定すると、ＯＲゲート１
２の出力が「０」となり、さらにＡＮＤゲート１３の出
力が「０」となって外部から入力されるデジタルオーデ
ィオデータとは関係なく、シリアル／パラレル変換器１
への入力が定常的に「０」に固定される。このため、シ
リアル／パラレル変換器１からデジタル信号処理装置２
に取り込まれるパラレルデータが全ビット「０」とな
り、デジタル信号処理装置２での演算処理が実質的に停
止される。従って、デジタル信号処理装置２でのデジタ
ル演算処理に起因する周期性ノイズの発生が抑圧され、
Ｄ／Ａ変換器３が出力するオーディオ信号が無音状態の
場合でもそのオーディオ信号にノイズの影響が及びにく
くなる。
【００１２】以上の実施例においては、デジタルオーデ
ィオデータをアナログ値のオーディオ信号に変換するデ
ジタル／アナログ変換器について例示したが、この他に
も、デジタル信号処理ブロックとアナログ信号処理ブロ
ックとを混載する信号処理装置で、アッテネート機能を
有するものであれば、本願発明を採用することは可能で
ある。
ィオデータをアナログ値のオーディオ信号に変換するデ
ジタル／アナログ変換器について例示したが、この他に
も、デジタル信号処理ブロックとアナログ信号処理ブロ
ックとを混載する信号処理装置で、アッテネート機能を
有するものであれば、本願発明を採用することは可能で
ある。
【００１３】
【発明の効果】本発明によれば、デジタル信号処理部で
発生するノイズがアナログ信号処理部で取り扱われるア
ナログ信号に混入するのを抑圧することができ、デジタ
ル信号処理部とアナログ信号処理部とを同一の半導体基
板上に集積化するデジタル／アナログ混載型の半導体集
積回路においてＳ／Ｎ比の劣化を防止できる。
発生するノイズがアナログ信号処理部で取り扱われるア
ナログ信号に混入するのを抑圧することができ、デジタ
ル信号処理部とアナログ信号処理部とを同一の半導体基
板上に集積化するデジタル／アナログ混載型の半導体集
積回路においてＳ／Ｎ比の劣化を防止できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】デジタルフィルタを備えたデジタル／アナログ
変換器の構成を示すブロック図である。
変換器の構成を示すブロック図である。
【図３】デジタルオーディオデータのフォーマットを示
す図である。
す図である。
１、１１ シリアル／パラレル変換器 ２ デジタル信号処理装置 ３ デジタル／アナログ変換器 ４、１０ アッテネータ １２ ＯＲゲート １３ ＡＮＤゲート
Claims (1)
- 【請求項１】 デジタル信号を取り扱うデジタル信号処
理部とアナログ信号を取り扱うアナログ信号処理部とが
同一の半導体基板上に集積化されるデジタル／アナログ
混載型半導体集積回路において、デジタル信号を受ける
入力部と、この入力部から取り込んだデジタル信号に対
して所定の信号処理を施すデジタル信号処理部と、外部
より与えられるアッテネートデータに応答して上記デジ
タル信号処理部の信号処理の過程で上記デジタル信号の
利得を減少させるアッテネート部と、上記デジタル信号
処理部での信号処理が完了したデジタル信号をアナログ
信号に変換するデジタル／アナログ変換部と、上記アッ
テネートデータが特定の値を示したときに上記入力部に
取り込むデジタルデータを最小値データに置き換える入
力置換手段と、を備えたことを特徴とするデジタル／ア
ナログ混載型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317538A JP3048772B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル／アナログ混載型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4317538A JP3048772B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル／アナログ混載型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164389A JPH06164389A (ja) | 1994-06-10 |
| JP3048772B2 true JP3048772B2 (ja) | 2000-06-05 |
Family
ID=18089374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4317538A Expired - Fee Related JP3048772B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル／アナログ混載型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048772B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2920926B1 (fr) * | 2007-09-07 | 2011-04-01 | Thales Sa | Dephaseur actif integre. |
-
1992
- 1992-11-26 JP JP4317538A patent/JP3048772B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164389A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |