JP3045993B2 - ノイズ分離埋め込み抵抗器 - Google Patents
ノイズ分離埋め込み抵抗器Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は一般に超大規模集積
（ＶＬＳＩ）アナログ回路内に製作される電気抵抗器、
さらに詳細には相補型金属酸化物半導体（ＣＭＯＳ）技
術を用いて製作される低ノイズ・オーム埋め込み抵抗器
に関する。
（ＶＬＳＩ）アナログ回路内に製作される電気抵抗器、
さらに詳細には相補型金属酸化物半導体（ＣＭＯＳ）技
術を用いて製作される低ノイズ・オーム埋め込み抵抗器
に関する。
【０００２】
【従来の技術】埋め込み抵抗器は、相補型金属酸化物半
導体（ＣＭＯＳ）技術における標準的要素である。これ
は、例えばＰ型基板（またはＰウエル）中のＮ+ドープ
領域から成り、したがって基板内に存在するいかなるノ
イズとも強く結合する。このため、アナログ回路など低
ノイズ要素が必要な用途には、この抵抗器は使用できな
い。
導体（ＣＭＯＳ）技術における標準的要素である。これ
は、例えばＰ型基板（またはＰウエル）中のＮ+ドープ
領域から成り、したがって基板内に存在するいかなるノ
イズとも強く結合する。このため、アナログ回路など低
ノイズ要素が必要な用途には、この抵抗器は使用できな
い。
【０００３】あるタイプの集積回路（ＩＣ）内で使用さ
れる別のタイプの抵抗器は、厚い酸化物構造上のポリシ
リコンであり、これは基板により低い静電容量を与え、
したがってノイズ耐性がより優れている。これらの抵抗
器は、Ｎウエルを電界遮蔽として使用して基板へのノイ
ズのカップリングをさらに減少させるために、Ｎウエル
の上に形成することもできる。しかし、一般にこのタイ
プの抵抗器は、ある種のＣＭＯＳ技術とは調和しない。
さらに埋め込み抵抗器はより大きな熱放散能を有し、製
造コストが安いので、ノイズ分離特性が悪いことを除け
ば、一般に多くの用途に望ましい。
れる別のタイプの抵抗器は、厚い酸化物構造上のポリシ
リコンであり、これは基板により低い静電容量を与え、
したがってノイズ耐性がより優れている。これらの抵抗
器は、Ｎウエルを電界遮蔽として使用して基板へのノイ
ズのカップリングをさらに減少させるために、Ｎウエル
の上に形成することもできる。しかし、一般にこのタイ
プの抵抗器は、ある種のＣＭＯＳ技術とは調和しない。
さらに埋め込み抵抗器はより大きな熱放散能を有し、製
造コストが安いので、ノイズ分離特性が悪いことを除け
ば、一般に多くの用途に望ましい。
【０００４】
【発明が解決しようとする課題】本発明の一目的は、良
く制御されたオーム抵抗器を必要とする低ノイズ・アナ
ログ設計の要件を満たす、ノイズ分離埋め込み抵抗器を
提供することである。
く制御されたオーム抵抗器を必要とする低ノイズ・アナ
ログ設計の要件を満たす、ノイズ分離埋め込み抵抗器を
提供することである。
【０００５】
【課題を解決するための手段】本発明によれば、埋め込
み抵抗器を基板のノイズから分離するために、埋め込み
抵抗器と基板のエピタキシャル層と間に電界遮蔽が提供
される。本発明の埋め込み抵抗器は、半導体基板の第１
導電型のエピタキシャル層内に形成された第２導電型の
第１のウエルと、前記第１のウエル内に形成された第１
導電型の第２のウエルと、前記第１のウエルおよび前記
第２のウエル上に延び且つ前記第２のウエル内の所定の
表面領域を露出させるように形成された開口を有するシ
ャロウ・トレンチ分離領域と、前記開口によって画定さ
れる前記第２のウエルの領域に形成された第２導電型の
抵抗器領域と、前記抵抗器領域の所定の部分を横切って
その上に形成された半導体材料の層と、前記半導体材料
の層および前記半導体材料の層に覆われない前記抵抗器
領域の表面に形成された導電性の層と、前記半導体材料
の層の両側で前記導電性の層の上に形成された第１およ
び第２の接点とを含む。、また、本発明はこのような埋
め込み抵抗器を形成する方法を提供する。本発明の方法
は、抵抗器領域が形成されるべき領域に開口を有するシ
ャロウ・トレンチ分離領域を、半導体基板の第１導電型
のエピタキシャル層に形成する段階と、前記開口に対し
て同心に形成され且つ前記開口よりも大きな開口を有す
る第１のレジスト層を前記半導体基板上に形成する段階
と、前記シャロウ・トレンチ分離領域の前記開口内の領
域に第２導電型のドーパントを注入して第２導電型の埋
め込み抵抗器領域を形成する段階と、前記第１のレジス
ト層の前記開口によって画定される領域に第１導電型の
ドーパントを注入して、前記抵抗器領域を包囲し且つ前
記シャロウ・トレンチ分離領域の下側に延びる第１導電
型の第２のウエルを形成する段階と、前記第１のレジス
ト層の前記開口よりも大きな開口を有する第２のレジス
ト層を前記半導体基板上に形成する段階と、前記第２の
レジスト層の前記開口によって画定される領域に第２導
電型のドーパントを注入して、前記第２のウエルを包囲
し且つ前記シャロウ・トレンチ分離領域の下側に延びる
第２導電型の第１のウエルを形成する段階と、前記抵抗
器領域の所定の部分に半導体材料の層を形成する段階
と、前記半導体材料の層および前記半導体材料の層に覆
われない前記抵抗器領域の表面に導電性の層を形成する
段階と、前記半導体材料の層の両側で前記導電性の層の
上に第１および第２の接点を形成する段階とを含む。埋
め込み抵抗器は、標準の埋め込み抵抗器レイアウトとマ
スク・シーケンスを用いて達成される。埋め込み抵抗器
は第１導電型、具体的にはＰ導電型のウエル領域に置か
れるが、Ｐウエル領域は、第２導電型、具体的にはＮ導
電型のウエル領域に置かれる。Ｎウエル領域は「ノイズ
のない」大地に電気的に接続される。Ｎウエル領域の内
側のＰウエル領域はフローティング状態のままにしてお
いてもよい。
み抵抗器を基板のノイズから分離するために、埋め込み
抵抗器と基板のエピタキシャル層と間に電界遮蔽が提供
される。本発明の埋め込み抵抗器は、半導体基板の第１
導電型のエピタキシャル層内に形成された第２導電型の
第１のウエルと、前記第１のウエル内に形成された第１
導電型の第２のウエルと、前記第１のウエルおよび前記
第２のウエル上に延び且つ前記第２のウエル内の所定の
表面領域を露出させるように形成された開口を有するシ
ャロウ・トレンチ分離領域と、前記開口によって画定さ
れる前記第２のウエルの領域に形成された第２導電型の
抵抗器領域と、前記抵抗器領域の所定の部分を横切って
その上に形成された半導体材料の層と、前記半導体材料
の層および前記半導体材料の層に覆われない前記抵抗器
領域の表面に形成された導電性の層と、前記半導体材料
の層の両側で前記導電性の層の上に形成された第１およ
び第２の接点とを含む。、また、本発明はこのような埋
め込み抵抗器を形成する方法を提供する。本発明の方法
は、抵抗器領域が形成されるべき領域に開口を有するシ
ャロウ・トレンチ分離領域を、半導体基板の第１導電型
のエピタキシャル層に形成する段階と、前記開口に対し
て同心に形成され且つ前記開口よりも大きな開口を有す
る第１のレジスト層を前記半導体基板上に形成する段階
と、前記シャロウ・トレンチ分離領域の前記開口内の領
域に第２導電型のドーパントを注入して第２導電型の埋
め込み抵抗器領域を形成する段階と、前記第１のレジス
ト層の前記開口によって画定される領域に第１導電型の
ドーパントを注入して、前記抵抗器領域を包囲し且つ前
記シャロウ・トレンチ分離領域の下側に延びる第１導電
型の第２のウエルを形成する段階と、前記第１のレジス
ト層の前記開口よりも大きな開口を有する第２のレジス
ト層を前記半導体基板上に形成する段階と、前記第２の
レジスト層の前記開口によって画定される領域に第２導
電型のドーパントを注入して、前記第２のウエルを包囲
し且つ前記シャロウ・トレンチ分離領域の下側に延びる
第２導電型の第１のウエルを形成する段階と、前記抵抗
器領域の所定の部分に半導体材料の層を形成する段階
と、前記半導体材料の層および前記半導体材料の層に覆
われない前記抵抗器領域の表面に導電性の層を形成する
段階と、前記半導体材料の層の両側で前記導電性の層の
上に第１および第２の接点を形成する段階とを含む。埋
め込み抵抗器は、標準の埋め込み抵抗器レイアウトとマ
スク・シーケンスを用いて達成される。埋め込み抵抗器
は第１導電型、具体的にはＰ導電型のウエル領域に置か
れるが、Ｐウエル領域は、第２導電型、具体的にはＮ導
電型のウエル領域に置かれる。Ｎウエル領域は「ノイズ
のない」大地に電気的に接続される。Ｎウエル領域の内
側のＰウエル領域はフローティング状態のままにしてお
いてもよい。
【０００６】
【発明の実施の形態】図面、特に図１および図２に、そ
れぞれ本発明による埋め込み抵抗器構造の平面および断
面図を示す。１１として示した領域は、酸化シリコン
（ＳｉＯ2）の層１２中の開口である。ＳｉＯ2は抵抗器
に対するシャロウ・トレンチ分離領域（ＳＴＩ）として
機能する。１３として示した領域はＰウエルの領域を表
す。１４として示される領域はＮウエル領域を表す。特
に図２を見るとわかるように、Ｎウエルは、基板上でＰ
型エピタキシャル層１５中に、たとえばホウ素注入によ
って形成され、Ｐウエル１３はＮウエル１４内に形成さ
れる。埋め込み抵抗器は、領域１１中にＮ+注入物とし
て形成され、Ｎ+注入物の上にポリシリコン層１６があ
る。抵抗器の寸法は領域１１とポリシリコン層１６によ
って規定される。特に図１に示すように、抵抗器の長さ
Ｌはポリシリコン層１６の幅である。抵抗器の幅ＷはＳ
ＴＩ層１２の開口によって画定される領域１１の幅であ
る。接点１７と１８は抵抗器の入力および出力を提供す
る。
れぞれ本発明による埋め込み抵抗器構造の平面および断
面図を示す。１１として示した領域は、酸化シリコン
（ＳｉＯ2）の層１２中の開口である。ＳｉＯ2は抵抗器
に対するシャロウ・トレンチ分離領域（ＳＴＩ）として
機能する。１３として示した領域はＰウエルの領域を表
す。１４として示される領域はＮウエル領域を表す。特
に図２を見るとわかるように、Ｎウエルは、基板上でＰ
型エピタキシャル層１５中に、たとえばホウ素注入によ
って形成され、Ｐウエル１３はＮウエル１４内に形成さ
れる。埋め込み抵抗器は、領域１１中にＮ+注入物とし
て形成され、Ｎ+注入物の上にポリシリコン層１６があ
る。抵抗器の寸法は領域１１とポリシリコン層１６によ
って規定される。特に図１に示すように、抵抗器の長さ
Ｌはポリシリコン層１６の幅である。抵抗器の幅ＷはＳ
ＴＩ層１２の開口によって画定される領域１１の幅であ
る。接点１７と１８は抵抗器の入力および出力を提供す
る。
【０００７】Ｎウエル１４は、本発明による埋め込み抵
抗器にノイズ分離を提供する電界遮蔽である。通常の埋
め込み抵抗器の問題および本発明がなぜノイズ分離を提
供するかをよりよく理解するために、まず通常の埋め込
み抵抗器の製造段階について説明する。
抗器にノイズ分離を提供する電界遮蔽である。通常の埋
め込み抵抗器の問題および本発明がなぜノイズ分離を提
供するかをよりよく理解するために、まず通常の埋め込
み抵抗器の製造段階について説明する。
【０００８】図３で、シャロウ・トレンチ分離領域（Ｓ
ＴＩ）１２はＰ型エピタキシャル層１５中の領域１１に
対応した開口を画定する。図４で、レジスト２２をＳＴ
Ｉ１２上にパターン化する。レジスト２２中の開口は領
域１３に対応し、埋め込み抵抗器を形成するＮ+注入物
１１用のマスクとして働く。一部の注入物はＳＴＩ１２
の露出領域にあるが、ＳＴＩは酸化物なので抵抗器の最
終構造には影響しないことに留意されたい。図５でレジ
ストを剥がし、Ｐ型エピタキシャル層１５中にＰウエル
２３を形成するために、Ｐウエル注入物を作成する。次
いで図６で、Ｎ+注入領域１１の上にポリシリコン層１
６を形成する。ポリシリコン層１６およびシリコン層１
１の上にシリサイド２４を形成する。シリサイドはドー
プされたシリコン（すなわち層１１）よりもずっと低い
シート抵抗を有する。これはチタン（Ｔｉ）またはコバ
ルト（Ｃｏ）などの金属をシリコン上に付着し、次いで
焼結することによって形成できる。最後に図７で、埋め
込み抵抗器の接点１７と１８を形成する。これらの接点
は金属層の一部であってもよい。図７に示す結果の構造
を見るとわかるように、基板、すなわちＰウエル中にノ
イズがある場合は、Ｎ+埋め込み抵抗器はそのノイズに
結合される。
ＴＩ）１２はＰ型エピタキシャル層１５中の領域１１に
対応した開口を画定する。図４で、レジスト２２をＳＴ
Ｉ１２上にパターン化する。レジスト２２中の開口は領
域１３に対応し、埋め込み抵抗器を形成するＮ+注入物
１１用のマスクとして働く。一部の注入物はＳＴＩ１２
の露出領域にあるが、ＳＴＩは酸化物なので抵抗器の最
終構造には影響しないことに留意されたい。図５でレジ
ストを剥がし、Ｐ型エピタキシャル層１５中にＰウエル
２３を形成するために、Ｐウエル注入物を作成する。次
いで図６で、Ｎ+注入領域１１の上にポリシリコン層１
６を形成する。ポリシリコン層１６およびシリコン層１
１の上にシリサイド２４を形成する。シリサイドはドー
プされたシリコン（すなわち層１１）よりもずっと低い
シート抵抗を有する。これはチタン（Ｔｉ）またはコバ
ルト（Ｃｏ）などの金属をシリコン上に付着し、次いで
焼結することによって形成できる。最後に図７で、埋め
込み抵抗器の接点１７と１８を形成する。これらの接点
は金属層の一部であってもよい。図７に示す結果の構造
を見るとわかるように、基板、すなわちＰウエル中にノ
イズがある場合は、Ｎ+埋め込み抵抗器はそのノイズに
結合される。
【０００９】本発明による工程においては、図３に示し
た第１の段階は同じである。しかし、図８に示すよう
に、図４に示す第２段階で加えたレジスト２２は、Ｎ+
注入物１１の後にＰウエル注入物を作成してＰウエル１
３を作成するまでは剥がさない。（たとえば最初の開口
をエチバックすることによって）このレジストをさらに
パターン化して、Ｎウエル１４に対応したより大きな開
口を作成することができる。あるいは、元のレジスト・
マスクを剥がして、新しいレジスト・マスクを付着する
こともできる。いずれの場合も図９に示すように、修正
されたまたは新しいマスク２４を用いてＮ+注入物を用
いてＮウエルを作成する。次いで図６および７に対応す
る残りの段階を実施して、図１および２に示す構造を作
成する。Ｎウエル１４を電界遮蔽として加えることによ
って、埋め込み抵抗器が基板（またはＰ型エピタキシャ
ル層１５）中のノイズから分離され、ＣＭＯＳ製造技術
に対する両立性や良好な熱放散など埋め込み抵抗器の利
点が、ある種のアナログ回路で必要とされる低ノイズと
併せ実現される。
た第１の段階は同じである。しかし、図８に示すよう
に、図４に示す第２段階で加えたレジスト２２は、Ｎ+
注入物１１の後にＰウエル注入物を作成してＰウエル１
３を作成するまでは剥がさない。（たとえば最初の開口
をエチバックすることによって）このレジストをさらに
パターン化して、Ｎウエル１４に対応したより大きな開
口を作成することができる。あるいは、元のレジスト・
マスクを剥がして、新しいレジスト・マスクを付着する
こともできる。いずれの場合も図９に示すように、修正
されたまたは新しいマスク２４を用いてＮ+注入物を用
いてＮウエルを作成する。次いで図６および７に対応す
る残りの段階を実施して、図１および２に示す構造を作
成する。Ｎウエル１４を電界遮蔽として加えることによ
って、埋め込み抵抗器が基板（またはＰ型エピタキシャ
ル層１５）中のノイズから分離され、ＣＭＯＳ製造技術
に対する両立性や良好な熱放散など埋め込み抵抗器の利
点が、ある種のアナログ回路で必要とされる低ノイズと
併せ実現される。
【００１０】本発明を一つの好ましい実施形態について
説明したが、特許請求の範囲の趣旨および範囲内で本発
明に修正を加えて実施できることを当分野の技術者なら
理解するであろう。たとえば、本発明は基板がＮ型で埋
め込み抵抗器がＰ型の場合にも適用される。この場合
は、実施形態に開示したＰウエルはＮウエルになる。
説明したが、特許請求の範囲の趣旨および範囲内で本発
明に修正を加えて実施できることを当分野の技術者なら
理解するであろう。たとえば、本発明は基板がＮ型で埋
め込み抵抗器がＰ型の場合にも適用される。この場合
は、実施形態に開示したＰウエルはＮウエルになる。
【００１１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００１２】（１）シャロウ・トレンチ分離領域（ＳＴ
Ｉ）によって分離され、第２の導電型の第１のウエル内
に形成された第１の導電型の領域を含み、前記第１のウ
エルが、前記第１の導電型の第２のウエル内に形成さ
れ、第２のウエルが基板上の第２の導電型のエピタキシ
ャル層内に形成され、埋め込み抵抗器に対する電界遮蔽
として働く、埋め込み抵抗器。 （２）ＳＴＩによって分離される領域がＮ+領域であ
り、第１の導電型がＮ導電型であり、第２の導電型がＰ
導電型である上記（１）に記載の埋め込み抵抗器。 （３）シャロウ・トレンチ分離領域（ＳＴＩ）を有する
第１の導電型のエピタキシャル層に対する第１の開口を
画定する段階と、レジストをパターン化して、第１の開
口と同心であるかそれよりも大きい開口を有するマスク
を作成する段階と、ドーパントを注入して、第２の導電
型の埋め込み抵抗器を形成する段階と、マスクを用いて
前記第１の導電型の第１のウエルを形成する段階と、レ
ジストをパターン化して、より大きな開口を有するマス
クを形成する段階と、ドーパントを注入して、前記第１
のウエルが、第２のウエルの内側にあり、第２のウエル
が埋め込み抵抗器にノイズ分離を提供する前記第２の導
電型の第２のウエルを形成する段階とを含むノイズ分離
埋め込み抵抗器の形成方法。 （４）第１の導電型がＰ導電型であり第２の導電型がＮ
導電型である上記（３）に記載の方法。
Ｉ）によって分離され、第２の導電型の第１のウエル内
に形成された第１の導電型の領域を含み、前記第１のウ
エルが、前記第１の導電型の第２のウエル内に形成さ
れ、第２のウエルが基板上の第２の導電型のエピタキシ
ャル層内に形成され、埋め込み抵抗器に対する電界遮蔽
として働く、埋め込み抵抗器。 （２）ＳＴＩによって分離される領域がＮ+領域であ
り、第１の導電型がＮ導電型であり、第２の導電型がＰ
導電型である上記（１）に記載の埋め込み抵抗器。 （３）シャロウ・トレンチ分離領域（ＳＴＩ）を有する
第１の導電型のエピタキシャル層に対する第１の開口を
画定する段階と、レジストをパターン化して、第１の開
口と同心であるかそれよりも大きい開口を有するマスク
を作成する段階と、ドーパントを注入して、第２の導電
型の埋め込み抵抗器を形成する段階と、マスクを用いて
前記第１の導電型の第１のウエルを形成する段階と、レ
ジストをパターン化して、より大きな開口を有するマス
クを形成する段階と、ドーパントを注入して、前記第１
のウエルが、第２のウエルの内側にあり、第２のウエル
が埋め込み抵抗器にノイズ分離を提供する前記第２の導
電型の第２のウエルを形成する段階とを含むノイズ分離
埋め込み抵抗器の形成方法。 （４）第１の導電型がＰ導電型であり第２の導電型がＮ
導電型である上記（３）に記載の方法。
【図１】本発明によるノイズ分離埋め込み抵抗器のレイ
アウトを示す平面図である。
アウトを示す平面図である。
【図２】本発明によるノイズ分離埋め込み抵抗器の断面
図である。
図である。
【図３】埋め込み抵抗器の製造における第１段階の断面
図である。
図である。
【図４】埋め込み抵抗器の製造における第２段階の断面
図である。
図である。
【図５】埋め込み抵抗器の製造における第３段階の断面
図である。
図である。
【図６】埋め込み抵抗器の製造における第４段階の断面
図である。
図である。
【図７】埋め込み抵抗器の製造における第５段階の断面
図である。
図である。
【図８】本発明による分離埋め込み抵抗器の製造におけ
る図５に示した第３段階の修正形の断面図である。
る図５に示した第３段階の修正形の断面図である。
【図９】は本発明による分離埋め込み抵抗器の製造にお
ける追加段階の断面図である。
ける追加段階の断面図である。
１１ 酸化シリコン層 １２ シャロウ・トレンチ分離領域（ＳＴＩ） １３ Ｐウエル １４ Ｎウエル １５ Ｐ型エピタキシャル層 １６ ポリシリコン層 １７ 接点 １８ 接点 ２２ レジスト ２３ Ｐウエル ２４ シリサイド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティエン・シャオウェイ アメリカ合衆国05452 バーモント州エ セックスリッジ・ロード ４ (72)発明者 ミン・エイチ・トン アメリカ合衆国05452 バーモント州エ セックスロスト・ネーション・ロード 160 (56)参考文献 特開 平４−146665（ＪＰ，Ａ) Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ ｐｈｙｓｉｃｓ Ｖｏｌ．35（1996）ｐｐ．4618−4623 Ｐａｒｔ １，Ｎｏ．９Ａ，Ｓｅｐｔ ｅｍｂｅｒ 1996 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (2)
- 【請求項１】半導体基板の第１導電型のエピタキシャル
層内に形成された第２導電型の第１のウエルと、 前記第１のウエル内に形成された第１導電型の第２のウ
エルと、 前記第１のウエルおよび前記第２のウエル上に延び且つ
前記第２のウエル内の所定の表面領域を露出させるよう
に形成された開口を有するシャロウ・トレンチ分離領域
と、 前記開口によって画定される前記第２のウエルの領域に
形成された第２導電型の抵抗器領域と、 前記抵抗器領域の所定の部分を横切ってその上に形成さ
れた半導体材料の層と、 前記半導体材料の層および前記半導体材料の層に覆われ
ない前記抵抗器領域の表面に形成された導電性の層と、 前記半導体材料の層の両側で前記導電性の層の上に形成
された第１および第２の接点とを含む埋め込み抵抗器。 - 【請求項２】抵抗器領域が形成されるべき領域に開口を
有するシャロウ・トレンチ分離領域を、半導体基板の第
１導電型のエピタキシャル層に形成する段階と、 前記開口に対して同心に形成され且つ前記開口よりも大
きな開口を有する第１のレジスト層を前記半導体基板上
に形成する段階と、 前記シャロウ・トレンチ分離領域の前記開口内の領域に
第２導電型のドーパントを注入して第２導電型の埋め込
み抵抗器領域を形成する段階と、 前記第１のレジスト層の前記開口によって画定される領
域に第１導電型のドーパントを注入して、前記抵抗器領
域を包囲し且つ前記シャロウ・トレンチ分離領域の下側
に延びる第１導電型の第２のウエルを形成する段階と、 前記第１のレジスト層の前記開口よりも大きな開口を有
する第２のレジスト層を前記半導体基板上に形成する段
階と、 前記第２のレジスト層の前記開口によって画定される領
域に第２導電型のドーパントを注入して、前記第２のウ
エルを包囲し且つ前記シャロウ・トレンチ分離領域の下
側に延びる第２導電型の第１のウエルを形成する段階
と、 前記抵抗器領域の所定の部分に半導体材料の層を形成す
る段階と、 前記半導体材料の層および前記半導体材料の層に覆われ
ない前記抵抗器領域の表面に導電性の層を形成する段階
と、 前記半導体材料の層の両側で前記導電性の層の上に第１
および第２の接点を形成する段階とを含むノイズ分離埋
め込み抵抗器の形成方法。
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|---|---|---|---|---|
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-
1999
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| LAPS | Cancellation because of no payment of annual fees |