JP3045538B2 - シリコン膜堆積法 - Google Patents

シリコン膜堆積法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の分野に関し、より詳細にはドープ
ト半導体材の堆積法に関する。
〔従来の技術〕
特にシリコンが主半導体である半導体集積回路の分野
では、非モノクリスタルシリコンが広く使用されてきて
いる。例えば、その仕事関数により高性能モードトラン
ジスタの製造が容易になるため、ドープ多結晶シリコン
が金属酸化物（MOS）トランジスタのゲート材として広
範に使用されている。さらに、ドープト多結晶シリコン
の導電率は充分に高いため、集積回路内で相互接続材と
して使用することができる。
（一般的にポリシリコンと呼ばれる）多結晶シリコン
膜は一般的に化学気相堆積（CVD）により形成され、通
常低圧でシラン（SiH4）を分解して形成される。ドープ
トポリシリコン膜を形成する従来の方法はアンドープト
ポリシリコン膜を堆積し、次に堆積された膜を拡散もし
くはイオン打込みによりドープすることである。一般的
なｎ型拡散ドーピング法はCVD反応炉内でPOCl3を分解す
ることであり、アンドープトポリシリコン膜上にリンを
堆積し、その後（一般的に850℃もしくは900℃で20〜30
分間の）高温アニールを行って堆積されたリンを膜内へ
拡散させる。ポリシリコン膜は（ｐ型に対する）ホウ素
あるいは（ｎ型に対する）ヒ素もしくはリンのイオン打
込みによりドープすることもでき、この後でやはり高温
アニールを行って打込まれたドーパントを膜内へ拡散さ
せる。
アンドープトポリシリコンを堆積しその後膜をドーピ
ングする前記方法は産業で広く使用されている。この方
法は堆積やイオン打込みの付加ステップを必要とし且つ
いずれの場合にも高温アニールを必要とするだけでな
く、多くの近年の集積回路の処理条件とは容易に両立し
ない。例えば、近年ケイ化物クラッド接合がより一般的
に使用されるようになってきている。耐熱性金属をシリ
コンと直接反応させてケイ化物クラッド接合を形成する
方法の例がテキサスインスツルメンツ社が譲り受けた19
85年10月８日付の米国特許第4,545,116号に記載されて
おり、ここに参照として組み入れられている。しかしな
がら、ケイ化物が基板のドープト領域上に形成される
と、後に構造体がさらされる温度及びこのような温度の
元で経過する時間は制限しなければならず、それは高温
により耐熱性金属の残りの原子が下地シリコンと反応す
るためである。接合深さを極めて浅く（例えば、0.2ミ
クロン以下）する必要がある近年の集積回路では、さら
にこのような高温にさらすことによりある位置における
ケイ化物によりドープト領域は完全に消滅して、接合を
短絡させてしまうことがある。例えばドープトポリシリ
コンエミッタ電極を有するBiCMOS構造等のある種の構造
では、MOSソース／ドレーン接合のケイ化物クラッディ
ングの後にドープトポリシリコン膜を形成することがで
きる。このような構造では、後にアンドープトポリシリ
コン膜をドーピングすることは望ましくない。
産業界で公知のドープトポリシリコン膜を形成する第
２の方法は一般的にイン−サイチュドーピング（in−si
tu doping）と呼ばれる。これはポリシリコンの化学気
相堆積中にドーパントガスを導入して行われ、後にドー
ピング及びアニーリングステップを必要とすることなく
ポリシリコン膜が全体にわたってドーパントを含むよう
に行われる。ｎ型ドーパントに対しては、一般的なドー
パントガスはホスフィン（PH3）であり、ホスフィンはC
VD反応炉へ導入される前に従来シランガスと混合され
る。しかしながら、ホスフィンをソースガスとして使用
すると多くの問題が生じる。ホスフィンは極めて有毒で
あり、従って使用する際には完璧な取扱上の注意及び装
置を必要とする。さらに、ホスフィンは堆積が行われる
ウェハ表面を“汚染する”ことがあり、それにより堆積
速度が低下するだけでなくウェハ表面上のポリシリコン
膜厚が不均一となり、多ウェハチャンバ内で堆積が行わ
れる場合にはウェハごとにポリシリコン膜厚が不均一と
なる。このような問題については、ビー．メーヤースン
等がJ.Electrochem.Soc.129,1984,第2361頁の“LPCVDに
よるリンドープトポリシリコン”に記載している。不均
一問題はかご型ボート及び広いウェーハ間隔を使用した
特殊設計のLPCVD炉により対処することができるが（J.A
ppl.Phys.61（５）．第1898頁、1987年のエー．ラーン
等の論文“LPCVDにより形成されるインサイチュリンド
ープトシリコン膜の堆積及び電気的性質”参照）、この
ような装置ベース解決法は粒子汚染物を生じることがあ
り、さらに高レベルの自動化及びウェーハ量産工場とは
両立しない。
さらに、現在多くの集積回路は基板内にエッチングさ
れたトレンチを充填するのにポリシリコンを使用してい
る。共にテキサスインスツルメンツ社が譲り受け参照と
してここに組み入れた1986年12月30日付米国特許第4,63
1,803号及び1989年５月30日付米国特許第4,835,115号に
記載されているような絶縁の目的、もしくはテキサスイ
ンスツルメンツ社が譲り受けやはり参照としてここに組
み入れた1988年４月７日付特許出願第SN 178,728号に
記載されているような基板内の下地層との接続を行う目
的にこのような充填トレンチを使用することができる。
ポリシリコン充填トレンチのもう一つの重要な用途は、
基板内にエッチングされたトレンチ内に蓄積キャパシタ
が形成される、ダイナミックランダムアクセスメモリ
（dRAM）内のメモリセルとしてである。dRAMの例では、
蓄積キャパシタはトレンチ側面の対向プレート及びトレ
ンチを充填するドープトポリシリコンプラグを有して形
成され、薄い誘電体によりトレンチ壁から分離されてい
る。トレンチキャパシタdRAMセルの例はテキサスインス
ツルメンツ社が譲り受け参照としてここに組み入れた19
89年７月25日付特許出願第S.N.385,340号、第S.N.385,3
41号、第S.N.385,601号、第S.N.385,328号に示されてい
る。さらに、垂直トランジスタを有するデバイスはトレ
ンチ内に配置されたポリシリコンゲート電極を使用する
ことができる。垂直トランジスタを有するだけでなくト
レンチ内に配置された蓄積キャパシタをも有し、従って
トレンチ内の多数のポリシリコンプラグを使用するこの
ようなデバイスの例が、テキサスインスツルメンツ社が
譲り受け参照としてここに組み入れた1989年５月16日付
特許出願第4,830,978号に記載されている。
これらの構造におけるトレンチの深さ、従ってドープ
トポリシリコンプラグの深さにより、アンドープトポリ
シリコン膜を堆積し後に（拡散もしくはイオン打込みに
より）それをドーピングする方法の用途はポリシリコン
充填トレンチの応用に限定される。従って、これらの応
用に対してはポリシリコンプラグのイン−サイチュドー
ピングが遙かに好ましい。しかしながら、堆積されたポ
リシリコンをトレンチにうまく充填するには、堆積膜は
ウェーハ表面及びトレンチ内で高度の共形度を有さなけ
ればならない。ポリシリコンプラグのイン−サイチュド
ーパントとしてホスフィンを使用する場合には、共形度
は低いことが判った（VLSIテクノロジーシンポジウム
（1989年）第41頁のケイ．サワダ等の論文“イン−サイ
チュドープト及びアンド−プトポリシリコン膜の２ステ
ップ連続堆積による深トレンチ内へのポリシリコン電極
形成”参照）。16Mbit dRAM等のモダンな高密度dRAMは
（例えば深さ12ミクロン、幅１ミクロンの）アスペクト
比の高いトレンチを含むことがあるため、共形イン−サ
イチュドープトポリシリコンは厳しい条件となる。
テキサスインスツルメンツ社が譲り受け参照としてこ
こに組み入れた、1989年10月31日付米国特許第4,877,75
3号には、第三級ブチルホスフィンを含むガス状ホスフ
ィン以外のリン源を使用したポリシリコン膜のイン−サ
イチュドーピング法が記載されている。この特許に記載
されているように、これらのドーパント源は厚さの均一
性が改善されシート抵抗値の低い膜を提供するだけでな
く、ホスフィンガスに較べて毒性が低いという利点があ
る。
適切な堆積速度でシート抵抗の低い膜を提供しなが
ら、厚さの均一性がさらに改善されたイン−サイチュド
ープトシリコン膜形成法を提供することが本発明の目的
である。
共形度が改善され、従ってトレンチのシリコンプラグ
形成に特に有利である方法を提供することが本発明のも
う一つの目的である。
モダンな高密度製造工程とコンパチブルに、適切な堆
積速度で、良好な共形度及びシート抵抗値を維持しなが
ら比較的低温度で実施できるこのような方法を提供する
ことが本発明のもう一つの目的である。
特に前記特性を有するイン−サイチュドープトシリコ
ン膜を堆積するようにされた装置を提供することが本発
明のもう一つの目的である。
〔発明の概要〕
本発明はイン−サイチュドーピングによりシリコン膜
を堆積する方法に実施することができる。ドーパント源
は、第三級ブチルホスフィン等の、有機リンもしくは有
機ヒ素化合物の液体蒸気源であり、例えばシラン等の、
シリコン用ソースガスと共にCVD反応炉内に導入され
る。堆積温度は比較的低く、好ましくはドーパント源化
合物が実質的に完全に分解する温度よりもすぐ上の温度
（例えば、第三級ブチルホスフィンに対しては550℃よ
りも高い温度）に維持される。堆積温度が低いために堆
積膜内へのドーパントの取込みが改善され、従ってシラ
ンに対するドーパントガスの比率を低くすることができ
る。シランに対するドーパントガスの比率が低いため
に、シート抵抗の低い膜を提供しながら、良好な堆積速
度で行われる堆積の均一性及び共形度が改善される。シ
リコンは堆積されると実質的にアモルファスとなる。そ
れと続く堆積膜のアニーリングは比較的短時間に比較的
低温度で行って、ドーパントを活性化しシート抵抗を低
減することができる。好ましい装置はドーパントソース
ガスをチャンバ内へ分布する前に加熱して、ウェーハを
それにさらす前にドーパントソースガスが完全に分解す
ることを保証する。
〔実施例〕
第1a図〜第1c図を参照として、次に本発明の実施例に
ついて説明する。本発明は次のような応用に対して特に
有利であるため、トランジスタのソース、ドレーン及び
ゲート上にセルフアラインケイ化物クラッドを有する予
め形成されたMOSトランジスタ上に第２のポリシリコン
層を形成することに関して実施例の説明を行う。しかし
ながら、セルフアラインシリコンゲートトランジスタの
ポリシリコンゲートを形成する簡単なケースを含めた、
化学気相堆積によるシリコンのいかなる堆積法について
も本発明の利点を利用できることがお判り願いたい。前
記したように、本発明はドープトソース／ドレーン領域
等の他の素子を形成した後にドープトポリシリコン層を
形成するのに特に有利であり、第1a図の構造がそうであ
るように、ソース／ドレーン領域が耐熱性金属ケイ化物
でクラッドされている場合に特に有利である。
第1a図は、この場合比較的ライトリーにｐ型ドープさ
れている、単結晶シリコン基板４を有する半導体ウェー
ハの表面に形成された部分構成半導体構造を示す。フィ
ールド酸化物領域10は公知の局部シリコン酸化（LOCO
S）技術、もしくはテキサスインスツルメンツ社が譲り
受けここに参照として示す、1985年９月17日付米国特許
第4,541,167号に記載されたポリ−バッファードLOCOS絶
縁法等の他の絶縁技術に従って表面に形成される。従来
のライトリードープトドレーンシリコンゲート、セルフ
ァラインMOSトランジスタを、ｎ＋ソース／ドレーン領
域16、ゲート誘電体12及びポリシリコンゲート電極14を
有するものとして第1a図に示す。ソース／ドレーン領域
16及びゲート電極14はそれぞれ、チタンケイ化物がその
一例である、耐熱性金属ケイ化物膜18をクラッドして示
されている。前記米国特許第4,545,116号には窒素雰囲
気中で直接反応によりチタンケイ化物を形成する方法が
記載されている。テキサスインスツルメンツ社が譲り受
けてここに参照として組み入れた、1989年５月17日付米
国特許第4,384,301号に記載されているように、好まし
くは二酸化シリコン等の絶縁材でできた、側壁フィラメ
ント20により、ソース／ドレイン領域16上のケイ化物膜
18がケイ化物膜18クラッドゲート電極14を短絡させない
ような直接反応によるセルフアラインケイ化作用が可能
となる。テキサスインスツルメンツ社が譲り受け参照と
してここに組み入れた、1983年７月25日付米国特許第4,
356,623号に記載されているように、側壁フィラメント2
0はソース／ドレイン領域16の構成に使用して勾配付接
合を形成することもできる。
次に第1b図を参照として、本発明のこの実施例に従っ
た堆積法によりイン−サイチュドープされた、第２のポ
リシリコン層22を堆積させた後の第1a図の構造を示す。
この実施例では、ウェーハは低圧化学気相堆積（LPCV
D）反応炉内に入れられ、LPCVD反応炉はバッチもしくは
単ウェーハ型のいずれかとすることができる。しかしな
がら、本実施例に従って使用されるドーパントソースに
対しては、１個のウェーハ及びバッチのウェーハごとの
堆積の均一性を改善するために従来のLPCVDバッチ反応
炉を修正することが好ましい。好ましい反応炉について
は後記する。
本実施例に従って、シラン（SiH4）ガス及びドーパン
トガスがLPCVD反応炉内に導入され、ウェーハ表面上へ
のイン−サイチュドープトシリコンの堆積が進行する。
ｎ型ドープトシリコンが堆積される本実施例において好
ましいドーパントガスは、一般的に第三級ブチルホスフ
ィンすなわちTBPと呼ばれる、（CH3）3CPH2である。前
記米国特許第4,877,753号に記載されているように、TBP
もしくは、イソブチルホスフィン、トリメチルリン酸塩
及びテトラメチルリン酸塩を含む有機リン等の他の液体
蒸気ドーパント源を使用すると、特にLPCVDチャンバの
外側に貯蔵して取り扱う場合に、ホスフィンガスに較べ
て毒性が低減されるという利点が得られる。ヒ素等の他
種のドーパントに対しては、有機ヒ素化合物を含む液体
蒸気ドーパント源を使用すればヒ素ガスに較べて毒性が
低減した。このような化合物の例としてトリブチルヒ素
が含まれる。有機リン化合物及び有機ヒ素化合物の他の
例が、ここに参照として組み入れた1983年１月26日付米
国特許第4,721,683号に記載されている。
本実施例において、処理圧力は好ましくは1Torr以
下、例えば100〜500mTorrの範囲である。堆積の処理温
度は好ましくは、ドーパントソース化合物が実質的に完
全に分解する温度よりも少くとも高い。TBPをドーパン
ト源とした例に対しては、100％分解温度はおよそ550℃
である。しかしながら、ドーパント化合物の100％分解
温度に比較的近い温度にとどまることが好ましく、例え
ばTBPに対しては550℃と600℃の間である。後記するよ
うに、TBPをドーパント源化合物として使用する比較デ
ータに基いて、好ましい堆積温度はおよそ560℃であ
り、好ましい処理圧はおよそ250mTorrである。
TBP等のドーパント源を使用すると、毒性が低減され
る他に、集積回路の製造についても利点が得られる。次
に第２図を参照として、さまざまなドーパントに対する
シリコンの堆積速度付温度のグラフを示す。ドーパント
の存在によりCVDシリコンの堆積速度が低下することが
判っている。これは、ドーパントによる、堆積が行われ
る表面の“汚染”によるものと考えられる。この汚染
は、例えばリン等の、ドーパント種が下地半導体もしく
は絶縁材と反応してそこにおける堆積が禁止されること
により生じる。シリコン堆積に対するドーパントのもう
一つの効果は“サイトコンピティション”と呼ばれ、ド
ーパント種はシリコン源子が吸引されるはずの表面上の
核形成サイトへ吸引される。もちろん、シリコン原子に
対する核形成サイト数が減少するとシリコン膜の堆積速
度が低下する。
イン−サイチュドーパントの堆積速度に対する効果は
ソース化合物に著しく依存する。第２図の曲線30はアン
ドープトシリコンの堆積速度付温度を示し、点32はドー
パント源がホスフィンである（前記）メイヤースン等が
報告したシリコンの堆積速度を示す。曲線34は、ドーパ
ント源がTBPであり、且つ前記したように修正されたバ
ッチLPCVD反応炉を使用した、125mTorrの処理圧の元に
おける、本発明に従った堆積速度対温度を示す。
第２図に示すように、TBPをドーパント源として使用
すると同じ状態に対して堆積速度はおよそ45％低下し、
ホスフィンをソースとして使用すると堆積速度は25分の
１に低下する。また、TBPをソースとしたアンドープト
シリコン及びイン−サイチュドープトシリコンの堆積を
行うための励起エネルギはほぼ等しく（それぞれ、1.5e
V及び1.4eV）、ホスフィンがソースであるシリコン堆積
の励起エネルギは2.0eV程度と報告されている。堆積速
度の差だけでなく励起エネルギの差はTBPをドーパント
源として使用するとホスフィンに較べて表面汚染及びサ
イトコンピティションが少くなることを示している。ま
た第２図から、ホスフィンがドーパント源である場合の
励起エネルギを2.0eVとすると、ホスフィンがドーパン
ト源である場合のシリコンの低温堆積により有用な堆積
速度は得られず（すなわち堆積速度は560℃において0.1
nm/分よりも遙かに低い）、TBPがドーパント源である場
合のシリコンの堆積は560℃においてさえも適切な堆積
速度で行われることをお判り願いたい。
前記修正を行ったバッチLPCVD反応炉を使用し、処理
温度、圧及びTBP対シランの比率をいろいろ変えて、TBP
をドーパント源としてイン−サイチュドープトシリコン
を堆積させる場合の、本発明の実施例に従って行った実
験結果を第１表に示す。いずれの場合にも、堆積後に70
0℃において60分間のアニールが実施される。好ましく
は、これらの比率は、例えば250sccm程度の、比較的高
いシラン流を使用して達成される。この高いシラン流に
より、TBP流量を制御可能範囲に維持しながら、TBP対シ
ランの比率を低くすることができる。
第１表のデータを比較は大変示唆的である。例えば、
TBP/シラン比率を0.003として、250mTorr圧における堆
積を比較すれば、560℃における堆積膜のアニール後抵
抗率は高い堆積温度に較べて遙かに改善されることが判
る。560℃における堆積速度は、（予期したとおり）高
い温度における堆積速度よりは低いが、それでもかなり
高く、特に第２図に示すホスフィンソースガス堆積速度
と較べると高いことをお判り願いたい。低温で堆積する
と堆積膜の比抵抗が低下するのは、イン−サイチュドー
パントが一層容易に堆積膜中へ取り込まれる効果による
ものと考えられる。
低温堆積が可能となる他に、低比抵抗で示される。膜
中へのリンドーパントの取り込みの改善により、適切な
導電率を有する膜としながら、シリコン膜の堆積に使用
されるドーパントソースガスの濃度を低くすることがで
きる。第１表の第２及び第３行を比較すると、堆積にお
いてシランに対するTBPの比率を２倍にすれば堆積速度
が低下することが判る。これは、ドーパント濃度を高め
ることにより表面汚染及びサイトコンピティションが増
大するためと考えられる。ドーパント濃度を高めた場合
のこの表面汚染及びサイトコンピティションの増大によ
り、ウェーハ表面上の膜厚均一性も低下し、それはドー
パント濃度が高いとドーパントガスが反応炉内でシラン
と均一に混合しない可能性が高くなるためである。この
ような不完全混合によりウェーハ表面においてドーパン
ト濃度が局部的に高くなり、その局部における堆積速度
が低下する。
従って、本発明の実施例はTBPをリン源として使用す
ることを含み、堆積はTBPの分解温度に近い温度（すな
わち、およそ560℃）で行われる。これにより、このよ
うな低温で生じる膜中へのドーパントの取り込みが高い
ことを利用した適切な堆積速度工程が提供される。この
ような良好なドーパント取込特性により、シランに対す
るドーパント源の比率を比較的低くして、適切な堆積速
度における厚さの均一性を改善することができる。
TBPの分解はおよそ375℃の温度で開始され、完全分解
はおよそ550℃で生じる。しかしながら、TBPのサイズは
シランの分子サイズよりも大きいため、完全に分解する
のにTBPはシランよりも長時間の堆積温度を必要とす
る。これは、実施例のように、堆積温度がTBPの分解温
度である550℃に比較的近い場合に特にそうである。TBP
の完全分解により揮発性の炭化水素や他の化合物と共に
活性種がドーピングされる（すなわち、P2,PH2もしくは
PHが堆積条件に従って個別もしくは組合せドーピングさ
れる）。しかしながら、LPCVDチャンバ内に導入された
時にTBP分子が完全に分解されなければ、非揮発性リン
化合物がウェーハ表面上に堆積することがある。これに
より、前記したように、表面汚染及びサイコンピティシ
ョンによる堆積膜の厚さの均一性が低下するだけでな
く、堆積速度も低下する。従って、好ましくは、良好な
堆積速度及び均一性を維持するために、ウェーハ表面を
さらす時にTBPを完全に分解させる。
次に第３図及び第４図を参照として、ドーパント源の
不完全分解の問題を処理する、本発明に従ったバッチLP
CVD反応炉50の実施例を略示する。反応炉50は、従来のL
PCVD反応炉と同様に、壁52により画定され３ゾーン炉54
により包囲されたチャンバ51を有している。チャンバ51
の一端は扉56により閉成され、それを通ってウェーハ62
のボート60が反応炉50内の支持体58上へロードされる。
扉56の反対側には、従来のLPCVD反応炉のような、（図
示せぬ）ポンプによりチャンバを排気するオリフィスが
設けられている。
本発明の実施例に従った反応炉50において、シラン源
64及び（本例ではTBPを供給する）ドーパント源66が、
それぞれ、流量コントローラ（MFC）68,70を介してそれ
ぞれのガスを供給する。シランに対するMFC68の出力は
反応炉50のチャンバ内の注入管72に接続されている。注
入管72にはチャンバ51内に均一なシラン流を供給するた
めの注入オリフィス73がその長さ方向に沿って設けられ
ている。第２のMFC69がシラン源64に接続されており、
扉56を通る注入管76中へシラン流の供給する。複数のMC
F68,69により注入管72,76を通るシラン流を独立に制御
して、反応炉50に対する均一な堆積を良好に制御するこ
とができる。さらに、ウェーハ62を載置したボート60の
位置は堆積の均一性を最適化するように選定することが
できる。本発明のこの実施例に従って、注入管72に分布
されたオリフィス73によりシランが一層均一にチャンバ
51内へ導入されるだけでなく、MCF68,69による流量制御
及びボート60の位置により堆積反応が制御可能となる。
これらの利点によりウェーハ間隔62を短縮し、堆積工程
のスループットを改善することができる。
さらに、TBP源66のMFC70は注入管74に接続された出力
口を有している。注入管74は明確にするために第３図で
は注入管72の下に配置されており、第４図に示すよう
に、好ましくは注入管72,74は支持体58の下にウェーハ6
2からほぼ同じ距離に配置されている。３ゾーン炉54の
監視及び制御を行うための熱電対75がチャンバ51内に設
けられている。再び第３図を参照として、注入管74はチ
ャンバ51の長さ方向に沿っており、その注入用オリフィ
スはチャンバ51の端のドア付近に位置し、ポンプ口から
離れており、ドーパントが導入される部分の近くにあ
る。前記したように、低温で堆積が好ましく行われるた
めシランに対するドーパント濃度を低下させることがで
きる。
従って、注入管74を通るTBP流は比較的低く、例えば1
sccm程度とすることができる。チャンバ51内へのシラン
流は本実施例では比較的高く、例えば250sccm程度であ
る。この高いシラン流により堆積中に比較的低いTBP対
シラン比率が得られ、それによりTBP流量を制御可能範
囲としながら、前記したように堆積の均一性を改善する
ことができる。
本発明の実施例に従った注入管74を使用することによ
り、ドーパントをシランガスと混合させた後にチャンバ
内へ導入する、従来のLPCVD反応炉よりも利点が得られ
る。注入管74の長さにわたるTBPの低流量により、TBPが
注入管74内に在留する時間が極めて長くなり、本例では
注入管74中をTBPが遷移する時間は４秒程度となる。こ
れにより、TBPはチャンバ内へ導入される前に堆積温度
まで完全に加熱され、その成分がウェーハ62表面に到達
する時間までにTBPを実質的に完全に分解することがで
きる。前記したように、チャンバ51内へ導入する前にTB
Pを完全分解することによりウェーハ62上への非揮発性
成分の局部堆積は最少限とされる。従って、第１表に示
すように、イン−サイチュシリコン堆積の均一性が改善
される。
この場合TBPである、ドーパントソースガスを加熱し
てから反応炉50へ入れることもできる。反応炉50に入れ
る前に加熱する場合には、好ましくはドーパントガスは
MFC70に到達する前に加熱され、それはそこにおけるガ
ス圧が高くMCF70の後で反応炉50に到達する前に加熱す
るよりも効率的に加熱されるためである。
前記した方法により、リンをドープしたシリコン膜22
が第1b図に示すようにウェーハ表面上に堆積される。本
実施例に従った堆積温度は比較的低いため（例えば600
℃以下、好ましくは560℃）、シリコン膜22は実質的に
アモルファス状態となる。特にフィーチュアサイズが１
ミクロン以下である応用において、アモルファスシリコ
ンのパターニング及びエッチングは、パターン化及びエ
ッチングされた膜の縁が一層急峻に画定されるため、多
結晶シリコンのパターニング及びエッチングよりも改善
されることが判った。本実施例に従って、ドープトシリ
コン膜22をアニールする前に従来のホトリソグラフィ及
びシリコンエッチングを実施して第1c図の構造が得られ
た。第1c図の例において、ドープトシリコン膜22はフィ
ールド酸化物22上を延在してもう一つの拡散領域とコン
タクトするか、もしくは従来の絶縁層の堆積及びコンタ
クト形成後に重畳金属化層とコンタクトする、ケイ化物
膜18を介した拡散領域16との埋込コンタクトとして作用
する。
ドープトシリコン膜22のパターニング及びエッチング
の後で、好ましくはその中のドーパントを活性化させる
ためにアニールが実施される。過剰なケイ化物反応もし
くはその中のドーパントの付加拡散により、拡散領域16
の接合に逆影響を及ぼさないようなアニールに適したさ
まざまなアニール条件がある。このようなアニールの例
として、およそ700℃〜800℃の温度における60分炉アニ
ール、もしくは900℃の温度における30分炉アニールが
含まれる。また、アニールはピークRTA機等の急速熱ア
ニール装置により、800℃〜900℃において５分間、もし
くは1000℃において１分間行うことができる。堆積され
たシリコン膜を独立してアニールする必要はなく、それ
は（予め実施していなくても）ソース／ドレーンに対し
て打ち込まれたドーパントの活性化及び拡散のためのア
ニールとしてこのような工程が進行し、PSGもしくはBPS
G等の重畳絶縁膜の濃密化は本発明の本実施例に従って
形成されるイン−サイチュドープト堆積シリコン膜内の
ドーパントを活性化させるのに充分なためであることを
お判り願いたい。従って、シリコン膜22のアニールは従
来のPOCl3ドープト膜よりも低温且つ短時間で行った
り、独立したアニールステップを要することなく行うこ
とができる（シリコン膜22のアニールは後の高温ステッ
プと同時に生じる）。従って、低温堆積だけでなく膜の
低温（もしくは組合せ）アニールの利用により、本発明
のこの実施例に従った堆積法により全体製造工程に対す
る熱“予算”が節減される。
前記方法に従って第３図及び第４図の装置により実施
した、560℃におけるイン−サイチュドープトシリコン
膜の比抵抗のさまざまなアニール条件の結果を、堆積中
のシランに対するTBPの異なる濃度比率に対して第２表
に示す。
第２表から判るように、0.003の低いTBP対シラン比率
を使用すれば適切な比抵抗値を得ることができる。第１
表に示すように、堆積膜厚の均一性は低下するが、TBP
対シラン比率を高くすれば低い比抵抗値が得られる。堆
積されたシリコン膜中のイン−サイチュドーパントが活
性化される他に、アニールによりシリコン膜は（堆積さ
れたままの）アモルファスからの多結晶へ変化すること
をお判り願いたい。
次に第5a図を参照として、本発明のイン−サイチュド
ープトシリコンを有利に利用できる第２の構造について
詳細に説明する。この構造は、前記米国特許第4,830,97
8号に詳細に記載されている。この構造は、メモリセル
の蓄積キャパシタ及びパストランジスタが基板にエッチ
ングされたトレンチ内に形成されている、ダイナミック
ランダムアクセスメモリ（dRAM）のメモリセルである。
本実施例において、基板220はｐ＋型単結晶シリコンで
あり、その中にシリコン二酸化物226及びシリコン窒化
物228をハードマスク材として使用してトレンチがエッ
チングされている。トレンチの側面に沿って、シリコン
二酸化物230A,230Bが熱酸化により形成される。領域222
はその中にパストランジスタが形成されるｐ型領域であ
り、好ましくはトレンチをエッチングする前に基板220
上にエピタキシにより形成される。
次に第5b図を参照として、シリコン層232がトレンチ
内に堆積される。好ましくは、シリコン層232は前記方
法により形成され、TBPのような液体蒸気ドーパント源
を使用した堆積によりイン−サイチュドープされる。前
記したように、この方法は第5b図に示すようなトレンチ
dRAMセルの応用に特に有用であり、それはシリコン層23
2の連続形成にとって堆積膜232の厚さの均一性と共形性
は極めて重要であるためである。また、16Mbit dRAM等
の高密度dRAMに対するトレンチ深さは10ミクロンを越す
ことがあり、頂部における幅は0.8ミクロン程度となる
ことをお判り願いたい。
このようなアスペクト比の高いトレンチにとって、堆
積膜の共形性と均一性は特に重要であり、それは非共形
性の堆積によりトレンチをシリコンで充填する前に堆積
されたシリコン膜がトレンチ頂部をシールしてしまうこ
とがあるためである。これが生じると、シリコン膜232
及びトレンチ内にシームやボイドが存在することにな
る。この応用に対して、シリコン窒化物233及びホトレ
ジスト235のマスキング層を施す前に、第5c図に示すよ
うに、シリコン膜232は最初に領域222の頂部レベルまで
エッチバックされる。シリコンプラグ234A,234Bはデバ
イスのトレンチ内にとどまる。
トレンチ内のシリコン層232内にボンドが存在する場
合には、第5c図に示すようにこの最初のエッチバック後
にシリコンプラグ234A,234Bは比較的平坦な頂部を有せ
ず、第６図に示すようなＶ型溝を有し、このような溝は
トレンチのかなり内部まで延在する。このdRAMセル製造
法の説明の残部から明白であるように、特に16 Mbit d
RAMデバイス等の高密度デバイスの場合に、シリコンプ
ラグ234内にこのような溝が存在するとdRAMセルを高信
頼度で形成するのに重大問題が生じる。前記方法に従っ
てシリコン膜232を堆積させるとトレンチプラグのボイ
ドは最少限となり、それによりトレンチ内のシリコン層
232のエッチバックにより第5c図に示すような均一な上
面を得られることが判った。
窒化物233及びホトレジスト235のマスクを施した後、
異方性シリコンエッチングによりおよそ1.0〜1.5ミクロ
ンの深さまでトレンチ内にシリコンプラグ234A,234Bが
エッチバックされ、第5d図の構造となる。このエッチバ
ックステップに続いて、堆積、（窒化物層233を酸化マ
スクとした）熱酸化、もしくはその両方により、第5e図
に示すように238A,238B,239が形成される。さらに、シ
リコン二酸化物層239を打込用マスクとしてn+領域224A,
224Bのイオン打込みが行われ、それに続いてアニールを
行ってそのドーパントを活性化させ、それによりシリコ
ンプラグ234A,234B内のドーパントも活性化される。次
に第5f図に示すように、プラグ234が再びエッチバック
され、そこのトレンチの露呈された側からシリコン二酸
化物230A,230Bが除去される。前記したケースと同様
に、シリコン層232の非共形堆積はこのエッチバックの
結果に逆効果を及ぼし、前記方法に従ったシリコン層23
2の堆積によりこの段階において良好なエッチバック結
果が得られることも判った。
次に、やはり前記方法に従って、シリコンの第２の堆
積が行われ、第5g図に示すように、トレンチの露呈部と
接触するおよそ20nm厚のシリコン層246ガ構造上に形成
される。次に、シリコン層246の異方性エッチングが行
われ、第5h図に示すように、シリコン二酸化物層230A,2
30Bが除去されている“ノツチ”内の部分250A,250Bを除
いて層全体が除去される。この構造のアニールにより、
終局的なパストランジスタのソース／ドレインとして作
用し、部分250A,250Bを介してポリシリコンプラグ234A,
234Bに接続されている、ｐ型領域222とｐ＋基板222間の
境界へ部分250A,250Bからドーパントが拡散される。
第5h図の構造の熱酸化によりプラグ234A,234Bの頂部
だけでなくトレンチの側面も絶縁することによりメモリ
セルが完成する。ｎ＋領域224A,224B及びポリシリコン
プラグ234A,234Bの選択的酸化により、酸化物層248A,24
8Bはそこにおいてｐ領域222における厚さよりも厚くな
る。熱酸化に続いて、もう一つのドープトシリコン層25
4が構造上に堆積され、前記方法に従った堆積法により
イン−サイチュドープされる。アニールを行う前に、層
254をパターン化及びエッチングして各行の別々のワー
ド線が形成され、前記したようにアニールは好ましくは
パターニング及びエッチングの後に行ってドーパントを
活性化させシリコン層254を（堆積したままの）アモル
ファス状態から多結晶へと変化させる。従って、シリコ
ン層254は垂直パストランジスタのゲートとして作用
し、ｎ＋領域224は一方のソース／ドレーンとして作用
し領域251は他方のソース／ドレーンとして作用し、
（第5i図の各セルに対して）プラグ234への接続がなさ
れる。
前の堆積の場合と同様に、堆積膜の堆積の均一性及び
共形性が改善されるため第5i図に示す各トレンチdRAMセ
ルのパスゲート部の信頼度の高い有効な充填が行われ
る。さらに、560℃、250mTorrの処理条件において0.003
のTBP対シラン比率によりシリコン層232を堆積すること
により1.0mΩ−cm以下の比抵抗と97％のステップカバリ
ッジ（トレンチ側面と頂面の厚さの比）を有するプラグ
234Aが得られる。dRAM蓄積プレートの目的で、1.0mΩ−
cmの比抵抗により、本応用において、90％のCmin/Cmax
比が得られる。前記工程に従って構成される構造はゲー
トの完全誘電性が劣化せず基板220内には応力による欠
陥が存在しないことが判った。
前記方法を完了した後、第1c図及び第5i図の構造の素
子との接続を行うために、完全な集積回路を形成するよ
うに、公知の絶縁層及び金属相互接続層が施される。次
に個別の回路がウェーハ部分から分離され、公知のワイ
ヤボンディング、直接バンプ接続等により外部接続がな
される。次に、個別回路をデュアルインラインパッケー
ジ、チップキャリアもしくは他種のパッケージにパッケ
ージすることができる。このようなパッケージの例は、
テキサスインスツルメンツ社が譲り受け参照としてここ
に組み入れた、1985年１月22日付米国特許第4,495,376
号に記載されている。
前記したように、本発明により、良好な堆積速度で堆
積され、厚さの均一性が改善された、高導電率シリコン
膜が提供される。さらに、堆積膜の共形性によりアスペ
クト比の高いトレンチ内にポリシリコンプラグを形成す
るような困難な応用に使用することができ、ボイドやシ
ームの形が低減されるため良好なエッチバック特性が得
られる。本発明はまた、接合深さが浅くケイ化物クラッ
ド接合を有するようなモダンな製造工程とコンパチブル
なシリコン膜堆積法が提供され、後の堆積を本方法に従
って行うことができる。
実施例を参照として本発明を詳細に説明してきたが、
本発明は例にすぎず、限定的意味合いを有するものでは
ない。さらに、同業者であれば本明細書を参照すれば、
本発明の実施例の詳細をさまざまに変更したり、本発明
の別の実施例を作ることができると思われる。このよう
な変更や別の実施例は特許請求の範囲に記載された本発
明の精神及び真の範囲内に含まれるものとする。
以上の説明に関して更に以下の項を開示する。
（１） 表面上にシリコン膜を堆積させる方法におい
て、該方法は、 前記表面を反応炉内に配置し、 前記表面を加熱し、 前記表面上にシリコンがアモルファス状に堆積される
ように前記反応炉内ヘシランを導入し、 前記アモルファスシリコンがドーパントでドープされ
るように、液体蒸気ドーパント源から前記反応炉内へド
ーパントを導入する、 ことからなる、シリコン膜堆積法。
（２） 第（１）項記載の方法において、前記ドーパン
トはリンであり前記液体蒸気ドーパント源は第三級ブチ
ルホスフィンである、シリコン膜堆積法。
（３） 第（１）項記載の方法において、前記ドーパン
トはリンである、シリコン膜堆積法。
（４） 第（３）項記載の方法において、前記液体蒸気
ドーパント源は有機リン化合物からなる、シリコン膜堆
積法。
（５） 第（１）項記載の方法において、前記加熱ステ
ップでは前記基板を550℃よりも高温に加熱する、シリ
コン膜堆積法。
（６） 第（１）項記載の方法において、さらに、前記
ドーパントを前記反応炉内へ導入するステップの前に前
記液体蒸気ドーパント源からのガスを加熱するステップ
を有する、シリコン膜堆積法。
（７） 第（６）項記載の方法において、前記液体蒸気
ドーパント源からのガスを加熱する前記ステップは、前
記ガスが反応炉内の管から出る前に加熱されるような流
量で、前記管内に前記ガスを導入することからなる、シ
リコン膜堆積法。
（８） 第（７）項記載の方法において、前記ガスは第
三級ブチルホスフィンガスである、シリコン膜堆積法。
（９） 第（10）項記載の方法において、前記ガス加熱
ステップは前記第三級ブチルホスフィンガスを550℃よ
りも高い温度まで加熱する、シリコン膜堆積法。
（10） 第（１）項記載の方法において、さらに、アモ
ルファル状である前記シリコン層の選定部を除去する、
ことからなる、シリコン膜堆積法。
（11） 第（10）項記載の方法において、さらに、前記
シリコン層をアニールすることからなる、シリコン膜堆
積法。
（12） 第（１）項記載の方法において、さらに、前記
シリコン層をアニールすることからなる、シリコン膜堆
積法。
（13） 第（１）項記載の方法において、さらに、反応
炉内で前記表面の堆積を行う前記ステップの前で、前記
表面内にトレンチをエッチングして前記トレンチ内に前
記シリコン層を堆積させることからなる、シリコン膜堆
積法。
（14） 第（１）項記載の方法において、前記ドーパン
トはヒ素である、シリコン膜堆積法。
（15） 第（14）項記載の方法において、前記液体蒸気
ドーパント源は有機ヒ素化合物からなる、シリコン膜堆
積法。
（16） 第（１）項記載の方法において、前記反応炉内
におけるシランに対するドーパントの比率は１％以下で
ある、シリコン膜堆積法。
（17） 第（16）項記載の方法において、前記反応炉内
におけるシランに対するドーパントの比率は0.5％以下
である、シリコン膜堆積法。
（18） 第（17）項記載の方法において、前記加熱ステ
ップでは前記表面を550℃以上600℃以下の温度まで加熱
する、シリコン膜堆積法。
（19） 基板上にシリコン膜を堆積させる方法におい
て、該方法は、 反応炉内に前記表面を配置し、 前記反応炉を600℃以下の温度まで加熱し、 前記表面上にシリコンが堆積されるように前記反応炉
内へシランを導入し、 前記シリコンがドーパントでドープされるように、液
体蒸気ドーパント源から前記反応炉内へドーパントを導
入する、 ことからなる、シリコン膜堆積法。
（20） 第（19）項記載の方法において、前記ドーパン
トはリンである、シリコン膜堆積法。
（21） 第（20）項記載の方法において、前記液体蒸気
ドーパント源はリン三塩化物、第三級ブチルホスフィ
ン、イソブチルホスフィン、トリメチルリン酸塩及びテ
トラメチルリン酸塩からなる群の一つである、シリコン
膜堆積法。
（22） 第（19）項記載の方法において、前記加熱ステ
ップでは前記反応炉が前記ドーパントガスが実質的に完
全に分解する温度以上に加熱される、シリコン膜堆積
法。
（23） 第（19）項記載の方法において、前記反応炉内
におけるシランに対するドーパントの比率は１％以下で
ある、シリコン膜堆積法。
（24） シリコン膜堆積装置において、該装置は、チャ
ンバと、 前記チャンバを加熱する炉と、 前記チャンバ内でウェーハを支持する前記チャンバ内
の支持体と、 前記チャンバ内へシランを注入する第１の注入管であ
って、前記第２の注入管は前記注入管が前記チャンバへ
入る点からある距離だけ離れた開口を有し、前記ドーパ
ントガスは前記第２の注入管内の前記開口から出る前に
チャンバの温度まで加熱されるような前記注入管とを具
備する、シリコン膜堆積装置。
（25） イン−サイチュドープトシリコン膜の堆積法及
び装置が開示される。好ましくはシランガスの分解温度
よりも僅かに高い堆積中のチャンバ温度でLPCVD反応炉5
0内で堆積を行うことができる。好ましいドーパント源6
6は第三級ブチルホスフィンであり、それはこのドーパ
ント源を使用したイン−サイチュドープトシリコンの堆
積速度はホスフィンをドーパント源として使用するもの
よりも遙かに高いためであり、それにより適切な速度で
低温堆積を行うことができる。およそ560℃の温度にお
いてリンは高温で堆積される膜よりも良好に堆積膜中へ
取り込まれ、それによりチャンバ51内でのシラン64に対
するドーパントガスの比率を低めることができ、低ドー
パント比率により堆積厚の均一性が改善される。好まし
くは、LPCVD反応炉はその内に注入管74を有しそれは反
応炉をその開口部の前まである距離だけ延在していて、
その中を第三級ブチルホスフィンが通過する。これによ
り、第三級ブチルホスフィンは、チャンバ51内に導入さ
れる前に、完全に加熱され、従って完全に分解される。
このようなドーパントソースガスの完全分解により堆積
膜の厚さの均一性がさらに改善される。
【図面の簡単な説明】
第1a図から第1c図までは本発明に従った処理ステップの
結果を示す、部分的に製造されたウェーハの断面図、第
２図はドーパント源を変えた場合の堆積速度対温度のグ
ラフを示す図、第３図及び第４図は本発明に従ったCVD
反応炉の略断面図、第5a図から第5i図までは本発明の方
法を使用してDRAMセルを製造する部分的に製造されたウ
ェーハの断面図、第６図は従来技術の堆積法の問題点を
示す、第5c図の部分的に製造されたウェーハの断面図で
ある。 参照符号の説明 4,220……単結晶シリコン基板 10……フィールド酸化物領域 12……ゲート誘電体 14……ポリシリコンゲート電極 16,224A,224B,251……ｎ＋ソース／ドレーン領域 18……ケイ化物膜 20……側壁フィラメント 22,232,246,254……シリコン膜 50……LPCVD反応炉 51……チャンバ 52……壁 54,56……扉 58……支持体 60……ボート 62……ウェーハ 64……シラン源 66……ドーパント源 68,69,70……流量コントローラ 72,74……注入管 222……ｐ型領域 226,230A,230B,239,248A,248B……シリコン二酸化物 228,233……シリコン窒化物 234A,234B……シリコンプラグ 235……ホトレジスト
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/205 H01L 21/28 - 21/288 H01L 21/31 H01L 21/365 H01L 21/44 - 21/445 H01L 21/469 H01L 21/86

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】表面上にシリコン膜を堆積させる方法にお
    いて、該方法は、 前記表面を反応炉内に配置し、 前記表面を550℃よりも高温に加熱し、 前記表面上にシリコンがアモルファス状に堆積されるよ
    うに前記反応炉内ヘシランを導入し、 前記アモルファスシリコンがドーパントでドープされる
    ように、第三級ブチルホスフィンガスを用いて液体蒸気
    ドーパント源から前記反応炉内へドーパントを導入す
    る、 ことからなる、シリコン膜堆積法。
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