JPS62189730A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62189730A JPS62189730A JP3223686A JP3223686A JPS62189730A JP S62189730 A JPS62189730 A JP S62189730A JP 3223686 A JP3223686 A JP 3223686A JP 3223686 A JP3223686 A JP 3223686A JP S62189730 A JPS62189730 A JP S62189730A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
C発明の目的]
(産業上の利用分野)
本発明は、半導体装置の製造方法に係わり、特に溝部の
側壁部分に対する不純物ドーピング方法の改良をはかっ
た半導体装置の製造方法に関する。
側壁部分に対する不純物ドーピング方法の改良をはかっ
た半導体装置の製造方法に関する。
(従来の技1!g)
近年、半導体集積回路装置は益々微細化、高集積化が進
められており、高速化を目指すVLSIでは個々の素子
面積を縮小するため、シリコン塞板上の水平方向の距離
に対して大ぎな垂直段差を持つ溝部を有するものが増え
ている。特に、ダイナミックメモリ(d RA M )
等では、小さい素子占有面積で十分なキャパシタ容量を
得るために、シリコン基板の表面にアスペクト比(溝の
幅に対する深さの比)の大きな溝を掘り、この溝部内に
キャパシタ(トレンチキャパシタ)を形成する技術が開
発されている。
められており、高速化を目指すVLSIでは個々の素子
面積を縮小するため、シリコン塞板上の水平方向の距離
に対して大ぎな垂直段差を持つ溝部を有するものが増え
ている。特に、ダイナミックメモリ(d RA M )
等では、小さい素子占有面積で十分なキャパシタ容量を
得るために、シリコン基板の表面にアスペクト比(溝の
幅に対する深さの比)の大きな溝を掘り、この溝部内に
キャパシタ(トレンチキャパシタ)を形成する技術が開
発されている。
第4図は従来のトレンチキャパシタの概略構造を示す断
面図である。シリコン基板41の表面にアスペクト比の
大きな溝部43が設けられ、基板41の表面にゲート酸
化fia47を介してゲート電極48が形成されている
。この構造では、基板41とゲート1を極48との間に
キャパシタが形成されることになり、溝部43が無い場
合に比してキャパシタ容量が数倍も大きくなる。つまり
、小さい面積であってもキャパシタ容aを十分大きくす
ることができ、高集積化に極めて有効である。
面図である。シリコン基板41の表面にアスペクト比の
大きな溝部43が設けられ、基板41の表面にゲート酸
化fia47を介してゲート電極48が形成されている
。この構造では、基板41とゲート1を極48との間に
キャパシタが形成されることになり、溝部43が無い場
合に比してキャパシタ容量が数倍も大きくなる。つまり
、小さい面積であってもキャパシタ容aを十分大きくす
ることができ、高集積化に極めて有効である。
ところで、上記第4図の構造では、キャパシタ電極間に
電圧を印加すると、基板41側に深い位置まで空乏層4
9が生じ、これによりキャパシタ吉凶の減少を招くと云
う問題がある。例えば、dRAMのストレージギャパシ
タでは、動作電圧が正負の両側にit)かる場合、蓄積
電有機が大幅に減少し動作マージンが無くなる虞れがあ
る。そこで最近、上記空乏1149が広がるのを防止す
るために、基板41の表面層にイオン注入等により不純
物拡散層を形成する方法が提案されている。この方法で
は、拡散層の存在により基板表面の空乏層の広がりが抑
えられるので、上記したキャパシタ8最の減少を未然に
防止できることになる。
電圧を印加すると、基板41側に深い位置まで空乏層4
9が生じ、これによりキャパシタ吉凶の減少を招くと云
う問題がある。例えば、dRAMのストレージギャパシ
タでは、動作電圧が正負の両側にit)かる場合、蓄積
電有機が大幅に減少し動作マージンが無くなる虞れがあ
る。そこで最近、上記空乏1149が広がるのを防止す
るために、基板41の表面層にイオン注入等により不純
物拡散層を形成する方法が提案されている。この方法で
は、拡散層の存在により基板表面の空乏層の広がりが抑
えられるので、上記したキャパシタ8最の減少を未然に
防止できることになる。
(発明が解決しようとする問題点)
しかしながら、この種の方法にあっては次のような問題
があった。即ち、シリコン基板の溝部の側壁領域に不純
物をドーピングする場合、現在不純物濃度を精度良く制
御できるために広く用いられているイオン注入法を用い
ると、不純物イオンの注入方向が一定のため、第5図(
a)に示す如く溝部の側W領域で注入方向に対して影と
なる部分ができ、一部不純物が注入されていない領域が
生じる。この問題は、例えばイオンの注入方向を第5図
(b)に示す如くシリコン基板面に対して斜めに傾けた
り、更に同図(C)に示す如くシリコン基板を回転させ
たりすることである程度改善できるが、側壁部分で十分
に不純物が均一にドーピングされたとは言えない。また
、高集積化により素子の微細化、211部の高アスペク
ト化が進むことを考えると、イオン注入法により高アス
ペクト比の溝部の1llIl壁部分に不純物を均一にド
ーピングすることは困難であった。
があった。即ち、シリコン基板の溝部の側壁領域に不純
物をドーピングする場合、現在不純物濃度を精度良く制
御できるために広く用いられているイオン注入法を用い
ると、不純物イオンの注入方向が一定のため、第5図(
a)に示す如く溝部の側W領域で注入方向に対して影と
なる部分ができ、一部不純物が注入されていない領域が
生じる。この問題は、例えばイオンの注入方向を第5図
(b)に示す如くシリコン基板面に対して斜めに傾けた
り、更に同図(C)に示す如くシリコン基板を回転させ
たりすることである程度改善できるが、側壁部分で十分
に不純物が均一にドーピングされたとは言えない。また
、高集積化により素子の微細化、211部の高アスペク
ト化が進むことを考えると、イオン注入法により高アス
ペクト比の溝部の1llIl壁部分に不純物を均一にド
ーピングすることは困難であった。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、シリコン基板上にある高アスペクト比
の溝部の側壁部分にも、平坦部と同様に不純物を均一に
ドーピングすることができ、素子の高集積化及び高速化
に寄与し得る半導体装置の製造方法を提供することにあ
る。
とするところは、シリコン基板上にある高アスペクト比
の溝部の側壁部分にも、平坦部と同様に不純物を均一に
ドーピングすることができ、素子の高集積化及び高速化
に寄与し得る半導体装置の製造方法を提供することにあ
る。
[発明の構成]
(問題点を解決するための手段)
本発明の骨子は、イオン注入法の代りに、不純物を含む
シリコン酸化膜からの拡散により不純物のドーピングを
行うことにある。
シリコン酸化膜からの拡散により不純物のドーピングを
行うことにある。
即ち本発明は、半導体装置の製造方法において、シリコ
ン基板の表面を選択的にエツチングして凹形状の溝部を
形成したのち、上記シリコン基板の表面に不純物を含む
シリコン酸化膜を減圧化学気相成長法により堆積し、次
いで高温熱処理を施すことにより上記不純物を含/υだ
シリコン酸化膜から前記溝部の側壁を含めた前記シリコ
ン基板の表面層に不純物を拡散させ、しかるのち前記シ
リコン酸化膜を除去するようにした方法である。
ン基板の表面を選択的にエツチングして凹形状の溝部を
形成したのち、上記シリコン基板の表面に不純物を含む
シリコン酸化膜を減圧化学気相成長法により堆積し、次
いで高温熱処理を施すことにより上記不純物を含/υだ
シリコン酸化膜から前記溝部の側壁を含めた前記シリコ
ン基板の表面層に不純物を拡散させ、しかるのち前記シ
リコン酸化膜を除去するようにした方法である。
(作用)
上記の方法によれば、溝部を含むシリコン基板の表面に
は不純物を含むシリコン酸化膜がステップカバーレッジ
良く堆積されることになり、高温熱処理によりシリコン
酸化膜からの不純物の拡散がシリコン基板側に均一に進
むことになる。そしてこの場合、シリコン基板の表面と
同様に溝部の側壁部分にもシリコン酸化膜が堆積されて
いるので、溝部の0111壁部分にも不純物を均一に拡
散させることが可能となる。
は不純物を含むシリコン酸化膜がステップカバーレッジ
良く堆積されることになり、高温熱処理によりシリコン
酸化膜からの不純物の拡散がシリコン基板側に均一に進
むことになる。そしてこの場合、シリコン基板の表面と
同様に溝部の側壁部分にもシリコン酸化膜が堆積されて
いるので、溝部の0111壁部分にも不純物を均一に拡
散させることが可能となる。
(実施例)
以下、本発明の詳細を図示の実施例によって説明する。
第1図(a)〜(d)は本発明の一実論例方法に係わる
トレンチキャパシタ製造工程を示す断面図である。まず
、第1図<a>に示す如く比抵抗10[Ω圀]1面方位
(100)のP型シリコン基!反11上に熱酸化11!
J12を形成し、この熱波化g!12をバターニングし
てシリコン基板11に溝を掘る領域のみ熱岐化摸12を
取除いた。続いて、熱酸化膜12をマスクとしてシリコ
ン基板11を、例えばCBrF3ガスを用いてリアクテ
ィブ・イオン・エツチング(RIE)法で選択エツチン
グし、開口部1[μm3、深さ3[μ肌コの溝部13を
形成した。
トレンチキャパシタ製造工程を示す断面図である。まず
、第1図<a>に示す如く比抵抗10[Ω圀]1面方位
(100)のP型シリコン基!反11上に熱酸化11!
J12を形成し、この熱波化g!12をバターニングし
てシリコン基板11に溝を掘る領域のみ熱岐化摸12を
取除いた。続いて、熱酸化膜12をマスクとしてシリコ
ン基板11を、例えばCBrF3ガスを用いてリアクテ
ィブ・イオン・エツチング(RIE)法で選択エツチン
グし、開口部1[μm3、深さ3[μ肌コの溝部13を
形成した。
次いで、弗化アンモニウム溶液等を用いて熱酸化112
を除去した後、第1図<b>に示す如くシリコン!1s
Ifi11上に減圧気相成長法(LPGVD)法により
、N型不純物を含有したS i 02 g!14及び不
純物を含有していない51021m15を順次堆積形成
した。
を除去した後、第1図<b>に示す如くシリコン!1s
Ifi11上に減圧気相成長法(LPGVD)法により
、N型不純物を含有したS i 02 g!14及び不
純物を含有していない51021m15を順次堆積形成
した。
ここで、上記LPGVD法によるSiO2膜14.15
の堆積には次のような方法を採った。
の堆積には次のような方法を採った。
即ち、シリコンのアルコラードと砒素のアルコラ−1−
1−例としてテトラエトキシシラン(S i (OC
2H5)4 )とトリエトキシアルシ> (As (O
C2Hs ) 3) (D7A気’E:、2oO〜50
0 E mat torr)の圧力の不活性雰囲気に導
入して、650〜800 [℃]の温度に加熱すること
により、S i (OC2H5)4及びAs (OC2
Hs )3 がS i 02 、!:AS+ 04とに
熱分解し、分解生成物であるS i 02がシリコン基
板11上に堆積すると同時に、AS406が堆積した5
102膜に溶解し、Asドープの3i02膜14が形成
される。これに続き、AS (OC2Hs )3の蒸気
の供給を止めれば、S i (OC21−1s ) 4
のみの熱分解により△SドープS i 02膜14上に
アンドープSiO2膜15が形成される。これらの堆積
膜14.15は、減圧で且つ反応神速で堆積さ机るため
、反応種であるS i (OC2H5)4及び As (OC2H5)3ガス分子は平均自由工程が長く
、しかも過剰に存在するためアスペクト比の大きな溝部
に対しても良好なステップカバーレッジを持つ。
1−例としてテトラエトキシシラン(S i (OC
2H5)4 )とトリエトキシアルシ> (As (O
C2Hs ) 3) (D7A気’E:、2oO〜50
0 E mat torr)の圧力の不活性雰囲気に導
入して、650〜800 [℃]の温度に加熱すること
により、S i (OC2H5)4及びAs (OC2
Hs )3 がS i 02 、!:AS+ 04とに
熱分解し、分解生成物であるS i 02がシリコン基
板11上に堆積すると同時に、AS406が堆積した5
102膜に溶解し、Asドープの3i02膜14が形成
される。これに続き、AS (OC2Hs )3の蒸気
の供給を止めれば、S i (OC21−1s ) 4
のみの熱分解により△SドープS i 02膜14上に
アンドープSiO2膜15が形成される。これらの堆積
膜14.15は、減圧で且つ反応神速で堆積さ机るため
、反応種であるS i (OC2H5)4及び As (OC2H5)3ガス分子は平均自由工程が長く
、しかも過剰に存在するためアスペクト比の大きな溝部
に対しても良好なステップカバーレッジを持つ。
次イテ、7ントー7S i 02 膜15/’As t
’ −ブ3i02膜14/シリコン爆板11の積層構造
を、通常の拡散炉で高温に加熱することにより、第1図
(c)に示す如<ASドープ5i02膜14中に含まれ
る砒素をシリコン基板11中に拡散して、N型拡散11
16を形成した。なお、Asドープ3iOz膜14はシ
リコン基板11への砒素の拡散源として、アンドープ5
iOzllQ15は砒素の雰囲気への外方拡散を防ぐ障
壁として用いられる。
’ −ブ3i02膜14/シリコン爆板11の積層構造
を、通常の拡散炉で高温に加熱することにより、第1図
(c)に示す如<ASドープ5i02膜14中に含まれ
る砒素をシリコン基板11中に拡散して、N型拡散11
16を形成した。なお、Asドープ3iOz膜14はシ
リコン基板11への砒素の拡散源として、アンドープ5
iOzllQ15は砒素の雰囲気への外方拡散を防ぐ障
壁として用いられる。
ここで、上記拡散層16の形成に、例えばシリコン基板
11上に膜中砒素濃度 8×102[ca+”]のAS
ドープ5iO2ff!14を厚さ1000[人1、アン
ドープ5i02膜15を厚さ1000[人]堆積した積
層構造を窒素雰囲気中で1000 [’C]、1時間加
熱処理することにより、シリコン基板11表面領域に、
砒素表面濃度6X 10L9 Ccm’ ] 、接合深
さ0.15Eμm]のN型拡散層16が形成される。そ
してこの場&、砒素拡散源であるAsドープ5iOz膜
14がアスペクト比が大きな溝部13に対しても良好な
ステップカバーレッジを持つことと、Asドープ5iO
z膜14中の砒素1度がこの条件での形成反応において
はシリコン基板11上の溝部13の入口近くと奥とで殆
ど変化がないため、N型拡散層16はシリコン基板平坦
部と溝部13の側壁部分とで均質に形成される。
11上に膜中砒素濃度 8×102[ca+”]のAS
ドープ5iO2ff!14を厚さ1000[人1、アン
ドープ5i02膜15を厚さ1000[人]堆積した積
層構造を窒素雰囲気中で1000 [’C]、1時間加
熱処理することにより、シリコン基板11表面領域に、
砒素表面濃度6X 10L9 Ccm’ ] 、接合深
さ0.15Eμm]のN型拡散層16が形成される。そ
してこの場&、砒素拡散源であるAsドープ5iOz膜
14がアスペクト比が大きな溝部13に対しても良好な
ステップカバーレッジを持つことと、Asドープ5iO
z膜14中の砒素1度がこの条件での形成反応において
はシリコン基板11上の溝部13の入口近くと奥とで殆
ど変化がないため、N型拡散層16はシリコン基板平坦
部と溝部13の側壁部分とで均質に形成される。
次いで、不要となったAsドープ5iOz膜14及びア
ンドープ5iO2vA15を除去する。
ンドープ5iO2vA15を除去する。
これ以降は、第1図(d)に示す如く通常のMOSキャ
パシタ工程に従って、ゲート酸化膜17及びリンドープ
多結晶シリコン膜を順次形成し、写真蝕刻技術によって
多結晶シリコン膜をバターニングしてゲート電極18を
形成することによって、溝掘りキャパシタが完成するこ
とになる。
パシタ工程に従って、ゲート酸化膜17及びリンドープ
多結晶シリコン膜を順次形成し、写真蝕刻技術によって
多結晶シリコン膜をバターニングしてゲート電極18を
形成することによって、溝掘りキャパシタが完成するこ
とになる。
かくして形成された1−レンチキャパシタは、グー1〜
電に!18に正負いずれの電圧を印加しても。
電に!18に正負いずれの電圧を印加しても。
第2図に示す如くシリコン話1反11側に生じる空乏層
19は極めて浅いものであり、例えばゲート7riff
i18に−5[V]印加した場合でも8岳は殆ど減少し
なかった。これに対し、従来のトレンチキVパシタでは
、前記第4図に示したようにゲーj・電極48に正の電
圧、例えば5[v]を印加するとシリコン基板41側に
深い空乏層49が生じ、キャパシタ8山は激減していた
のである。つまり、本実施例のように拡散116を形成
することにより、空乏層19の広がりを極めて少なくで
き、キャパシタ容量の減少を未然に防止できることにな
る。ざらに、将来的に素子寸法は小さくなっていくため
、例えばd RA Mのストレージキャパシタとしては
、本実施例のように高濃度不純物層を有するトレンチキ
ャパシタは、蓄積電荷mが多く有利な構造である。
19は極めて浅いものであり、例えばゲート7riff
i18に−5[V]印加した場合でも8岳は殆ど減少し
なかった。これに対し、従来のトレンチキVパシタでは
、前記第4図に示したようにゲーj・電極48に正の電
圧、例えば5[v]を印加するとシリコン基板41側に
深い空乏層49が生じ、キャパシタ8山は激減していた
のである。つまり、本実施例のように拡散116を形成
することにより、空乏層19の広がりを極めて少なくで
き、キャパシタ容量の減少を未然に防止できることにな
る。ざらに、将来的に素子寸法は小さくなっていくため
、例えばd RA Mのストレージキャパシタとしては
、本実施例のように高濃度不純物層を有するトレンチキ
ャパシタは、蓄積電荷mが多く有利な構造である。
また、この実施例では不純物として拡散係数の小さい砒
素を用いているため、形成された不純物1i116の接
合深さを0.15 [μm]と浅く且つ制御性良く設定
することができ、隣接素子との電気的に絶縁分離される
距離が短く、集積度を上げるにも有効である。さらに、
SiO2膜14゜15の製造性としてLPCVD法を用
いているので、アスペクト比の大きな溝部13であって
もステップカバーレッジ良<SiO2膜14.15を1
ffaすることができ、これにより後続する拡散工程に
おける拡散を均一に行うことが可能となる。
素を用いているため、形成された不純物1i116の接
合深さを0.15 [μm]と浅く且つ制御性良く設定
することができ、隣接素子との電気的に絶縁分離される
距離が短く、集積度を上げるにも有効である。さらに、
SiO2膜14゜15の製造性としてLPCVD法を用
いているので、アスペクト比の大きな溝部13であって
もステップカバーレッジ良<SiO2膜14.15を1
ffaすることができ、これにより後続する拡散工程に
おける拡散を均一に行うことが可能となる。
なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記溝部の形状は垂直断面を有するも
のに限らず、テーパ角、逆テーパ角を持ったものでもよ
く、さらに第3図に示す如く双方を持つものであっても
よい。また、実浦例rハs i 02 mV)形成ニs
i (OC2H5)4 。
はない。例えば、前記溝部の形状は垂直断面を有するも
のに限らず、テーパ角、逆テーパ角を持ったものでもよ
く、さらに第3図に示す如く双方を持つものであっても
よい。また、実浦例rハs i 02 mV)形成ニs
i (OC2H5)4 。
S i (OC2H5)4及びAs (OC2H5)
3の熱分解反応を用いたが、エトキシ基の代りにメトキ
シ基、プロトキシ基のついた有機シラン、有機アルシン
の熱分解反応を用いてもよく、熱分解反応生成物として
SiO2とAS406が生じる材料であれば何を用いて
もよい。また、熱分解反応ではなく、シラン、アルシン
等の酸化反応を用いても、更に両反応を混合した形でS
i 02を形成してもよい。
3の熱分解反応を用いたが、エトキシ基の代りにメトキ
シ基、プロトキシ基のついた有機シラン、有機アルシン
の熱分解反応を用いてもよく、熱分解反応生成物として
SiO2とAS406が生じる材料であれば何を用いて
もよい。また、熱分解反応ではなく、シラン、アルシン
等の酸化反応を用いても、更に両反応を混合した形でS
i 02を形成してもよい。
また、前記実施例ではAS拡散層を形成するための高温
拡散工程として、窒X雰囲気中で1000[’C]、1
115間の熱処理を行ったが、雰囲気としては、不活性
ガスの他、酸化雰囲気中でl!化を行いながら拡散を行
ってもよい。さらに、拡散温度2時間も、砒素が所望の
伍だけシリコン基板中にASドープシリコンから拡散さ
れる条件ならば差支えない。また、通常の熱処理の他、
拡散工程としてレーザアニール、11子ビームアニール
、ランプアニール及びフラッシュアニール等を用いても
よい。また、拡散させる不純物としては砒素に限らず、
N型の不純物としてはリン、アンチモン、P型不純物と
してはボ0ン、アルミニウム、ガリウム等いずれを用い
てもよく、その場合は拡rriaとしての不純物を含む
S i 02膜をLPCVD法で形成することができれ
ば、何を使っても構わない。
拡散工程として、窒X雰囲気中で1000[’C]、1
115間の熱処理を行ったが、雰囲気としては、不活性
ガスの他、酸化雰囲気中でl!化を行いながら拡散を行
ってもよい。さらに、拡散温度2時間も、砒素が所望の
伍だけシリコン基板中にASドープシリコンから拡散さ
れる条件ならば差支えない。また、通常の熱処理の他、
拡散工程としてレーザアニール、11子ビームアニール
、ランプアニール及びフラッシュアニール等を用いても
よい。また、拡散させる不純物としては砒素に限らず、
N型の不純物としてはリン、アンチモン、P型不純物と
してはボ0ン、アルミニウム、ガリウム等いずれを用い
てもよく、その場合は拡rriaとしての不純物を含む
S i 02膜をLPCVD法で形成することができれ
ば、何を使っても構わない。
また、上記実yl1例においては、AsドープSiO2
膜上のキャップ膜がSiO2であったが、SiN等のA
sの外方拡散を防ぐものであればよい。さらに、外方拡
散を防ぐ必要がない場合には、アンドープのギャップ膜
は無くてもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変彩して実施することができる。
膜上のキャップ膜がSiO2であったが、SiN等のA
sの外方拡散を防ぐものであればよい。さらに、外方拡
散を防ぐ必要がない場合には、アンドープのギャップ膜
は無くてもよい。その他、本発明の要旨を逸脱しない範
囲で、種々変彩して実施することができる。
[発明の効果]
本発明によれば、LPCVD法により形成した不純物ド
ープのシリコン酸化膜からシリコン基板に不純物を拡散
させているので、高アスペクト比を持つ溝構造に対して
も平坦部と同じに均一に不純物をドーピングすることが
できる。このため、アスペクト比の大きな溝部を用いた
素子の応用範囲を拡大し、素子の高集積化及び高速化に
有効である。
ープのシリコン酸化膜からシリコン基板に不純物を拡散
させているので、高アスペクト比を持つ溝構造に対して
も平坦部と同じに均一に不純物をドーピングすることが
できる。このため、アスペクト比の大きな溝部を用いた
素子の応用範囲を拡大し、素子の高集積化及び高速化に
有効である。
第1図(a)〜(d)は本発明の一実施例方法に係わる
I・レンチキャパシタ製jΔ工程を示す断面図、第2図
は上記工程により作成されたギトパシタの作用を説明′
するための断面図、第3図は変形例を説明するための断
面図、第4図及び第5図はそれぞれは従来の問題点を説
明するためのもので第4図は空乏層の広がり状態を承り
断面口、第5図はイオン注入によるドーピング分布を示
ず模式11・・・シリコン基板、12・・・熱酸化膜、
13・・・iI N、14−As ト−7’S t 0
2 !ITA、15・・・アンドープ5102M!if
、16・・・N型拡散層、17・・・ゲート酸化膜、1
8・・・ゲート電極、19・・・空乏層。 出願人代理人 弁理士 鈴江武彦 第3図 第4図 (a) (b) (c)第5図
I・レンチキャパシタ製jΔ工程を示す断面図、第2図
は上記工程により作成されたギトパシタの作用を説明′
するための断面図、第3図は変形例を説明するための断
面図、第4図及び第5図はそれぞれは従来の問題点を説
明するためのもので第4図は空乏層の広がり状態を承り
断面口、第5図はイオン注入によるドーピング分布を示
ず模式11・・・シリコン基板、12・・・熱酸化膜、
13・・・iI N、14−As ト−7’S t 0
2 !ITA、15・・・アンドープ5102M!if
、16・・・N型拡散層、17・・・ゲート酸化膜、1
8・・・ゲート電極、19・・・空乏層。 出願人代理人 弁理士 鈴江武彦 第3図 第4図 (a) (b) (c)第5図
Claims (3)
- (1)シリコン基板の表面を選択的にエッチングして凹
形状の溝部を形成する工程と、次いで上記シリコン基板
の表面に不純物を含むシリコン酸化膜を減圧化学気相成
長法により堆積する工程と、高温熱処理を施すことによ
り上記不純物を含んだシリコン酸化膜から前記溝部の側
壁を含めた前記シリコン基板の表面層に不純物を拡散さ
せる工程と、次いで前記シリコン酸化膜を除去する工程
とを含むことを特徴とする半導体装置の製造方法。 - (2)前記シリコン酸化膜に含まれる不純物として、砒
素を用いたことを特徴とする特許請求の範囲第1項記載
の半導体装置の製造方法。 - (3)前記シリコン酸化膜を減圧化学気相成長法により
堆積する工程として、有機シランと有機アルシンとの熱
分解反応を同時に用いることを特徴とする特許請求の範
囲第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3223686A JPS62189730A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3223686A JPS62189730A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62189730A true JPS62189730A (ja) | 1987-08-19 |
Family
ID=12353346
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3223686A Pending JPS62189730A (ja) | 1986-02-17 | 1986-02-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62189730A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6474719A (en) * | 1987-09-17 | 1989-03-20 | Toshiba Corp | Manufacture of semiconductor device |
JPH01206620A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60128657A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
JPS60150624A (ja) * | 1983-08-31 | 1985-08-08 | モ−トン チオコ−ル インコ−ポレ−テツド | 半導体用低圧化学蒸着拡散ドパント源 |
-
1986
- 1986-02-17 JP JP3223686A patent/JPS62189730A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60150624A (ja) * | 1983-08-31 | 1985-08-08 | モ−トン チオコ−ル インコ−ポレ−テツド | 半導体用低圧化学蒸着拡散ドパント源 |
JPS60128657A (ja) * | 1983-12-15 | 1985-07-09 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6474719A (en) * | 1987-09-17 | 1989-03-20 | Toshiba Corp | Manufacture of semiconductor device |
JPH01206620A (ja) * | 1988-02-15 | 1989-08-18 | Toshiba Corp | 半導体装置の製造方法 |
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