JP3041625B2 - マルチレベル・レジストの製造プロセス - Google Patents
マルチレベル・レジストの製造プロセスInfo
- Publication number
- JP3041625B2 JP3041625B2 JP2044256A JP4425690A JP3041625B2 JP 3041625 B2 JP3041625 B2 JP 3041625B2 JP 2044256 A JP2044256 A JP 2044256A JP 4425690 A JP4425690 A JP 4425690A JP 3041625 B2 JP3041625 B2 JP 3041625B2
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- plating
- transfer layer
- line width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000007747 plating Methods 0.000 claims description 56
- 238000012546 transfer Methods 0.000 claims description 45
- 238000000151 deposition Methods 0.000 claims description 13
- 238000003384 imaging method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 238000010894 electron beam technology Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 109
- 238000000034 method Methods 0.000 description 58
- 230000008569 process Effects 0.000 description 52
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 27
- 239000004926 polymethyl methacrylate Substances 0.000 description 27
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 24
- 230000008859 change Effects 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 210000002381 plasma Anatomy 0.000 description 14
- 238000011161 development Methods 0.000 description 13
- 229910052759 nickel Inorganic materials 0.000 description 12
- 238000003079 width control Methods 0.000 description 11
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 230000035945 sensitivity Effects 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 238000005259 measurement Methods 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 238000000609 electron-beam lithography Methods 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 235000012431 wafers Nutrition 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 229920003986 novolac Polymers 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 229910018885 Pt—Au Inorganic materials 0.000 description 3
- 239000000460 chlorine Substances 0.000 description 3
- 238000001704 evaporation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- 206010052804 Drug tolerance Diseases 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- NTIZESTWPVYFNL-UHFFFAOYSA-N Methyl isobutyl ketone Chemical compound CC(C)CC(C)=O NTIZESTWPVYFNL-UHFFFAOYSA-N 0.000 description 1
- 229910003086 Ti–Pt Inorganic materials 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- FFBHFFJDDLITSX-UHFFFAOYSA-N benzyl N-[2-hydroxy-4-(3-oxomorpholin-4-yl)phenyl]carbamate Chemical compound OC1=C(NC(=O)OCC2=CC=CC=C2)C=CC(=C1)N1CCOCC1=O FFBHFFJDDLITSX-UHFFFAOYSA-N 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- FFUAGWLWBBFQJT-UHFFFAOYSA-N hexamethyldisilazane Chemical compound C[Si](C)(C)N[Si](C)(C)C FFUAGWLWBBFQJT-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002164 ion-beam lithography Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 230000003278 mimic effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000037452 priming Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/10—Lift-off masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/105—Masks, metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/143—Shadow masking
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/947—Subphotolithographic processing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/949—Energy beam treating radiation resist on semiconductor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Electron Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体プロセスに関し、特にリソグラフィ
を用いた半導体材料のプロセス（processing）に関す
る。本発明の一実施例では、ヒ化ガリウム（GaAs）FET
（電界効果トランジスタ）ゲートの製造等の半導体デバ
イスの製造に有用なメッキ転写層（plated transfer la
yer）を用いることを含むマルチレベル・レジスト・プ
ロセス（multilevel resist process）を説明する。
を用いた半導体材料のプロセス（processing）に関す
る。本発明の一実施例では、ヒ化ガリウム（GaAs）FET
（電界効果トランジスタ）ゲートの製造等の半導体デバ
イスの製造に有用なメッキ転写層（plated transfer la
yer）を用いることを含むマルチレベル・レジスト・プ
ロセス（multilevel resist process）を説明する。
一般に、半導体プロセスには、光ビームと、電子ビー
ム（Ｅービーム）の２つのタイプが用いられている。Ｅ
−ビーム・リソグラフィは、光学的リソグラフィの限界
より微小なサイズのデバイスを製造する有効な手段であ
る。しかし、良好な線幅の制御で、最小の幾何学構造の
デバイスを製造するため小さいビームの直径と多数のス
キャンの必要があるので、スループットは大幅に減少す
る。得られるレジストの感度が悪いこともスループット
が減少する原因となる。
ム（Ｅービーム）の２つのタイプが用いられている。Ｅ
−ビーム・リソグラフィは、光学的リソグラフィの限界
より微小なサイズのデバイスを製造する有効な手段であ
る。しかし、良好な線幅の制御で、最小の幾何学構造の
デバイスを製造するため小さいビームの直径と多数のス
キャンの必要があるので、スループットは大幅に減少す
る。得られるレジストの感度が悪いこともスループット
が減少する原因となる。
ビーム・サイズの変化及びＥービーム・システムのノ
イズの原因を最小化することによって、ポジ形レジスト
層（PMMA）を露光させ、現像して0.25μｍの開口を直接
生成することが可能である。これは、例えば、1987年の
J.Vac.Sci.Technol.Bの５（１）巻92ページにL.G.Stude
baker,G.J.Dewitte,F.Bugely,D.H.Riel、らによって記
載されている。しかし、この方法では露光フィールド全
体にわたってビーム・サイズが極めて均一であることが
要求される。
イズの原因を最小化することによって、ポジ形レジスト
層（PMMA）を露光させ、現像して0.25μｍの開口を直接
生成することが可能である。これは、例えば、1987年の
J.Vac.Sci.Technol.Bの５（１）巻92ページにL.G.Stude
baker,G.J.Dewitte,F.Bugely,D.H.Riel、らによって記
載されている。しかし、この方法では露光フィールド全
体にわたってビーム・サイズが極めて均一であることが
要求される。
例えば、0.25μｍのビーム直径における0.05μｍの変
化は、ビーム電流が一定の場合、約50％の露光線量変化
が生じる。第１（ａ）図、第１（ｂ）図に、PMMAに開口
を残すＥービーム露光の輪郭（contours）モデルを示
す。ここでは、このビーム・サイズの変化がPMMAの単一
層での開口幅制御にいかに影響を及ぼすかを示してい
る。
化は、ビーム電流が一定の場合、約50％の露光線量変化
が生じる。第１（ａ）図、第１（ｂ）図に、PMMAに開口
を残すＥービーム露光の輪郭（contours）モデルを示
す。ここでは、このビーム・サイズの変化がPMMAの単一
層での開口幅制御にいかに影響を及ぼすかを示してい
る。
第１（ａ）図では、ビーム直径0.25μｍ、線量80μC/
cm2の場合のバークレー・カリフオルニァ大学から入手
可能なSAMPLEプログラムを使用した現像輪郭（developm
ent contours）がモデル化されている。４本の輪郭によ
って時間と共にレジスト内に開口を画定する。開口の幅
が0.25μｍである場合、輪郭は比較的互いに遠く離れて
おり、プロセスの制御が困難であることを示すものであ
ることに注意する。けれども、適切なプロセス制御によ
って0.25μｍの開口を得ることができる。
cm2の場合のバークレー・カリフオルニァ大学から入手
可能なSAMPLEプログラムを使用した現像輪郭（developm
ent contours）がモデル化されている。４本の輪郭によ
って時間と共にレジスト内に開口を画定する。開口の幅
が0.25μｍである場合、輪郭は比較的互いに遠く離れて
おり、プロセスの制御が困難であることを示すものであ
ることに注意する。けれども、適切なプロセス制御によ
って0.25μｍの開口を得ることができる。
しかしながら、ビーム・サイズに僅かな変化が加わる
と、プロセスは劣化する。第１（ｂ）図は、ビーム直径
が0.2μｍでPMMAを露光した同様の４本の輪郭を示す。
ビーム領域により小さく、ビーム電流は変化していない
ので、実効露光線量は約120μC/cm2に増加する。これに
より、レジストはより迅速に現像され、その結果、より
大きい開口が可能である。
と、プロセスは劣化する。第１（ｂ）図は、ビーム直径
が0.2μｍでPMMAを露光した同様の４本の輪郭を示す。
ビーム領域により小さく、ビーム電流は変化していない
ので、実効露光線量は約120μC/cm2に増加する。これに
より、レジストはより迅速に現像され、その結果、より
大きい開口が可能である。
第１（ａ）図と第１（ｂ）図との比較でわかるよう
に、0.2μｍのビームで露光された領域が約0.25μｍの
幅に開口した時、0.25μｍで露光された領域は未だ開口
されていない。また、0.25μｍのビームで露光された領
域が約0.25μｍの幅に開口した時、0.2μｍのビームで
露光された領域は約0.4μｍの幅に開口されている。露
光フィールド上で、ビーム直径が0.2μｍから0.25μｍ
へ変化させると、第１（ａ）図及び第１（ｂ）図は、開
口幅の変化を示し、このような変化は特定の現像時間輪
郭（development time contour）に対してウエーハ上で
予測されるべきものである。線幅に対する公称線幅（no
minal linewidth）における差を第２図にプロットさ
れ、PMMAに開口を書き込む際のビーム・サイズ変化の結
果をグラフで示す。
に、0.2μｍのビームで露光された領域が約0.25μｍの
幅に開口した時、0.25μｍで露光された領域は未だ開口
されていない。また、0.25μｍのビームで露光された領
域が約0.25μｍの幅に開口した時、0.2μｍのビームで
露光された領域は約0.4μｍの幅に開口されている。露
光フィールド上で、ビーム直径が0.2μｍから0.25μｍ
へ変化させると、第１（ａ）図及び第１（ｂ）図は、開
口幅の変化を示し、このような変化は特定の現像時間輪
郭（development time contour）に対してウエーハ上で
予測されるべきものである。線幅に対する公称線幅（no
minal linewidth）における差を第２図にプロットさ
れ、PMMAに開口を書き込む際のビーム・サイズ変化の結
果をグラフで示す。
第３（ａ）図、第３（ｂ）図は、PMMAの線についての
同様な現像時間輪郭のモデルを示したものである。レジ
ストが残されるべき領域を除いてフィールド全体を露光
することによって線が製造される。レジストの線幅が0.
25μｍの場合、現像輪郭が互いに比較的接近しているこ
とから、プロセスは制御しやすいことに注意する。さら
に重要なことは、ビーム・サイズが0.2μｍから0.25μ
ｍに変化することによる線幅の差は、PMMAレジストの線
のほうが開口よりも小さく、このことはプロセスがビー
ム・サイズの変化に対してあまり敏感ではないことを示
している。第４図に、この線幅の差に対する公称線幅を
プロットし、PMMAレジストの線幅が減少すると、線幅の
変化は一定であるか、又は、減少することを示すもので
ある。
同様な現像時間輪郭のモデルを示したものである。レジ
ストが残されるべき領域を除いてフィールド全体を露光
することによって線が製造される。レジストの線幅が0.
25μｍの場合、現像輪郭が互いに比較的接近しているこ
とから、プロセスは制御しやすいことに注意する。さら
に重要なことは、ビーム・サイズが0.2μｍから0.25μ
ｍに変化することによる線幅の差は、PMMAレジストの線
のほうが開口よりも小さく、このことはプロセスがビー
ム・サイズの変化に対してあまり敏感ではないことを示
している。第４図に、この線幅の差に対する公称線幅を
プロットし、PMMAレジストの線幅が減少すると、線幅の
変化は一定であるか、又は、減少することを示すもので
ある。
第１（ａ）図から第４図までの結果は次のように要約
することができる。ビーム・サイズが0.25μｍのビーム
でポジ形レジストに0.25μｍの開口を製造するには、露
光不完全（underーexposure）及び現像不完全（underー
development）の両方又は一方が要求され、これによ
り、線量の変化で線幅の大きな変化を導く。0.25μｍの
サイズのビームを用いてネガ形レジストの0.25μｍの線
を得るため、露光過剰（overーexposure）及び現像過剰
（overーdevelopment）の両方又は一方が可能で、これ
より線量の変化によって生じる線幅の変化は小さくな
る。Ｅービーム露光を用いてPMMAレジストの線を形成す
ることの主な欠点は、僅かな微細な線を除いて、実質的
に露光フィールド全体に書き込まなければならないこと
である。これは、僅かな微細な線の露光に比べて、露光
ツールにおけるウエハ・スループットの大幅な減少であ
る。
することができる。ビーム・サイズが0.25μｍのビーム
でポジ形レジストに0.25μｍの開口を製造するには、露
光不完全（underーexposure）及び現像不完全（underー
development）の両方又は一方が要求され、これによ
り、線量の変化で線幅の大きな変化を導く。0.25μｍの
サイズのビームを用いてネガ形レジストの0.25μｍの線
を得るため、露光過剰（overーexposure）及び現像過剰
（overーdevelopment）の両方又は一方が可能で、これ
より線量の変化によって生じる線幅の変化は小さくな
る。Ｅービーム露光を用いてPMMAレジストの線を形成す
ることの主な欠点は、僅かな微細な線を除いて、実質的
に露光フィールド全体に書き込まなければならないこと
である。これは、僅かな微細な線の露光に比べて、露光
ツールにおけるウエハ・スループットの大幅な減少であ
る。
多くの研究者によって光学的リソグラフィと同様にＥ
ービーム・リソグラフィを用いてより微細の線を形成す
る方法を研究されている。しかし、この分野での進展は
極めて遅い。
ービーム・リソグラフィを用いてより微細の線を形成す
る方法を研究されている。しかし、この分野での進展は
極めて遅い。
本願発明の目的は、上述の問題点を解消し、高スルー
プットで線幅の良好な制御を実現し、広範囲な半導体製
造アプリケーションに適用可能なマルチレベル・レジス
ト製造プロセスを提供することにある。
プットで線幅の良好な制御を実現し、広範囲な半導体製
造アプリケーションに適用可能なマルチレベル・レジス
ト製造プロセスを提供することにある。
本発明の一実施例では、微細の線Ｅービーム・リソグ
ラフィ、または透明なフィールド・マスクを用いた遠紫
外線（DUV）光学的リソグラフィのためのマルチレベル
・レジスト製造プロセスを提供する。本プロセスには、
メッキ転写層を使用することが含まれる。
ラフィ、または透明なフィールド・マスクを用いた遠紫
外線（DUV）光学的リソグラフィのためのマルチレベル
・レジスト製造プロセスを提供する。本プロセスには、
メッキ転写層を使用することが含まれる。
本発明に係る製造プロセスは、好適に高輝度の1/4μ
ｍ径の電子ビーム、高速ネガ形レジストを用いて、マイ
クロ波MESFET、MODFETそして、ゲート長が0.25μｍまた
はそれ以下の集積回路を製造するものである。これは、
0.25μｍかそれ以下に現像されるネガ形レジストの線を
形成することによって達成することができる。
ｍ径の電子ビーム、高速ネガ形レジストを用いて、マイ
クロ波MESFET、MODFETそして、ゲート長が0.25μｍまた
はそれ以下の集積回路を製造するものである。これは、
0.25μｍかそれ以下に現像されるネガ形レジストの線を
形成することによって達成することができる。
1/4μm GaAs FETゲート・リソグラフィは、0.25μｍ
のＥービーム・システム及び高感度のネガ形Ｅービーム
・レジストを用いて高スループットを得る。ポジ形レジ
ストの開口とは異なり、ネガ形レジストの線についての
線幅の変化は、増加された現像によって線幅が減少する
に応じて、減少する。次に、イメージ反転を与えるメッ
キ転写層を設け、レジストの線を周知のゲート溝エッチ
ング、ゲート金属ディポジション，リフト・オフ等に適
した開口に変換させる。
のＥービーム・システム及び高感度のネガ形Ｅービーム
・レジストを用いて高スループットを得る。ポジ形レジ
ストの開口とは異なり、ネガ形レジストの線についての
線幅の変化は、増加された現像によって線幅が減少する
に応じて、減少する。次に、イメージ反転を与えるメッ
キ転写層を設け、レジストの線を周知のゲート溝エッチ
ング、ゲート金属ディポジション，リフト・オフ等に適
した開口に変換させる。
本製造プロセスは、GaAs等の半導体材料基板にPMGI、
PMMAまたはノボラック（novolac）レジストの平たん化
層（planarizing）を設けることから出発する。次に、
金／チタンのメッキ・ベースを平たん化層上に蒸着し、
ネガ形Ｅービームレジスト、好ましくはShipley SALー6
01ーER7をメッキ・ベースの上部にコーティングし、焼
き付ける（bake）。そして、SALー601ーER7レジストを1
0〜20μC/cm2で露光し、露光後焼付けし、現像して、メ
ッキ・ベース上にレジストの微細な線を生成する。チタ
ンを好ましくはドライ・エッチングでエッチングし、金
メッキ・ベースが露光されている箇所に選択的にニッケ
ルをメッキする。次に、SALー601ーER7レジストを酸素
プラズマで除去し、メッキ・ベースを好適にはウェット
・エッチングでエッチングし、開口を生成し、平たん化
層を露光する。この平たん化層を、ドライ・エッチング
し、またはマスクとしてニッケル層を用いて露光及び現
像する。
PMMAまたはノボラック（novolac）レジストの平たん化
層（planarizing）を設けることから出発する。次に、
金／チタンのメッキ・ベースを平たん化層上に蒸着し、
ネガ形Ｅービームレジスト、好ましくはShipley SALー6
01ーER7をメッキ・ベースの上部にコーティングし、焼
き付ける（bake）。そして、SALー601ーER7レジストを1
0〜20μC/cm2で露光し、露光後焼付けし、現像して、メ
ッキ・ベース上にレジストの微細な線を生成する。チタ
ンを好ましくはドライ・エッチングでエッチングし、金
メッキ・ベースが露光されている箇所に選択的にニッケ
ルをメッキする。次に、SALー601ーER7レジストを酸素
プラズマで除去し、メッキ・ベースを好適にはウェット
・エッチングでエッチングし、開口を生成し、平たん化
層を露光する。この平たん化層を、ドライ・エッチング
し、またはマスクとしてニッケル層を用いて露光及び現
像する。
本発明に係る製造プロセスは高スループット及び良好
な線幅制御の他にも利点を備えている。メッキ・ベース
は、電子ビームが基板に浸透し易いように充分薄く、層
と層とのアライメントのための優れた後方散乱信号を供
給する。メッキ・ベースはGaAs等の半絶縁基板と組み合
わせると充電除去層（charging elimination layer）と
して機能し、別の層を蒸着する必要がない。メッキされ
たニッケルは残留応力が低く、塩化及びフッ化プラズマ
内で極めて低いエッチング速度（etching rate）を示す
ので、線幅の制御はゲート・プロセス全体を通して維持
することができる。また、異なる平たん化層を使用する
ことができるので、本製造プロセスを特定の半導体プロ
セス・アプリケーションに適応させることができる。
な線幅制御の他にも利点を備えている。メッキ・ベース
は、電子ビームが基板に浸透し易いように充分薄く、層
と層とのアライメントのための優れた後方散乱信号を供
給する。メッキ・ベースはGaAs等の半絶縁基板と組み合
わせると充電除去層（charging elimination layer）と
して機能し、別の層を蒸着する必要がない。メッキされ
たニッケルは残留応力が低く、塩化及びフッ化プラズマ
内で極めて低いエッチング速度（etching rate）を示す
ので、線幅の制御はゲート・プロセス全体を通して維持
することができる。また、異なる平たん化層を使用する
ことができるので、本製造プロセスを特定の半導体プロ
セス・アプリケーションに適応させることができる。
本発明に係る製造プロセスは、280mW/mmの出力電力及
び40GHzにおいて6dBの利得のデイスクリート型マイクロ
波MODFETを製造するのに使用されている。また、本製造
プロセスは、出力電力が420mW/mm、18GHzにおいて6dBの
利得を備える典型的なMESFET機能を有するマイクロ波集
積回路を製造するのにも用いる。
び40GHzにおいて6dBの利得のデイスクリート型マイクロ
波MODFETを製造するのに使用されている。また、本製造
プロセスは、出力電力が420mW/mm、18GHzにおいて6dBの
利得を備える典型的なMESFET機能を有するマイクロ波集
積回路を製造するのにも用いる。
高スループットの1/4μｍのＥービームによる直接書
き込みプロセスの鍵は、0.25μｍの電子ビームで0.25μ
ｍの幾何学構造が製造可能であることである。これは、
要求される露光線量を達成するため、最大のビーム電流
と最大の書き込み速度を可能にする。しかし、ゲート等
のフィーチャーが書き込まれる際にビーム・サイズが変
化すると、線量の変化、その結果、線幅の変化を導び
く。例えば、1987年のJ.Vac.Sci.Technol.Bの５（１）
巻,114ページにM.G.Rosenfield、J.J.Bucchingago、S.
A.Rishton、D.P.Kern、L.M.Kettll、W.W.Molzen、F.J.H
ohn、R.Viswanathan、J.M.Warlaumontらによって記載さ
れた論文（「Sudーmicron ElectronーBeamlithography
using a beam size comparable to the linewidth tole
rance」）や1988年のIBM J.Res.Develop.の32（４）
巻、514ページにF.J.Hohn、A.D.Wilson、P.Coaneらによ
って記載された論文（「Advanced ElectronーBeam Lith
ography for 0.5micron to 0.25micron device fabrica
tion」）に開示されている。
き込みプロセスの鍵は、0.25μｍの電子ビームで0.25μ
ｍの幾何学構造が製造可能であることである。これは、
要求される露光線量を達成するため、最大のビーム電流
と最大の書き込み速度を可能にする。しかし、ゲート等
のフィーチャーが書き込まれる際にビーム・サイズが変
化すると、線量の変化、その結果、線幅の変化を導び
く。例えば、1987年のJ.Vac.Sci.Technol.Bの５（１）
巻,114ページにM.G.Rosenfield、J.J.Bucchingago、S.
A.Rishton、D.P.Kern、L.M.Kettll、W.W.Molzen、F.J.H
ohn、R.Viswanathan、J.M.Warlaumontらによって記載さ
れた論文（「Sudーmicron ElectronーBeamlithography
using a beam size comparable to the linewidth tole
rance」）や1988年のIBM J.Res.Develop.の32（４）
巻、514ページにF.J.Hohn、A.D.Wilson、P.Coaneらによ
って記載された論文（「Advanced ElectronーBeam Lith
ography for 0.5micron to 0.25micron device fabrica
tion」）に開示されている。
一般に、ネガ形Ｅービーム・レジストの線を露光する
ことにより、ポジ形レジストの線を形成する場合と同様
に有益である。即ち、ビーム・サイズの変化に対する感
度は最小化され、線幅の変化は線幅と共に減少する。
ことにより、ポジ形レジストの線を形成する場合と同様
に有益である。即ち、ビーム・サイズの変化に対する感
度は最小化され、線幅の変化は線幅と共に減少する。
しかし、本発明に係るプロセスでは、出発点として多
層レジスト・システムの上側層にネガ形レジストを使用
する。このことが望ましい理由は、ネガ形レジストの線
では、線幅及び線幅の変化（線量の変化による）の両方
が現像の増加と共に減少するからである。よって、0.25
μｍのＥービーム・システムと高感度のネガ形Ｅービー
ム・レジストを使用することにより、高スループットの
1/4μｍのGaAs FETゲートを製造することができる。次
に、メッキ転写層によりイメージ反転がなされ、レジス
ト線が従来のゲート溝エッチング（gate recess etchin
g）、ゲート金属ディポジション、リフト・オフに適し
た開口に変換される。
層レジスト・システムの上側層にネガ形レジストを使用
する。このことが望ましい理由は、ネガ形レジストの線
では、線幅及び線幅の変化（線量の変化による）の両方
が現像の増加と共に減少するからである。よって、0.25
μｍのＥービーム・システムと高感度のネガ形Ｅービー
ム・レジストを使用することにより、高スループットの
1/4μｍのGaAs FETゲートを製造することができる。次
に、メッキ転写層によりイメージ反転がなされ、レジス
ト線が従来のゲート溝エッチング（gate recess etchin
g）、ゲート金属ディポジション、リフト・オフに適し
た開口に変換される。
より詳細に考察すると、サイズが0.25μｍのビームを
用いて0.25μｍのネガ形レジストの線を形成することに
よって、過剰露光及び過剰現像の両方又は一方が可能と
なり、線量変化に対する線幅の変化は小さくなる。これ
は、プロセスにレジスト内の線又は開口が実際に必要で
あるか否かにかかわりなく、超小型デバイスの線幅を制
御するためにネガ形レジストの線を用いることの良い理
由となる。本プロセスは、次に、ネガ形レジストの線を
所望の構造に変換することが必要となる。一般にリフト
・オフ構造が使用されるGaAs FETゲート・リソグラフィ
では、本発明に係るプロセスでは、イメージ反転メッキ
転写層（image reversing plated transter layer）を
用いてネガ形レジスト線をリフト・オフ構造に変換させ
る。
用いて0.25μｍのネガ形レジストの線を形成することに
よって、過剰露光及び過剰現像の両方又は一方が可能と
なり、線量変化に対する線幅の変化は小さくなる。これ
は、プロセスにレジスト内の線又は開口が実際に必要で
あるか否かにかかわりなく、超小型デバイスの線幅を制
御するためにネガ形レジストの線を用いることの良い理
由となる。本プロセスは、次に、ネガ形レジストの線を
所望の構造に変換することが必要となる。一般にリフト
・オフ構造が使用されるGaAs FETゲート・リソグラフィ
では、本発明に係るプロセスでは、イメージ反転メッキ
転写層（image reversing plated transter layer）を
用いてネガ形レジスト線をリフト・オフ構造に変換させ
る。
典型的な転写層（transfer layer）プロセスは、（基
板から始まり）平たん化層、転写層、イメージング層の
ステップで構成される。イメージング層は、転写層に所
望のパターンを形成させるために用いる。そして、転写
層を用いて所望のパターンをウェット又はドライ・プロ
セスにより平たん化層へ転写する。
板から始まり）平たん化層、転写層、イメージング層の
ステップで構成される。イメージング層は、転写層に所
望のパターンを形成させるために用いる。そして、転写
層を用いて所望のパターンをウェット又はドライ・プロ
セスにより平たん化層へ転写する。
一般に、本発明に係るプロセスは、第５（ａ）図に示
すように、三層（trilayer）で開始する。この三層は、
低部に半導体基板上に設けられる底部平たん化層を備え
ている。平たん化層は、Shipley PMGIのPMMA、又はnovo
lacレジストより構成されることが好ましい。
すように、三層（trilayer）で開始する。この三層は、
低部に半導体基板上に設けられる底部平たん化層を備え
ている。平たん化層は、Shipley PMGIのPMMA、又はnovo
lacレジストより構成されることが好ましい。
三層はまた「メッキ・ベース（plating base）」を備
えている。このメッキ・ベースは、平たん化層上に蒸着
された金／チタンよりなることが好ましい。
えている。このメッキ・ベースは、平たん化層上に蒸着
された金／チタンよりなることが好ましい。
最後に、三層にはメッキ・ベース上に被着された「イ
メージング層」を備えている。イメージング層は、Ship
ley SALー601ーER7ネガ形Ｅービーム・レジストからな
ることが好ましい。５〜10μC/cm2の感度によって、高
度のスループットを得ることができる。このイメージン
グ層が極めて優れた線幅制御能力と繰り返し性を備えた
直線側壁を製造できることがプロセス制御に大きく貢献
している。
メージング層」を備えている。イメージング層は、Ship
ley SALー601ーER7ネガ形Ｅービーム・レジストからな
ることが好ましい。５〜10μC/cm2の感度によって、高
度のスループットを得ることができる。このイメージン
グ層が極めて優れた線幅制御能力と繰り返し性を備えた
直線側壁を製造できることがプロセス制御に大きく貢献
している。
リフト・オフに適したこの三層構造を形成するため、
ネガ形Ｅービーム・レジストであるイメージング層を露
光させ、露光後、焼付けし（postーexposure baked）現
像する。これは、第５（ｂ）図に示される、メッキ・ベ
ース上に微細の線を形成させる技術に従がって実施する
ことが可能である。次に、メッキ・ベースの露光部に約
1000Åのニッケルを選択的にメッキする（electroplate
d）。ここではネガ形レジストが酸素プラズマで除去さ
れ、メッキ・ベースから開口がエッチングされ、第５
（ｃ）図に示すように平たん化層が露光する。
ネガ形Ｅービーム・レジストであるイメージング層を露
光させ、露光後、焼付けし（postーexposure baked）現
像する。これは、第５（ｂ）図に示される、メッキ・ベ
ース上に微細の線を形成させる技術に従がって実施する
ことが可能である。次に、メッキ・ベースの露光部に約
1000Åのニッケルを選択的にメッキする（electroplate
d）。ここではネガ形レジストが酸素プラズマで除去さ
れ、メッキ・ベースから開口がエッチングされ、第５
（ｃ）図に示すように平たん化層が露光する。
次に、平たん化層に、ニッケル層をマスクとして用い
て、ドライ・エッチングまたは投光露光させることがで
き、そして現像することができる。これによって、第５
（ｄ）図に示す構造を得ることができる。ゲート溝、金
属ディポジション、リフト・オフが次に実施され、第５
（ｅ）図に示す最終ゲート構造を得る。
て、ドライ・エッチングまたは投光露光させることがで
き、そして現像することができる。これによって、第５
（ｄ）図に示す構造を得ることができる。ゲート溝、金
属ディポジション、リフト・オフが次に実施され、第５
（ｅ）図に示す最終ゲート構造を得る。
９個のウエーハ上の315個の抵抗器の電気的測定に基
づいて、0.25μｍの線に対して、±0.060μｍ（２σ（2
sigma））の線幅制御を達成する。これらのテスト抵抗
器の収率は100％に近い。
づいて、0.25μｍの線に対して、±0.060μｍ（２σ（2
sigma））の線幅制御を達成する。これらのテスト抵抗
器の収率は100％に近い。
更に詳細に考察すると、転写層プロセスはデバイスの
製造に幾つかの利点を有する。転写層を画定するため薄
膜のイメージング層を用いることにより、解像度を強化
することができる。次に厚膜の平たん化層を現像又はエ
ッチングするため転写層をマスクとして使用することに
より、コントラストを向上させる。また、多くのＥービ
ーム・レジストは壊れ易く、典型的な蒸着及びプラズマ
・プロセスに際して生ずる熱及び放射線束中で流出や分
解してしまう。これは、プロセス中にレジスト構造が全
体的に破損する問題を有し、ディポジットされたフィル
ム中に有機物汚染や抵抗率の変化等のより重大な影響を
及ぼす可能性がある。転写層を使用することによって、
イメージング・レジストの速度及び解像度を選択するこ
とができる。転写層及びその下の平たん化層は、所望の
プロセスと適合するように選択できる。
製造に幾つかの利点を有する。転写層を画定するため薄
膜のイメージング層を用いることにより、解像度を強化
することができる。次に厚膜の平たん化層を現像又はエ
ッチングするため転写層をマスクとして使用することに
より、コントラストを向上させる。また、多くのＥービ
ーム・レジストは壊れ易く、典型的な蒸着及びプラズマ
・プロセスに際して生ずる熱及び放射線束中で流出や分
解してしまう。これは、プロセス中にレジスト構造が全
体的に破損する問題を有し、ディポジットされたフィル
ム中に有機物汚染や抵抗率の変化等のより重大な影響を
及ぼす可能性がある。転写層を使用することによって、
イメージング・レジストの速度及び解像度を選択するこ
とができる。転写層及びその下の平たん化層は、所望の
プロセスと適合するように選択できる。
転写層はイメージング層中の開口を通してディポジッ
トされたフィルムをエッチングすることによって形成す
ることができる。1988年の「SPIE ElectronーBeam,Xー
Ray and Ion Beam Lithographies VII」の923巻194にR.
M.Nagarajan、S.D.Rask、M.R.King、T.K.Yardらによっ
て記載された論文を参照、（「SubーHalf Micrometer G
ate Liftーoff by Three Layer Resist Process via El
ectron Beam Lithography for Gallium Arsenide Mono
ーlithic Microwaue Integrated Circuits（MIMIC
s）」）。ここでは、解像度、コントラスト、及び耐久
性が改善されている。しかしながら、所望のイメージ反
転を得ることができない。
トされたフィルムをエッチングすることによって形成す
ることができる。1988年の「SPIE ElectronーBeam,Xー
Ray and Ion Beam Lithographies VII」の923巻194にR.
M.Nagarajan、S.D.Rask、M.R.King、T.K.Yardらによっ
て記載された論文を参照、（「SubーHalf Micrometer G
ate Liftーoff by Three Layer Resist Process via El
ectron Beam Lithography for Gallium Arsenide Mono
ーlithic Microwaue Integrated Circuits（MIMIC
s）」）。ここでは、解像度、コントラスト、及び耐久
性が改善されている。しかしながら、所望のイメージ反
転を得ることができない。
金属の層を蒸着させ（evaporating）、リフトするこ
とによって形成される転写層は、転写層中に開口を生成
するためレジスト線を使用するので、所望のイメージ反
転を結合させる。1987年の「SPIE Advances In Resist
Technology and Processing IV」の771巻346のB.D.Cant
os、R.D.Remda、らによって記載された論文を参照（「A
n Improved Technique for 1/4 Micrometer Gate Lengt
h GaAs MESFET Fabrication by optical Lith ograph
y」）。この技術は、また、転写層がレジストのアライ
メント及び露光の後にディポジットされるので、厚膜
の、均一に不透明な転写層を可能とする利点をも備えて
いる。
とによって形成される転写層は、転写層中に開口を生成
するためレジスト線を使用するので、所望のイメージ反
転を結合させる。1987年の「SPIE Advances In Resist
Technology and Processing IV」の771巻346のB.D.Cant
os、R.D.Remda、らによって記載された論文を参照（「A
n Improved Technique for 1/4 Micrometer Gate Lengt
h GaAs MESFET Fabrication by optical Lith ograph
y」）。この技術は、また、転写層がレジストのアライ
メント及び露光の後にディポジットされるので、厚膜
の、均一に不透明な転写層を可能とする利点をも備えて
いる。
残念ながら、レジストの1/4μｍの線内にリフト・オ
フ断面を生成するのは困難である。また、転写層のディ
ポジションの後に、溶媒中でイメージングされたレジス
トをリフトする（lift）と、レジスト及び平たん化層の
選択が制約される。
フ断面を生成するのは困難である。また、転写層のディ
ポジションの後に、溶媒中でイメージングされたレジス
トをリフトする（lift）と、レジスト及び平たん化層の
選択が制約される。
本発明に係るプロセスは、メッキ転写層を用いること
が好ましい。これはディポジットされ、及びリフトされ
た転写層と同じ利点を有するが、イメージング・レジス
トをリフト・オフする必要がない。転写層は選択的にメ
ッキされるので、レジストは酸素プラズマ中で除去する
ことができる。そのためレジスト及び平たん化層の制約
が少ない。
が好ましい。これはディポジットされ、及びリフトされ
た転写層と同じ利点を有するが、イメージング・レジス
トをリフト・オフする必要がない。転写層は選択的にメ
ッキされるので、レジストは酸素プラズマ中で除去する
ことができる。そのためレジスト及び平たん化層の制約
が少ない。
前述のとおり、本発明に係るメッキ転写層プロセス
は、第５（ａ）図に示す三層から出発する。三層の準備
を表１にまとめる。
は、第５（ａ）図に示す三層から出発する。三層の準備
を表１にまとめる。
表 １ 三層の準備 1. 酸素プラズマによる洗浄 2. HMDS蒸気プライミング 3. 平たん化層の設置／焼付け 4. メッキ・ベースのフィラメント蒸気 5. 酸素プラズマによる洗浄 6. SALー601ーBR7の設置／焼付け PMGI、PMMA又は硬化novolacレジスト（cured novolac
resist）は平たん化層より構成することができる。
resist）は平たん化層より構成することができる。
メッキ転写層のためのメッキ・ベースは、厚膜の金の
層上に薄膜のチタン層からなる。薄膜のチタン層は、優
れたレジスト粘着性を有し、これは、厳格な線幅制御で
転写層メッキを達成する場合に必要である。メッキ・ベ
ースは、ディポジョン中、平たん化層が放射線に露光さ
れることは最小限にするため、平たん化層上にフィラメ
ント蒸着する。メッキ・ベースのディポジションにＥー
ビーム蒸着が用いられる場合、平たん化層はディポジシ
ョンの際中、均一に露光され、現像された層の断面にま
っすぐな側壁を得ることは難かしい。
層上に薄膜のチタン層からなる。薄膜のチタン層は、優
れたレジスト粘着性を有し、これは、厳格な線幅制御で
転写層メッキを達成する場合に必要である。メッキ・ベ
ースは、ディポジョン中、平たん化層が放射線に露光さ
れることは最小限にするため、平たん化層上にフィラメ
ント蒸着する。メッキ・ベースのディポジションにＥー
ビーム蒸着が用いられる場合、平たん化層はディポジシ
ョンの際中、均一に露光され、現像された層の断面にま
っすぐな側壁を得ることは難かしい。
ネガ形Ｅービーム・レジスト、Shiply SALー601ーER
7はメッキ・ベース上にコーティングされ、そして焼付
けされる。このShiplyレジストは高感度と優れたコント
ラストを有し、線幅の制御とスループットの向上に大き
く貢献する。1988年のJ.Vac.Sci.Technol.B6（１）巻37
9ページのH.Liu、M.P.de Grandpre、W.E.Feelyらによっ
て記載された論文（「characterーization of HighーRe
solution Novalak Based Negative ElectronーBeam Res
ist with 4μc/cm2 Sensitivity」）及び1988年のJ.Va
c.Sci.Technol.BのL.Blnm、M.E.Perkinsらによって記載
された論文（「Astudy of the Effect ot key Processi
g variables on the lithographic Performance of Mic
roposit SALー601ーER7 Resist」）を参照されたい。
7はメッキ・ベース上にコーティングされ、そして焼付
けされる。このShiplyレジストは高感度と優れたコント
ラストを有し、線幅の制御とスループットの向上に大き
く貢献する。1988年のJ.Vac.Sci.Technol.B6（１）巻37
9ページのH.Liu、M.P.de Grandpre、W.E.Feelyらによっ
て記載された論文（「characterーization of HighーRe
solution Novalak Based Negative ElectronーBeam Res
ist with 4μc/cm2 Sensitivity」）及び1988年のJ.Va
c.Sci.Technol.BのL.Blnm、M.E.Perkinsらによって記載
された論文（「Astudy of the Effect ot key Processi
g variables on the lithographic Performance of Mic
roposit SALー601ーER7 Resist」）を参照されたい。
Ｅービーム露光は、望まれる線幅と露光後の焼付け温
度に依存して10〜20μC/cm2で実施される。金の層が存
在することによって書き込みパターンに電荷誘導歪みが
生じず、絶縁基板の露光を可能にさせる。
度に依存して10〜20μC/cm2で実施される。金の層が存
在することによって書き込みパターンに電荷誘導歪みが
生じず、絶縁基板の露光を可能にさせる。
SALー601ーER7レジストのプロセスを表２に示す。
表 ２ SALー601ーER7のプロセス 1. 露光後の焼付け 2. SALー601ーER7の現像 3.酸素プラズマデイスカム（descum） SALー601ーER7レジストは平たん化層がPMMAである場
合、100℃を超えない露光後の焼付けが必要とされる。1
00℃以上では、PMMAは流出し始め、メッキ・ベースがひ
ずむ。Shipley SALー110 8PMGI）またはAZ 1350 Ｂ
（novolac）が平たん化層のために使用される場合、露
光後の焼付けは、110℃の温度で行うことができ、より
優れたレジストのコントラストと感度を得る。
合、100℃を超えない露光後の焼付けが必要とされる。1
00℃以上では、PMMAは流出し始め、メッキ・ベースがひ
ずむ。Shipley SALー110 8PMGI）またはAZ 1350 Ｂ
（novolac）が平たん化層のために使用される場合、露
光後の焼付けは、110℃の温度で行うことができ、より
優れたレジストのコントラストと感度を得る。
現像後の構造を第５（ｂ）図に示す。第６図は、メッ
キ・ベース上のSALー601ーER7レジストの線の走査電子
顕微鏡（SEM）写真である。
キ・ベース上のSALー601ーER7レジストの線の走査電子
顕微鏡（SEM）写真である。
最終のリフト・オフ構造を生成するプロセスを表３に
示す。
示す。
表 ３ メッキ転写層のプロセス 1. チタンのエッチング 2. ニッケルによるメッキ SelーRex Sulfamexメッキ溶液を使用。
3. 酸素プラズマによるレジスト除去 4. メッキ・ベースのエッチング 5. 平たん化層へのイメージ転写 チタンはSALー601ーER7レジストの腐食を防ぎ、そし
て線幅の変化を導くアンダカット（undercutting））を
避けるため、CBrF3でドライ・エッチングされることが
可能である。ウェット・エッチングを使用する場合、エ
ッチング時間を注意深く制御しなければならない。次
に、低応力の純ニッケルをメッキして転写層を形成す
る。ニッケルは、塩素及びフッ素ベースのプラズマ内で
はドライ・エッチング速度（rate）が極めて遅く、最終
加工されるFETゲートの線幅制御に適している。
て線幅の変化を導くアンダカット（undercutting））を
避けるため、CBrF3でドライ・エッチングされることが
可能である。ウェット・エッチングを使用する場合、エ
ッチング時間を注意深く制御しなければならない。次
に、低応力の純ニッケルをメッキして転写層を形成す
る。ニッケルは、塩素及びフッ素ベースのプラズマ内で
はドライ・エッチング速度（rate）が極めて遅く、最終
加工されるFETゲートの線幅制御に適している。
メッキに続いて、レジストにストリップ形成させ、メ
ッキ・ベースはエッチング除去されて平たん化層が露出
し、その結果第５（ｃ）図に示す構造となる。DUV露光
と現像または酸素反応性イオン・エッチング（RIE）の
どちらかを用いて平たん化層にパターン化された後の構
造は第５（ｄ）図に示すようになる。第７（ａ）図、第
７（ｂ）図、第７（ｃ）図はそれぞれPMGI、PMMA、AZ13
50 Ｂ平たん化層の結果生じた構造のSEM写真を示す。
第７（ｃ）図の開口の底部に残留物が見えることに注意
されたい。この残留物はAZ1350Bのドライ・エッチング
中に生成したもので、これについては以下に説明する。
ッキ・ベースはエッチング除去されて平たん化層が露出
し、その結果第５（ｃ）図に示す構造となる。DUV露光
と現像または酸素反応性イオン・エッチング（RIE）の
どちらかを用いて平たん化層にパターン化された後の構
造は第５（ｄ）図に示すようになる。第７（ａ）図、第
７（ｂ）図、第７（ｃ）図はそれぞれPMGI、PMMA、AZ13
50 Ｂ平たん化層の結果生じた構造のSEM写真を示す。
第７（ｃ）図の開口の底部に残留物が見えることに注意
されたい。この残留物はAZ1350Bのドライ・エッチング
中に生成したもので、これについては以下に説明する。
上述のメッキ転写層プロセスのための線幅制御は、９
個のデバイス・ウェーハ上に製造された35個のTiーPtー
Au抵抗器の電気的測定に基づき0.25μｍ±0.060μｍ
（２σ）である。線幅変化の測定に用いられる抵抗器テ
スト・パターンは、Ｅービーム・システムの露光フィー
ルド、及びサブ・フィールド（subーfield）上に均一に
配置された0.25μｍの設計幅の抵抗器を含む。サブ・フ
ィールドの中心における７個の領域と、露光フィールド
の４個のコーナーで抵抗の測定値を線幅と線幅変化の推
測のために使用した。これは、線幅が1/抵抗値に比例す
ることから可能である。
個のデバイス・ウェーハ上に製造された35個のTiーPtー
Au抵抗器の電気的測定に基づき0.25μｍ±0.060μｍ
（２σ）である。線幅変化の測定に用いられる抵抗器テ
スト・パターンは、Ｅービーム・システムの露光フィー
ルド、及びサブ・フィールド（subーfield）上に均一に
配置された0.25μｍの設計幅の抵抗器を含む。サブ・フ
ィールドの中心における７個の領域と、露光フィールド
の４個のコーナーで抵抗の測定値を線幅と線幅変化の推
測のために使用した。これは、線幅が1/抵抗値に比例す
ることから可能である。
テスト抵抗器の製造プロセスはMODFETに用いられるFE
Tゲート・プロセスと同様であることに注意されたい。
これより、測定された線幅の変化は実際のデバイス・ウ
エーハ上で予測可能な結果に保証される。
Tゲート・プロセスと同様であることに注意されたい。
これより、測定された線幅の変化は実際のデバイス・ウ
エーハ上で予測可能な結果に保証される。
第８図は、これらの測定値に基づく線幅の変化と線幅
の関係を示す。線幅が減少すると、線幅測定の標準偏差
も下がることに注意する。0.1μｍ等の微細線幅は減少
した収率で生成された。50以上のデバイス・ウエーハの
SEM測定によって、SEMの測定精度の範囲内で同様な線幅
制御結果が得られた。
の関係を示す。線幅が減少すると、線幅測定の標準偏差
も下がることに注意する。0.1μｍ等の微細線幅は減少
した収率で生成された。50以上のデバイス・ウエーハの
SEM測定によって、SEMの測定精度の範囲内で同様な線幅
制御結果が得られた。
線幅変化の最大の原因は露光後の焼付けの温度である
ものと考えられる。露光後の焼付けは現在、真空炉中で
行われている。カセット・カセット式ホットプレート・
システム（cassetteーtoーcassette hot plate syste
m）はこの段階の温度制御を向上するものと期待され
る。
ものと考えられる。露光後の焼付けは現在、真空炉中で
行われている。カセット・カセット式ホットプレート・
システム（cassetteーtoーcassette hot plate syste
m）はこの段階の温度制御を向上するものと期待され
る。
単一ウエーハ上の線幅変化の最も大きい原因は、サブ
・フィールド接合エラー（subーfield joining error）
である。しかし、第９（ａ）図〜第９（ｄ）図に示すよ
うに、接合エラーによる影響が、ポジ形レジストを用い
たプロセスと比較すると、メッキ転写層プロセスの方が
軽減させることができる。第９（ａ）,9（ｂ）図は、ポ
ジ形レジスト・プロセスにおける接合エラーの影響を示
す。ここでは、ゲート線の途切れが認められる。第９
（ｃ）,9（ｄ）図は、本発明に係るネガ形レジスト・プ
ロセスにおける同様の接合エラーを示す。線幅変化は軽
減され、連続した線を得る。
・フィールド接合エラー（subーfield joining error）
である。しかし、第９（ａ）図〜第９（ｄ）図に示すよ
うに、接合エラーによる影響が、ポジ形レジストを用い
たプロセスと比較すると、メッキ転写層プロセスの方が
軽減させることができる。第９（ａ）,9（ｂ）図は、ポ
ジ形レジスト・プロセスにおける接合エラーの影響を示
す。ここでは、ゲート線の途切れが認められる。第９
（ｃ）,9（ｄ）図は、本発明に係るネガ形レジスト・プ
ロセスにおける同様の接合エラーを示す。線幅変化は軽
減され、連続した線を得る。
はじめに説明したとおり、AZ 1350 Ｂ平たん化層の
ドライ・エッチング中、残留物が生成される。この残留
物のオージェ解析では、少量のニッケルが存在すること
がわかり、おそらくメッキされた転写層からスパッタリ
ングされたニッケルの再度のディポジションによって生
じることを示している。しかし、短時間のウェット・エ
ッチングで少量の残留物を洗浄することが可能である。
ドライ・エッチングされた平たん化層の利点はアンダー
カットの少ない緻密な構造であることである。
ドライ・エッチング中、残留物が生成される。この残留
物のオージェ解析では、少量のニッケルが存在すること
がわかり、おそらくメッキされた転写層からスパッタリ
ングされたニッケルの再度のディポジションによって生
じることを示している。しかし、短時間のウェット・エ
ッチングで少量の残留物を洗浄することが可能である。
ドライ・エッチングされた平たん化層の利点はアンダー
カットの少ない緻密な構造であることである。
ゲート長（Lg）が0.4μｍのマイクロ波MESFET集積回
路を製造するため、PMGI平たん化層を有する前述のメッ
キ転写層プロセスが使用されている。これらのデバイス
では、一般に、出力電力が420mW/mm、利得が18GHzにお
いて6dBである。
路を製造するため、PMGI平たん化層を有する前述のメッ
キ転写層プロセスが使用されている。これらのデバイス
では、一般に、出力電力が420mW/mm、利得が18GHzにお
いて6dBである。
ゲート・プロセスには、GaAs基板上にディポジットさ
れた約2,000Åの酸化物の反応性イオン・エッチング（R
IE）、及びGaAs中へのゲート溝（gate recess）へのイ
オンミリング（ionmiling）が必要である。酸化物RIEの
後、GaAs表面は第10（ａ）図に示すようにあらい。残留
物のオージェ解析により、おそらくスパッタリングされ
たニッケルの再度のディポジション（vedeposition）が
原因であることがわかった。
れた約2,000Åの酸化物の反応性イオン・エッチング（R
IE）、及びGaAs中へのゲート溝（gate recess）へのイ
オンミリング（ionmiling）が必要である。酸化物RIEの
後、GaAs表面は第10（ａ）図に示すようにあらい。残留
物のオージェ解析により、おそらくスパッタリングされ
たニッケルの再度のディポジション（vedeposition）が
原因であることがわかった。
酸化物RIEに用いる電力を小さくすると残留物は減少
するが、なくなることはない。しかし、１対１に緩衝さ
れたHF対脱イオン（DI）水（第10（ｂ）図参照）に短時
間のディッピング後の表面は、より平滑となり、イオン
ミリング・ステップ（第10（ｃ）図参照）の後では、さ
らに、平滑となる。TiーPtーAuディポジション及びリフ
ト・オフの後の最終的なMESFETゲートを第11図に示す。
するが、なくなることはない。しかし、１対１に緩衝さ
れたHF対脱イオン（DI）水（第10（ｂ）図参照）に短時
間のディッピング後の表面は、より平滑となり、イオン
ミリング・ステップ（第10（ｃ）図参照）の後では、さ
らに、平滑となる。TiーPtーAuディポジション及びリフ
ト・オフの後の最終的なMESFETゲートを第11図に示す。
PMMA平たん化層を備えるこのメッキ転写層プロセス
は、Lgが0.25μｍのマイクロ波MODFETを製造するために
用いられている。280mW/mmの出力電力と、40GHzにおけ
る6dBの利得が達成された。PMMA平たん化層は、溶媒に
よって現像されるのでMODFETの製造に対して有益であ
る。水性の塩基性レジスト現像液（aqueousbasic resis
t developer）は、基板上に存在する薄膜のAlGaAsをエ
ッチングし、そして、平たん化層のドライ・エッチング
は基板の破損を誘導する。
は、Lgが0.25μｍのマイクロ波MODFETを製造するために
用いられている。280mW/mmの出力電力と、40GHzにおけ
る6dBの利得が達成された。PMMA平たん化層は、溶媒に
よって現像されるのでMODFETの製造に対して有益であ
る。水性の塩基性レジスト現像液（aqueousbasic resis
t developer）は、基板上に存在する薄膜のAlGaAsをエ
ッチングし、そして、平たん化層のドライ・エッチング
は基板の破損を誘導する。
第12図にTiーPtーAuディポジション及びアセント中に
おけるリフト・オフ後の最終MODFETゲート構造を示す。
おけるリフト・オフ後の最終MODFETゲート構造を示す。
PMGI及びPMMAを使用するこのメッキ転写層プロセスの
マルチレベル方法（multilevel version）は、「Ｔ」断
面を有するゲートを製造するために使用することができ
る。第13図にTiーPtーAuディポジション以前の典型的な
レジスト構造を示す。ディポジション及びリフト・オフ
の後に、第14図に示す構造が形成される。この構造は、
金属線の断面積が増加すると同時に、実際のデバイス・
ゲート長は0.25μｍに保持されるという利点を有する。
これによりゲート線の抵抗が減少し、デバイスの性能を
向上させる。
マルチレベル方法（multilevel version）は、「Ｔ」断
面を有するゲートを製造するために使用することができ
る。第13図にTiーPtーAuディポジション以前の典型的な
レジスト構造を示す。ディポジション及びリフト・オフ
の後に、第14図に示す構造が形成される。この構造は、
金属線の断面積が増加すると同時に、実際のデバイス・
ゲート長は0.25μｍに保持されるという利点を有する。
これによりゲート線の抵抗が減少し、デバイスの性能を
向上させる。
本発明に係るプロセスは、Ｅービーム・リソグラフィ
に見られる露光変化に対する感度、ビーム・サイズの変
化による線量変化及びサブ・フィールドの接合エラー
（stitching errors）を最小限にする。本プロセスよ
り、良好な線幅制御と耐久性がみられる。全体的にプロ
セスは複雑であるが、個々のプロセス・ステップは比較
的簡単である。前述のプロセスでは、酸化物RIE中にメ
ッキ転写層からスパッタリングされた材料の再度のディ
ポジションが生じ、エッチングされた開口があらくなっ
てしまう欠点があったが、簡単なウェット・エッチング
によって残留物が減少させることができる。代わりに、
メッキ転写層に用いられる材料の再度のディポジション
を防ぐため、酸化物RIEのかわりにウェット酸化物エッ
チングを使用することができる。MESFET及びMODFETの性
能について提示してきたが、「Ｔ型」ゲート構造でも可
能である。
に見られる露光変化に対する感度、ビーム・サイズの変
化による線量変化及びサブ・フィールドの接合エラー
（stitching errors）を最小限にする。本プロセスよ
り、良好な線幅制御と耐久性がみられる。全体的にプロ
セスは複雑であるが、個々のプロセス・ステップは比較
的簡単である。前述のプロセスでは、酸化物RIE中にメ
ッキ転写層からスパッタリングされた材料の再度のディ
ポジションが生じ、エッチングされた開口があらくなっ
てしまう欠点があったが、簡単なウェット・エッチング
によって残留物が減少させることができる。代わりに、
メッキ転写層に用いられる材料の再度のディポジション
を防ぐため、酸化物RIEのかわりにウェット酸化物エッ
チングを使用することができる。MESFET及びMODFETの性
能について提示してきたが、「Ｔ型」ゲート構造でも可
能である。
本プロセスでは、以下に示す利点がある。本プロセス
は、0.25μｍのビームで良好な線幅制御を達成する。SE
M写真及び電気的測定によって0.25±0.05μｍの線幅制
御が常に達成される。ゲート金属ディポジションの前
に、１つの蒸着ステップしか必要としない。蒸着された
金の薄膜はＥービームによる書き込み中の放電を除去
し、メッキ転写層のメッキ・ベースとしても機能する。
は、0.25μｍのビームで良好な線幅制御を達成する。SE
M写真及び電気的測定によって0.25±0.05μｍの線幅制
御が常に達成される。ゲート金属ディポジションの前
に、１つの蒸着ステップしか必要としない。蒸着された
金の薄膜はＥービームによる書き込み中の放電を除去
し、メッキ転写層のメッキ・ベースとしても機能する。
メッキされた転写層は、塩素及びフッ素ベースのプラ
ズマ内で極めて低いドライ・エッチング速度を有する低
応力メッキ・ニッケルからなる。これは、ゲート・プロ
セスにおいて、良好な線幅制御を得ることができる。平
たん化層に用いられる材料は半導体の加工用途に応じて
選択することができる。したがって、平たん化層はPMG
I、PMMA又はnovolacレジストを含むことが可能である。
ズマ内で極めて低いドライ・エッチング速度を有する低
応力メッキ・ニッケルからなる。これは、ゲート・プロ
セスにおいて、良好な線幅制御を得ることができる。平
たん化層に用いられる材料は半導体の加工用途に応じて
選択することができる。したがって、平たん化層はPMG
I、PMMA又はnovolacレジストを含むことが可能である。
代替として、Ｅービーム露光のかわりに透明なフィー
ルド・マスクを有するDUVを使用してもよい。DUVの場
合、イメージング層はSALー601ーER7ネガ形レジストの
かわりにPMMAより構成することが好ましい。PMMA（６
％）を５秒間、500rpmでメッキ・ベース上に回転塗布す
る。次に、回転速度を30秒間、400rpmに増加させる。そ
して、PMMAを１時間、170℃のホット・プレート上で硬
化させる。次に透明なフィールド・マスクを取り付け、
220nmの波長、9,000mJのDUVによって透明フィールド・
マスクを通してPMMAを露光する。露光されたPMMAを、次
に、１分間、１対１のMIBK対ISO現像液で現像する。そ
の後、酸素プラズマを用いてデスカム（descum）を行
う。これより、チタンのドライ・エッチング及び前述の
ステップが続く。本プロセスの１つの変更例として、メ
ッキの後に、PMMAイメージング層を除去するのにSALー6
01ーER7ネガ形レジストの場合のように酸素プラズマ除
去ではなく、アセトンを用いることがある。透明なフィ
ールド・マスクを備えるこの変更されたDUVプロセスで
は、MESFETの製造に関連して0.3μｍの線を露光するこ
とが可能となる。
ルド・マスクを有するDUVを使用してもよい。DUVの場
合、イメージング層はSALー601ーER7ネガ形レジストの
かわりにPMMAより構成することが好ましい。PMMA（６
％）を５秒間、500rpmでメッキ・ベース上に回転塗布す
る。次に、回転速度を30秒間、400rpmに増加させる。そ
して、PMMAを１時間、170℃のホット・プレート上で硬
化させる。次に透明なフィールド・マスクを取り付け、
220nmの波長、9,000mJのDUVによって透明フィールド・
マスクを通してPMMAを露光する。露光されたPMMAを、次
に、１分間、１対１のMIBK対ISO現像液で現像する。そ
の後、酸素プラズマを用いてデスカム（descum）を行
う。これより、チタンのドライ・エッチング及び前述の
ステップが続く。本プロセスの１つの変更例として、メ
ッキの後に、PMMAイメージング層を除去するのにSALー6
01ーER7ネガ形レジストの場合のように酸素プラズマ除
去ではなく、アセトンを用いることがある。透明なフィ
ールド・マスクを備えるこの変更されたDUVプロセスで
は、MESFETの製造に関連して0.3μｍの線を露光するこ
とが可能となる。
これまでの説明は主として例示するためのものであ
る。本発明に係るマルチレベル・レジスト・メッキ転写
層は、280mW/mmの出力電力、利得が40GHzにおいて6dBの
利得を有するディスクリートのマイクロ波MODFETおよ
び、出力が420mW/mmの出力電力、18GHzにおいて6dBの利
得の性能を有する標準的なMESFETを備えるマイクロ波集
積回路を製造するために用いることができる。ミリメー
トル波FET及び集積回路を加工することができる。本プ
ロセスは、またMMIC及びその他のデバイスへ続けるため
の（followーon）ゲート長制御にも使用することができ
る。さまざまな実施例を説明してきたが、本発明から逸
脱することなく、本願明細書に記載した以外の多くの変
更及び修正が可能であることは当業者にとって明らかで
ある。
る。本発明に係るマルチレベル・レジスト・メッキ転写
層は、280mW/mmの出力電力、利得が40GHzにおいて6dBの
利得を有するディスクリートのマイクロ波MODFETおよ
び、出力が420mW/mmの出力電力、18GHzにおいて6dBの利
得の性能を有する標準的なMESFETを備えるマイクロ波集
積回路を製造するために用いることができる。ミリメー
トル波FET及び集積回路を加工することができる。本プ
ロセスは、またMMIC及びその他のデバイスへ続けるため
の（followーon）ゲート長制御にも使用することができ
る。さまざまな実施例を説明してきたが、本発明から逸
脱することなく、本願明細書に記載した以外の多くの変
更及び修正が可能であることは当業者にとって明らかで
ある。
以上説明したように、本願発明はＥ−ビーム・リソグ
ラフィーにおける露光変化、ビーム・サイズの変化によ
って生じる線量の変化、サブフィールド接合エラーに対
して最小の感度を与え、線幅の良好な制御と最終生成物
の耐久性を向上させる。さらに、0.25μmE−ビーム・シ
ステムとネガ形Ｅ−ビーム・レジストを用いることによ
り高いスループットの製造プロセスを可能にする。
ラフィーにおける露光変化、ビーム・サイズの変化によ
って生じる線量の変化、サブフィールド接合エラーに対
して最小の感度を与え、線幅の良好な制御と最終生成物
の耐久性を向上させる。さらに、0.25μmE−ビーム・シ
ステムとネガ形Ｅ−ビーム・レジストを用いることによ
り高いスループットの製造プロセスを可能にする。
また、転写層を設けることにより、プラズマや蒸着中
に生じるレジスト層の分解や流出を防ぎ、MEFET、MODFE
T等のさまざまな半導体プロセス・アプリケーションに
適用することができる。
に生じるレジスト層の分解や流出を防ぎ、MEFET、MODFE
T等のさまざまな半導体プロセス・アプリケーションに
適用することができる。
第１（ａ）図及び第１（ｂ）図は、径の異なるＥ−ビー
ムによるPMMA内に開口を設ける過程モデルを表した図。 第２図は、第１（ａ）図と第１（ｂ）図で得た線幅に対
する線幅の差の関係を示す図。 第３（ａ）図及び第３（ｂ）図は、径の異なるＥ−ビー
ムによるPMMA内に線を設ける過程モデルを表した図。 第４図は、第３（ａ）図と第３（ｂ）図で得た線幅に対
する線幅の差の関係を示す図。 第５（ａ）図から第５（ｅ）図は、本願発明の一実施例
であるマルチレベル・レジスト製造プロセスを説明する
図。 第６図は、メッキ・ベース上に生成されたレジスト線の
走査電子顕微鏡（SEM）の写真。 第７（ａ）図及び第７（ｃ）図は、リフトオフによる最
終構造断面のSEM写真。 第８図は、抵抗測定値に基づいて計算された線幅に対す
る線幅変化の関係を示す図。 第９（ａ）図は、二層ポジ形レジストのSEM写真。 第９（ｂ）図は、第９（ａ）図の部分拡大SEM写真。 第９（ｃ）図は、本願発明の一実施例のメッキ転写層の
SEM写真。 第９（ｄ）図は、第９（ｂ）図の部分拡大SEM写真。 第10（ａ）図から第10（ｃ）図は、ICゲート製造プロセ
スを説明するICゲートのSEM写真。 第11図は、MEFETゲートのSEM写真。 第12図は、MODFETゲートのSEM写真。 第13図は、Ｔ形ゲートのための、本願発明の一実施例一
であるマルチレベル構造のSEM写真。 第14図は、Ｔ形ゲートのSEM写真。
ムによるPMMA内に開口を設ける過程モデルを表した図。 第２図は、第１（ａ）図と第１（ｂ）図で得た線幅に対
する線幅の差の関係を示す図。 第３（ａ）図及び第３（ｂ）図は、径の異なるＥ−ビー
ムによるPMMA内に線を設ける過程モデルを表した図。 第４図は、第３（ａ）図と第３（ｂ）図で得た線幅に対
する線幅の差の関係を示す図。 第５（ａ）図から第５（ｅ）図は、本願発明の一実施例
であるマルチレベル・レジスト製造プロセスを説明する
図。 第６図は、メッキ・ベース上に生成されたレジスト線の
走査電子顕微鏡（SEM）の写真。 第７（ａ）図及び第７（ｃ）図は、リフトオフによる最
終構造断面のSEM写真。 第８図は、抵抗測定値に基づいて計算された線幅に対す
る線幅変化の関係を示す図。 第９（ａ）図は、二層ポジ形レジストのSEM写真。 第９（ｂ）図は、第９（ａ）図の部分拡大SEM写真。 第９（ｃ）図は、本願発明の一実施例のメッキ転写層の
SEM写真。 第９（ｄ）図は、第９（ｂ）図の部分拡大SEM写真。 第10（ａ）図から第10（ｃ）図は、ICゲート製造プロセ
スを説明するICゲートのSEM写真。 第11図は、MEFETゲートのSEM写真。 第12図は、MODFETゲートのSEM写真。 第13図は、Ｔ形ゲートのための、本願発明の一実施例一
であるマルチレベル構造のSEM写真。 第14図は、Ｔ形ゲートのSEM写真。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−53932（ＪＰ，Ａ) 特開 昭60−42835（ＪＰ，Ａ) 特開 昭56−93328（ＪＰ，Ａ) 特開 昭63−221628（ＪＰ，Ａ) 特開 昭63−296344（ＪＰ，Ａ) 特開 昭63−140533（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/027
Claims (1)
- 【請求項１】マルチレベル・レジスト製造プロセスであ
って、半導体材料基板上に半導体デバイスの製造に有益
なメッキ転写層を用いることを含み、以下（ａ）ないし
（ｉ）のステップを含むことを特徴とするマルチレベル
・レジスト製造プロセス、 （ａ）前記半導体材料基板上に平たん化層を設けるステ
ップ、 （ｂ）平たん化層上にメッキベースを堆積するステッ
プ、 （ｃ）イメージング層を形成するために前記メッキベー
ス上にネガ形電子ビーム・レジストを被着させるステッ
プ、 （ｄ）電子ビームで前記ネガ型電子ビームレジストを露
光させるステップ、 （ｅ）前記メッキベース表面上に、レジストの細線を生
成するために、前記ネガ形電子ビーム・レジストを現像
するステップ、 （ｆ）残っているレジストの細線を除いて、前記メッキ
ベース上に転写層をメッキするステップ、 （ｇ）前記メッキされた転写層上の開口を生成するため
に、前記レジストの細線を取り除くステップ、 （ｈ）前記平たん化層を露出させるために、前記メッキ
転写層上の前記開口内のメッキベースをエッチングする
ステップ、および （ｉ）前記メッキ転写層上の前記開口を用いて前記平た
ん化層をエッチングするステップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US315,351 | 1981-10-26 | ||
| US07/315,351 US5091342A (en) | 1989-02-24 | 1989-02-24 | Multilevel resist plated transfer layer process for fine line lithography |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02251129A JPH02251129A (ja) | 1990-10-08 |
| JP3041625B2 true JP3041625B2 (ja) | 2000-05-15 |
Family
ID=23224005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2044256A Expired - Fee Related JP3041625B2 (ja) | 1989-02-24 | 1990-02-23 | マルチレベル・レジストの製造プロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091342A (ja) |
| EP (1) | EP0384145B1 (ja) |
| JP (1) | JP3041625B2 (ja) |
| DE (1) | DE69014347T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5342481A (en) * | 1991-02-15 | 1994-08-30 | Sony Corporation | Dry etching method |
| KR950027933A (ko) * | 1994-03-21 | 1995-10-18 | 김주용 | 위상반전 마스크 |
| IT1271298B (it) * | 1994-12-20 | 1997-05-27 | Alcatel Italia | Processo fotolitografico per contatto per la realizzazione di linee metalliche su un substrato |
| US5834159A (en) * | 1996-04-22 | 1998-11-10 | Advanced Micro Devices, Inc. | Image reversal technique for forming small structures in integrated circuits |
| KR100490575B1 (ko) * | 2001-08-03 | 2005-05-17 | 야마하 가부시키가이샤 | 귀금속 박막 패턴 형성방법 |
| US7229745B2 (en) * | 2004-06-14 | 2007-06-12 | Bae Systems Information And Electronic Systems Integration Inc. | Lithographic semiconductor manufacturing using a multi-layered process |
| WO2006025006A1 (en) * | 2004-08-31 | 2006-03-09 | Koninklijke Philips Electronics N.V. | Method for producing a multi-stage recess in a layer structure and a field effect transistor with a multi-recessed gate |
| US7224258B2 (en) * | 2004-09-27 | 2007-05-29 | Ohmcraft, Inc. | Fine line thick film resistors by photolithography |
| KR100684271B1 (ko) * | 2005-03-11 | 2007-02-20 | 한국표준과학연구원 | 금속, 반도체, 절연체 패턴의 선폭과 크기를 줄이는 방법 |
| KR100738056B1 (ko) * | 2005-05-18 | 2007-07-12 | 삼성에스디아이 주식회사 | Ｆｅｄ의 제조방법 |
| US20070134943A2 (en) * | 2006-04-02 | 2007-06-14 | Dunnrowicz Clarence J | Subtractive - Additive Edge Defined Lithography |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4165395A (en) * | 1977-06-30 | 1979-08-21 | International Business Machines Corporation | Process for forming a high aspect ratio structure by successive exposures with electron beam and actinic radiation |
| US4266333A (en) * | 1979-04-27 | 1981-05-12 | Rca Corporation | Method of making a Schottky barrier field effect transistor |
| US4376664A (en) * | 1979-05-31 | 1983-03-15 | Fujitsu Limited | Method of producing a semiconductor device |
| JPS59141222A (ja) * | 1983-01-31 | 1984-08-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4532002A (en) * | 1984-04-10 | 1985-07-30 | Rca Corporation | Multilayer planarizing structure for lift-off technique |
-
1989
- 1989-02-24 US US07/315,351 patent/US5091342A/en not_active Expired - Lifetime
-
1990
- 1990-01-24 DE DE69014347T patent/DE69014347T2/de not_active Expired - Fee Related
- 1990-01-24 EP EP90101421A patent/EP0384145B1/en not_active Expired - Lifetime
- 1990-02-23 JP JP2044256A patent/JP3041625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0384145B1 (en) | 1994-11-30 |
| JPH02251129A (ja) | 1990-10-08 |
| EP0384145A1 (en) | 1990-08-29 |
| DE69014347D1 (de) | 1995-01-12 |
| US5091342A (en) | 1992-02-25 |
| DE69014347T2 (de) | 1995-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4871630A (en) | Mask using lithographic image size reduction | |
| US4707218A (en) | Lithographic image size reduction | |
| EP0238690B1 (en) | Process for forming sidewalls | |
| US6255035B1 (en) | Method of creating optimal photoresist structures used in the manufacture of metal T-gates for high-speed semiconductor devices | |
| US4687730A (en) | Lift-off technique for producing metal pattern using single photoresist processing and oblique angle metal deposition | |
| EP0818810A2 (en) | Method of fabricating high beta HBT devices | |
| JP3041625B2 (ja) | マルチレベル・レジストの製造プロセス | |
| US4496419A (en) | Fine line patterning method for submicron devices | |
| US4687541A (en) | Dual deposition single level lift-off process | |
| US5122387A (en) | Developing solution and pattern forming method using the same | |
| US6372414B1 (en) | Lift-off process for patterning fine metal lines | |
| EP0877417A1 (en) | Method for fabrication of electrodes and other electrically-conductive structures | |
| Studebaker | Electron-beam written multilevel resist process applied to GaAs FET gate fabrication | |
| WO1983003485A1 (en) | Electron beam-optical hybrid lithographic resist process | |
| JPH0263059A (ja) | 微細パターン形成方法 | |
| JPH03257825A (ja) | 半導体装置の製造方法 | |
| JPH03141632A (ja) | パターン形成法及び半導体装置の製造方法 | |
| CA1260627A (en) | Lithographic image size reduction photomask | |
| JP3131016B2 (ja) | ネガ型レジストパターンの形成方法 | |
| JPH02156244A (ja) | パターン形成方法 | |
| JPS6066432A (ja) | 微細パタ−ン形成法 | |
| JPS646448B2 (ja) | ||
| JPH01243476A (ja) | 電極形成方法 | |
| JPS61285725A (ja) | 微細パタ−ン形成方法 | |
| JPH05234858A (ja) | Ｘ線露光マスクとその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080310 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090310 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |