JP3037313B1 - 移動通信基地局変復調装置におけるデイジ―チェイン接続方法及び装置 - Google Patents
移動通信基地局変復調装置におけるデイジ―チェイン接続方法及び装置Info
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- JP3037313B1 JP3037313B1 JP11013748A JP1374899A JP3037313B1 JP 3037313 B1 JP3037313 B1 JP 3037313B1 JP 11013748 A JP11013748 A JP 11013748A JP 1374899 A JP1374899 A JP 1374899A JP 3037313 B1 JP3037313 B1 JP 3037313B1
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Abstract
【要約】
【課題】基地局変復調装置において、装置リセットをか
けても、下位側に接続されている装置がシステムダウン
することを回避する方法及び装置の提供。 【解決手段】バイポーラ／ユニポーラ変換手段とＢ８Ｚ
Ｓデコード手段と多重分離手段とを備え、ハイウェイか
らのバイポーラ信号をユニポーラ信号に変換し、下位側
ハイウェイと上位側ハイウェイとの間でタイムスロット
（ＴＳ）の多重変換を行う多重変換部と、ハイウェイデ
ータの中継、ハイウェイ回線の障害監視、回線クロック
を基準に装置内クロックの生成を行うハイウェインタフ
ェース部と、を含み、前記多重変換部は、装置リセット
ではリセットされず装置内で独立したリセット系統を有
し、前記多重変換部を介してデイジーチェイン接続され
る。
けても、下位側に接続されている装置がシステムダウン
することを回避する方法及び装置の提供。 【解決手段】バイポーラ／ユニポーラ変換手段とＢ８Ｚ
Ｓデコード手段と多重分離手段とを備え、ハイウェイか
らのバイポーラ信号をユニポーラ信号に変換し、下位側
ハイウェイと上位側ハイウェイとの間でタイムスロット
（ＴＳ）の多重変換を行う多重変換部と、ハイウェイデ
ータの中継、ハイウェイ回線の障害監視、回線クロック
を基準に装置内クロックの生成を行うハイウェインタフ
ェース部と、を含み、前記多重変換部は、装置リセット
ではリセットされず装置内で独立したリセット系統を有
し、前記多重変換部を介してデイジーチェイン接続され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、移動無線通信シス
テムに関し、移動通信基地局変復調装置におけるデイジ
ーチェイン接続回路に関する。
テムに関し、移動通信基地局変復調装置におけるデイジ
ーチェイン接続回路に関する。
【０００２】
【従来の技術】従来、移動通信基地局において、回線の
接続方法として、デイジーチェイン接続を行う場合、移
動通信基地局装置に、多重変換装置（ＭＵＸ）を接続す
るか、もしくは、図１２に示すように、移動通信基地局
変復調装置１１０のハイウェイインターフェース１１１
を介して接続する方法が用いられていた。図１２を参照
すると、従来の基地局変復調装置１１０では、主にハイ
ウェイ回線のインターフェースを担うハイウェイインタ
ーフェース部１１１と、無線インターフェースを担う送
受信部２１３と、装置内の監視制御を行う監視制御部２
１４と、を備えて構成されており、複数の基地局変復調
装置１１０、１２０、…１ｎ０は、それぞれハイウェイ
インターフェース部１１１、１２１、…１ｎ１を介して
デイジーチェイン接続方式で交換局１００に接続され
る。
接続方法として、デイジーチェイン接続を行う場合、移
動通信基地局装置に、多重変換装置（ＭＵＸ）を接続す
るか、もしくは、図１２に示すように、移動通信基地局
変復調装置１１０のハイウェイインターフェース１１１
を介して接続する方法が用いられていた。図１２を参照
すると、従来の基地局変復調装置１１０では、主にハイ
ウェイ回線のインターフェースを担うハイウェイインタ
ーフェース部１１１と、無線インターフェースを担う送
受信部２１３と、装置内の監視制御を行う監視制御部２
１４と、を備えて構成されており、複数の基地局変復調
装置１１０、１２０、…１ｎ０は、それぞれハイウェイ
インターフェース部１１１、１２１、…１ｎ１を介して
デイジーチェイン接続方式で交換局１００に接続され
る。
【０００３】
【発明が解決しようとする課題】移動通信基地局装置
に、多重変換装置（ＭＵＸ）を接続する場合、基地局変
復調装置の他に、多重変換装置を新たに設置する必要が
あり、コスト及び設置スペース等が増加するため、あま
り簡易な方法とはいえない。
に、多重変換装置（ＭＵＸ）を接続する場合、基地局変
復調装置の他に、多重変換装置を新たに設置する必要が
あり、コスト及び設置スペース等が増加するため、あま
り簡易な方法とはいえない。
【０００４】また、移動通信基地局変復調装置１１０の
ハイウェイインターフェース部１１１を介して接続する
方法は、他に装置を用意する必要が無く、比較的簡易に
デイジーチェイン接続を実現することができる。しかし
ながら、例えば装置に障害が発生し、装置リセットをか
けた場合、下位側の装置がシステムダウンしてしまう、
という問題がある。この問題点について説明する。
ハイウェイインターフェース部１１１を介して接続する
方法は、他に装置を用意する必要が無く、比較的簡易に
デイジーチェイン接続を実現することができる。しかし
ながら、例えば装置に障害が発生し、装置リセットをか
けた場合、下位側の装置がシステムダウンしてしまう、
という問題がある。この問題点について説明する。
【０００５】図１３は、図１２に示した従来のハイウェ
イインターフェース部１１１の構成を示す図である。図
１３を参照すると、上位回線用のバイポーラ／ユニポー
ラ変換部３０１と、下位回線用のバイポーラ／ユニポー
ラ変換部３０２と、ハイウェイ制御部３０３と、ブロッ
ク変換部３０４と、を備えている。
イインターフェース部１１１の構成を示す図である。図
１３を参照すると、上位回線用のバイポーラ／ユニポー
ラ変換部３０１と、下位回線用のバイポーラ／ユニポー
ラ変換部３０２と、ハイウェイ制御部３０３と、ブロッ
ク変換部３０４と、を備えている。
【０００６】図１３に示すように、デイジーチェインを
実現する上位ハイウェイ回線と下位ハイウェイ回線の多
重変換を、装置内バスの回線設定を行う為のブロック交
換部３０４を用いて行っているため、ハイウェイインタ
ーフェース部がリセットされると、ブロック交換部３０
４の回線設定が初期化されてしまい、多重変換は行われ
ない。このため、下位回線側の装置がシステムダウンし
てしまう。
実現する上位ハイウェイ回線と下位ハイウェイ回線の多
重変換を、装置内バスの回線設定を行う為のブロック交
換部３０４を用いて行っているため、ハイウェイインタ
ーフェース部がリセットされると、ブロック交換部３０
４の回線設定が初期化されてしまい、多重変換は行われ
ない。このため、下位回線側の装置がシステムダウンし
てしまう。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、装置リセットを
かけた場合でも、下位側に接続されている装置がシステ
ムダウンすることを回避する方法及び装置を提供するこ
とにある。
てなされたものであって、その目的は、装置リセットを
かけた場合でも、下位側に接続されている装置がシステ
ムダウンすることを回避する方法及び装置を提供するこ
とにある。
【０００８】本発明の他の目的は、システムのコストの
低減、省スペース化、及び、接続の簡易化を図る方法及
び装置を提供することにある。
低減、省スペース化、及び、接続の簡易化を図る方法及
び装置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明は、バイポーラ／ユニポーラ変換機能とＢ８ＺＳコー
ダ機能に、多重分離機能を備え、ハイウェイからのバイ
ポーラ信号をユニポーラ信号に変換し、下位側ハイウェ
イと上位側ハイウェイとの間でタイムスロット（ＴＳ）
の多重変換を行う多重変換部と、ハイウェイデータの中
継、ハイウェイ回線の障害監視、回線クロックを基準に
装置内クロックの生成を行うハイウェイインターフェー
ス部と、を含み、前記多重変換部は、装置リセットでは
リセットされず、装置内で独立したリセット系統を有
し、前記多重変換部を介してデイジーチェイン接続され
ることを特徴とする。
明は、バイポーラ／ユニポーラ変換機能とＢ８ＺＳコー
ダ機能に、多重分離機能を備え、ハイウェイからのバイ
ポーラ信号をユニポーラ信号に変換し、下位側ハイウェ
イと上位側ハイウェイとの間でタイムスロット（ＴＳ）
の多重変換を行う多重変換部と、ハイウェイデータの中
継、ハイウェイ回線の障害監視、回線クロックを基準に
装置内クロックの生成を行うハイウェイインターフェー
ス部と、を含み、前記多重変換部は、装置リセットでは
リセットされず、装置内で独立したリセット系統を有
し、前記多重変換部を介してデイジーチェイン接続され
ることを特徴とする。
【００１０】本発明において、多重変換部は、ハイウェ
イインターフェース部が運用中は、ハイウェイインター
フェース部からのクロック信号に同期し、ハイウェイイ
ンターフェース部からのデータ信号と、下位側ハイウェ
イを上位側ハイウェイとの間で多重変換を行い、ハイウ
ェイインターフェース部が非運用中のとき、上りは下位
側ハイウェイのクロック信号に同期し、下りは上位側ハ
イウェイのクロック信号に同期し、上下ハイウェイのみ
多重変換を行うことにより、デイジーチェイン接続を実
現する。
イインターフェース部が運用中は、ハイウェイインター
フェース部からのクロック信号に同期し、ハイウェイイ
ンターフェース部からのデータ信号と、下位側ハイウェ
イを上位側ハイウェイとの間で多重変換を行い、ハイウ
ェイインターフェース部が非運用中のとき、上りは下位
側ハイウェイのクロック信号に同期し、下りは上位側ハ
イウェイのクロック信号に同期し、上下ハイウェイのみ
多重変換を行うことにより、デイジーチェイン接続を実
現する。
【００１１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明では、図２に示すように、ハイウェイイン
ターフェース部から、バイポーラ／ユニポーラ変換機能
とＢ８ＺＳコーダ機能とを分離し、新たに多重分離機能
を追加した多重変換部４０６を備え、そのリセットを、
装置リセットとは別系統とすることにより、システムの
信頼性を損なうこと無く、簡易にデイジーチェイン構成
を実現するものである。
する。本発明では、図２に示すように、ハイウェイイン
ターフェース部から、バイポーラ／ユニポーラ変換機能
とＢ８ＺＳコーダ機能とを分離し、新たに多重分離機能
を追加した多重変換部４０６を備え、そのリセットを、
装置リセットとは別系統とすることにより、システムの
信頼性を損なうこと無く、簡易にデイジーチェイン構成
を実現するものである。
【００１２】このように、ハイウェイインターフェース
による通信装置間のデイジーチェイン接続を、多重変換
装置（ＭＵＸ）を用いることなく、同等のデイジーチェ
イン接続ができるため、コストダウンと設置の簡易化を
図ることができる。
による通信装置間のデイジーチェイン接続を、多重変換
装置（ＭＵＸ）を用いることなく、同等のデイジーチェ
イン接続ができるため、コストダウンと設置の簡易化を
図ることができる。
【００１３】ハイウェイインターフェースのインターフ
ェースの規格として、主に、１．５４４Ｍｂｉｔ／ｓ・
ＡＭＩ符号と、２．０４８Ｍｂｉｔ／ｓ・ＣＭＩ符号の
ものがある。
ェースの規格として、主に、１．５４４Ｍｂｉｔ／ｓ・
ＡＭＩ符号と、２．０４８Ｍｂｉｔ／ｓ・ＣＭＩ符号の
ものがある。
【００１４】また、装置に障害が発生し、装置リセット
をかけたとき、下位側に接続された装置をシステムダウ
ンすることが無い。
をかけたとき、下位側に接続された装置をシステムダウ
ンすることが無い。
【００１５】図１は、本発明の一実施の形態の装置構成
及び接続形態を示す図である。図１を参照すると、基地
局変復調装置２１０〜２ｎ０の多重変換部２１２〜２ｎ
２は、ハイウェイ（ＨＷＹ）からのバイポーラ信号をユ
ニポーラ信号に変換し、下位側ハイウェイと上位側ハイ
ウェイとの間でタイムスロット（ＴＳ）の多重変換を行
う。
及び接続形態を示す図である。図１を参照すると、基地
局変復調装置２１０〜２ｎ０の多重変換部２１２〜２ｎ
２は、ハイウェイ（ＨＷＹ）からのバイポーラ信号をユ
ニポーラ信号に変換し、下位側ハイウェイと上位側ハイ
ウェイとの間でタイムスロット（ＴＳ）の多重変換を行
う。
【００１６】基地局変復調装置２１０〜２ｎ０のハイウ
ェイインターフェース部２１１〜２ｎ２は、ハイウェイ
データの中継、ハイウェイ回線の障害監視、回線クロッ
クを基準に装置内クロックの生成等を行う。なお、基地
局変復調装置２１０〜２ｎ０はいずれも同一構成とされ
ている。
ェイインターフェース部２１１〜２ｎ２は、ハイウェイ
データの中継、ハイウェイ回線の障害監視、回線クロッ
クを基準に装置内クロックの生成等を行う。なお、基地
局変復調装置２１０〜２ｎ０はいずれも同一構成とされ
ている。
【００１７】本発明の一実施の形態において、基地局変
復調装置２１０では、図１２に示した従来のハイウェイ
インターフェース部１１１（図１参照）から、バイポー
ラ／ユニポーラ変換機能と、Ｂ８ＺＳコーダ機能を分離
し、新たに多重分離機能を追加した多重変換部２１２を
備えている。
復調装置２１０では、図１２に示した従来のハイウェイ
インターフェース部１１１（図１参照）から、バイポー
ラ／ユニポーラ変換機能と、Ｂ８ＺＳコーダ機能を分離
し、新たに多重分離機能を追加した多重変換部２１２を
備えている。
【００１８】多重変換部２１２は、基地局変復調装置２
１０内で独立したリセット系統を持ち、装置リセットは
きかない。これにより、装置内各部に障害が発生し、装
置リセットをかけた場合にも、下位側に接続されている
装置をシステムダウンさせることがない。また、多重変
換装置（ＭＵＸ）を用いた場合に比べ、比較的コストを
抑え、簡易にデイジーチェイン構成を実現する。
１０内で独立したリセット系統を持ち、装置リセットは
きかない。これにより、装置内各部に障害が発生し、装
置リセットをかけた場合にも、下位側に接続されている
装置をシステムダウンさせることがない。また、多重変
換装置（ＭＵＸ）を用いた場合に比べ、比較的コストを
抑え、簡易にデイジーチェイン構成を実現する。
【００１９】
【実施例】本発明の実施例について図面を参照して説明
する。本発明の第１の実施例として、１５４４ｋｂｉｔ
／ｓ・ＡＭＩ符号に準拠したハイウェイを使用した場合
について説明する。
する。本発明の第１の実施例として、１５４４ｋｂｉｔ
／ｓ・ＡＭＩ符号に準拠したハイウェイを使用した場合
について説明する。
【００２０】図１は、本発明の第１の実施例をなすデイ
ジーチェイン接続回路を有する基地局変復調装置の構成
を示す図である。図１を参照すると、複数の基地局変復
調装置２１０〜２ｎ０は、ハイウェイ回線＃１〜＃ｎに
よって、デイジーチェイン接続されている。
ジーチェイン接続回路を有する基地局変復調装置の構成
を示す図である。図１を参照すると、複数の基地局変復
調装置２１０〜２ｎ０は、ハイウェイ回線＃１〜＃ｎに
よって、デイジーチェイン接続されている。
【００２１】各基地局変復調装置２１０〜２ｎ０は、そ
れぞれハイウェイインターフェース部２１１〜２ｎ１
と、多重変換部２１２〜２ｎ２と、送受信部２１３〜２
ｎ３と、監視制御部２１４〜２ｎ４とを備えて構成され
ている。なお、基地局変復調装置２１０〜２ｎ０はいず
れも同一の構成とされている。
れぞれハイウェイインターフェース部２１１〜２ｎ１
と、多重変換部２１２〜２ｎ２と、送受信部２１３〜２
ｎ３と、監視制御部２１４〜２ｎ４とを備えて構成され
ている。なお、基地局変復調装置２１０〜２ｎ０はいず
れも同一の構成とされている。
【００２２】多重変換部２１２〜２ｎ２は、ハイウェイ
回線の上位回線及び下位回線の受信信号をバイポーラ信
号からユニポーラ信号に、送信信号をユニポーラ信号か
らバイポーラ信号に変換し、受信信号よりそれぞれフレ
ーム信号を生成し、上位回線のタイムスロット（ＴＳ）
と下位回線のタイムスロット（ＴＳ）のデータ多重変換
を行う。
回線の上位回線及び下位回線の受信信号をバイポーラ信
号からユニポーラ信号に、送信信号をユニポーラ信号か
らバイポーラ信号に変換し、受信信号よりそれぞれフレ
ーム信号を生成し、上位回線のタイムスロット（ＴＳ）
と下位回線のタイムスロット（ＴＳ）のデータ多重変換
を行う。
【００２３】ハイウェイインターフェース部２１１〜２
ｎ１は、多重変換部２１２〜２ｎ２により、ユニポーラ
信号に変換されたハイウェイ信号と装置内バスとの中継
を行い、回線の障害監視（ＣＲＣチェック、フレーム同
期確立、障害通知等）を行う。
ｎ１は、多重変換部２１２〜２ｎ２により、ユニポーラ
信号に変換されたハイウェイ信号と装置内バスとの中継
を行い、回線の障害監視（ＣＲＣチェック、フレーム同
期確立、障害通知等）を行う。
【００２４】送受信部２１３〜２ｎ３は、端末との送受
信を行う。
信を行う。
【００２５】監視制御部２１４〜２ｎ４は装置内の各種
監視制御を行う。
監視制御を行う。
【００２６】図１を参照すると、装置リセットの有効範
囲は、多重変換部２１２を除いた部分とされている。こ
れにより、ハイウェイインターフェース２１１、送受信
部２１３、または監視制御部２１４に障害が発生した場
合、装置リセットを実行しても、多重変換部２１２はリ
セットされず、デイジーチェイン接続された基地局変復
調装置２２０〜２ｎ０がシステムダウンすることはな
い。
囲は、多重変換部２１２を除いた部分とされている。こ
れにより、ハイウェイインターフェース２１１、送受信
部２１３、または監視制御部２１４に障害が発生した場
合、装置リセットを実行しても、多重変換部２１２はリ
セットされず、デイジーチェイン接続された基地局変復
調装置２２０〜２ｎ０がシステムダウンすることはな
い。
【００２７】次に、本発明の一実施例における多重変換
部２１２〜２ｎ２の構成について説明する。図３は、本
発明の一実施例における多重変換部２１２〜２ｎ２の構
成をブロック図にて示したものである。
部２１２〜２ｎ２の構成について説明する。図３は、本
発明の一実施例における多重変換部２１２〜２ｎ２の構
成をブロック図にて示したものである。
【００２８】図３を参照すると、多重変換部２１２〜２
ｎ２は、バイポーラ／ユニポーラ変換部５０１、５０３
と、ユニポーラ／バイポーラ変換部５０２、５０４と、
Ｂ８ＺＳデコーダ５０５、５０７と、Ｂ８ＺＳエンコー
ダ５０６、５０８と、フレーム信号生成部５０９、５１
０と、データ分離多重部５１３とを備えて構成されてい
る。
ｎ２は、バイポーラ／ユニポーラ変換部５０１、５０３
と、ユニポーラ／バイポーラ変換部５０２、５０４と、
Ｂ８ＺＳデコーダ５０５、５０７と、Ｂ８ＺＳエンコー
ダ５０６、５０８と、フレーム信号生成部５０９、５１
０と、データ分離多重部５１３とを備えて構成されてい
る。
【００２９】データ多重分離部５１３は、上位側送信信
号データ多重部５１１と下位側送信データ多重部５１２
とを含む。
号データ多重部５１１と下位側送信データ多重部５１２
とを含む。
【００３０】パイポーラ／ユニポーラ変換部５０１は、
上位ハイウェイ回線の下り信号ＩＮ０［＋］、ＩＮ０
［−］を受信し、バイポーラ／ユニポーラ変換を行い、
また、クロック信号Ｒ−ＣＯを抽出する。
上位ハイウェイ回線の下り信号ＩＮ０［＋］、ＩＮ０
［−］を受信し、バイポーラ／ユニポーラ変換を行い、
また、クロック信号Ｒ−ＣＯを抽出する。
【００３１】Ｂ８ＺＳデコーダ５０５は、ユニポーラ変
換された正極側ハイウェイデータ信号Ｒ−Ｄ０Ｐ、及び
負極側ハイウェイデータ信号Ｒ−Ｄ０Ｍから、ハイウェ
イ抽出クロック信号Ｒ−Ｃ０を用いて、Ｂ８ＺＳデコー
ドを行い、データ信号ＲＤ０を生成する。
換された正極側ハイウェイデータ信号Ｒ−Ｄ０Ｐ、及び
負極側ハイウェイデータ信号Ｒ−Ｄ０Ｍから、ハイウェ
イ抽出クロック信号Ｒ−Ｃ０を用いて、Ｂ８ＺＳデコー
ドを行い、データ信号ＲＤ０を生成する。
【００３２】フレーム信号生成部５０９は、データ信号
ＲＤ０からＦビットの検出を行い、フレーム信号ＲＦ０
を生成する。
ＲＤ０からＦビットの検出を行い、フレーム信号ＲＦ０
を生成する。
【００３３】データ分離多重部５１３は、データ信号Ｒ
Ｄ０、クロック信号ＲＣ０、フレーム信号ＲＦ０をハイ
ウェイインターフェース部に対しては、そのまま出力し
（ＲＤＵ、ＲＣＵ、ＲＦＵ）、下位ハイウェイ回線に対
しては、下位側送信信号のデータ多重部５１２でハイウ
ェイインターフェース部からの下りデータ信号ＴＤＤと
多重を行い、データ信号ＴＤ１、クロック信号ＴＣ１を
Ｂ８ＺＳエンコーダ５０８に対して出力する。
Ｄ０、クロック信号ＲＣ０、フレーム信号ＲＦ０をハイ
ウェイインターフェース部に対しては、そのまま出力し
（ＲＤＵ、ＲＣＵ、ＲＦＵ）、下位ハイウェイ回線に対
しては、下位側送信信号のデータ多重部５１２でハイウ
ェイインターフェース部からの下りデータ信号ＴＤＤと
多重を行い、データ信号ＴＤ１、クロック信号ＴＣ１を
Ｂ８ＺＳエンコーダ５０８に対して出力する。
【００３４】Ｂ８ＺＳエンコーダ５０８は、データ信号
ＴＤ１から正極、及び負極データ信号を生成し、それぞ
れＢ８ＺＳエンコードを行い、正極側ハイウェイデータ
信号Ｔ−Ｄ１Ｐ、負極側ハイウェイデータ信号Ｔ−Ｄ１
Ｍ、及び送信クロック信号Ｔ−Ｃ１を出力する。
ＴＤ１から正極、及び負極データ信号を生成し、それぞ
れＢ８ＺＳエンコードを行い、正極側ハイウェイデータ
信号Ｔ−Ｄ１Ｐ、負極側ハイウェイデータ信号Ｔ−Ｄ１
Ｍ、及び送信クロック信号Ｔ−Ｃ１を出力する。
【００３５】ユニポーラ／バイポーラ変換部５０４は、
送信クロック信号Ｔ−Ｃ１を用いてユニポーラデータ信
号Ｔ−Ｄ１Ｐ、Ｔ−Ｄ１Ｍをデューティ５０％のＲＺ信
号に変換し、更にレベル変換を行い、バイポーラ信号を
ＯＵＴ１［＋］、ＯＵＴ１［−］出力する。
送信クロック信号Ｔ−Ｃ１を用いてユニポーラデータ信
号Ｔ−Ｄ１Ｐ、Ｔ−Ｄ１Ｍをデューティ５０％のＲＺ信
号に変換し、更にレベル変換を行い、バイポーラ信号を
ＯＵＴ１［＋］、ＯＵＴ１［−］出力する。
【００３６】パイポーラ／ユニポーラ変換部５０３は、
下位ハイウェイ回線の上り信号ＩＮ１［＋］、ＩＮ１
［−］を受信し、バイポーラ／ユニポーラ変換を行い、
また、クロック信号Ｒ−Ｃ１を抽出する。
下位ハイウェイ回線の上り信号ＩＮ１［＋］、ＩＮ１
［−］を受信し、バイポーラ／ユニポーラ変換を行い、
また、クロック信号Ｒ−Ｃ１を抽出する。
【００３７】Ｂ８ＺＳデコーダ５０７は、ユニポーラ変
換された正極側ハイウェイデータ信号Ｒ−Ｄ１Ｐ、及び
負極側ハイウェイデータ信号Ｒ−Ｄ１Ｍから、ハイウェ
イ抽出クロック信号Ｒ−Ｃ１を用いて、Ｂ８ＺＳデコー
ドを行い、データ信号ＲＤ１を生成する。
換された正極側ハイウェイデータ信号Ｒ−Ｄ１Ｐ、及び
負極側ハイウェイデータ信号Ｒ−Ｄ１Ｍから、ハイウェ
イ抽出クロック信号Ｒ−Ｃ１を用いて、Ｂ８ＺＳデコー
ドを行い、データ信号ＲＤ１を生成する。
【００３８】フレーム信号生成部５１０は、データ信号
ＲＤ１からＦビットの検出を行い、フレーム信号ＲＦ１
を生成する。
ＲＤ１からＦビットの検出を行い、フレーム信号ＲＦ１
を生成する。
【００３９】データ分離多重部５１１は、データ信号Ｒ
Ｄ１、クロック信号ＲＣ１、フレーム信号ＲＦ１をハイ
ウェイインターフェース部に対してはそのまま出力し
（ＲＤＤ、ＲＣＤ、ＲＦＤ）、上位ハイウェイ回線に対
しては、上位側送信信号のデータ多重部５１１でハイウ
ェイインターフェース部からの上りデータ信号ＴＤＵと
多重を行い、データ信号ＴＤ０、クロック信号ＴＣ０を
Ｂ８ＺＳエンコーダ５０６に対して出力する。
Ｄ１、クロック信号ＲＣ１、フレーム信号ＲＦ１をハイ
ウェイインターフェース部に対してはそのまま出力し
（ＲＤＤ、ＲＣＤ、ＲＦＤ）、上位ハイウェイ回線に対
しては、上位側送信信号のデータ多重部５１１でハイウ
ェイインターフェース部からの上りデータ信号ＴＤＵと
多重を行い、データ信号ＴＤ０、クロック信号ＴＣ０を
Ｂ８ＺＳエンコーダ５０６に対して出力する。
【００４０】Ｂ８ＺＳエンコーダ５０６は、ＴＤ０から
正極、及び負極データ信号を生成し、それぞれＢ８ＺＳ
エンコードを行い、正極側ハイウェイデータ信号Ｔ−Ｄ
０Ｐ、負極側ハイウェイデータ信号Ｔ−Ｄ０Ｍ、及び送
信クロック信号Ｔ−Ｃ０を出力する。
正極、及び負極データ信号を生成し、それぞれＢ８ＺＳ
エンコードを行い、正極側ハイウェイデータ信号Ｔ−Ｄ
０Ｐ、負極側ハイウェイデータ信号Ｔ−Ｄ０Ｍ、及び送
信クロック信号Ｔ−Ｃ０を出力する。
【００４１】ユニポーラ／バイポーラ変換部５０２は、
送信クロック信号Ｔ−Ｃ０を用いてユニポーラデータ信
号Ｔ−Ｄ０Ｐ、Ｔ−Ｄ０Ｍをデューティ５０％のＲＺ信
号に変換し、更にレベル変換を行いバイポーラ信号ＯＵ
Ｔ０［＋］、ＯＵＴ０［−］を出力する。
送信クロック信号Ｔ−Ｃ０を用いてユニポーラデータ信
号Ｔ−Ｄ０Ｐ、Ｔ−Ｄ０Ｍをデューティ５０％のＲＺ信
号に変換し、更にレベル変換を行いバイポーラ信号ＯＵ
Ｔ０［＋］、ＯＵＴ０［−］を出力する。
【００４２】データ多重部５１１、及びデータ多重部５
１２は共に、ハイウェイインターフェース部が運用時
（ＨＩＵＡＣＴ信号＝“Ｈ”）のみ、ハイウェイインタ
ーフェース部２１１からの送信信号ＴＤＵ及びＴＤＤを
それぞれ多重する。
１２は共に、ハイウェイインターフェース部が運用時
（ＨＩＵＡＣＴ信号＝“Ｈ”）のみ、ハイウェイインタ
ーフェース部２１１からの送信信号ＴＤＵ及びＴＤＤを
それぞれ多重する。
【００４３】ハイウェイインターフェース部２１１が非
運用時（ＨＩＵＡＣＴ＝“Ｌ”）、データ多重部５１１
は、受信したデータ信号ＲＤ１、クロック信号ＲＣ１を
そのままＴＤ０、ＴＣ０に出力し、データ多重部５１２
は、受信したデータ信号ＲＤ０、クロック信号ＲＣ０を
そのままＴＤ１、ＴＣ１に出力する。
運用時（ＨＩＵＡＣＴ＝“Ｌ”）、データ多重部５１１
は、受信したデータ信号ＲＤ１、クロック信号ＲＣ１を
そのままＴＤ０、ＴＣ０に出力し、データ多重部５１２
は、受信したデータ信号ＲＤ０、クロック信号ＲＣ０を
そのままＴＤ１、ＴＣ１に出力する。
【００４４】かかる構成により、装置リセットがかか
り、ハイウェイインターフェース部２１１が非運用状態
になったときでも、上位ハイウェイと下位ハイウェイの
回線接続状態は維持される。
り、ハイウェイインターフェース部２１１が非運用状態
になったときでも、上位ハイウェイと下位ハイウェイの
回線接続状態は維持される。
【００４５】次に、デイジーチェイン接続を実現するデ
ータ多重部５１１の構成について説明する。
ータ多重部５１１の構成について説明する。
【００４６】図６は、本発明の一実施例におけるデータ
多重部５１１の構成を示すブロック図である。図６を参
照すると、データ多重部５１１は、デュアルポートＲＡ
Ｍ（DUAL PORT RAM、「ＤＰ−ＲＡＭ」という）８０７
と、シリアル／パラレル変換（Ｓ／Ｐ変換）部８０１
と、ライトアドレス生成部８０２と、ライトパルス生成
部８０３と、パラレル／シリアル変換（Ｐ／Ｓ変換）部
８０９と、リードアドレス生成部８１０と、ロードパル
ス生成部８１１と、アドレス比較・面制御部部８０８
と、セレクタ８０４〜８０６と、データ合成部８１２
と、ＣＲＣビット挿入８１３部とを備えている。
多重部５１１の構成を示すブロック図である。図６を参
照すると、データ多重部５１１は、デュアルポートＲＡ
Ｍ（DUAL PORT RAM、「ＤＰ−ＲＡＭ」という）８０７
と、シリアル／パラレル変換（Ｓ／Ｐ変換）部８０１
と、ライトアドレス生成部８０２と、ライトパルス生成
部８０３と、パラレル／シリアル変換（Ｐ／Ｓ変換）部
８０９と、リードアドレス生成部８１０と、ロードパル
ス生成部８１１と、アドレス比較・面制御部部８０８
と、セレクタ８０４〜８０６と、データ合成部８１２
と、ＣＲＣビット挿入８１３部とを備えている。
【００４７】Ｓ／Ｐ変換部８０１は、受信したＲＤ１を
８ビットパラレルデータに変換する。
８ビットパラレルデータに変換する。
【００４８】ライトアドレス生成部８０２は、クロック
信号ＲＣ１、フレーム信号ＲＦ１から各タイムスロット
毎にライトアドレスを生成する。
信号ＲＣ１、フレーム信号ＲＦ１から各タイムスロット
毎にライトアドレスを生成する。
【００４９】ライトパルス部生成８０３は、各タイムス
ロットのパラレルデータをＤＰ−ＲＡＭ８０７に書き込
むタイミングを生成する。
ロットのパラレルデータをＤＰ−ＲＡＭ８０７に書き込
むタイミングを生成する。
【００５０】ＤＰ−ＲＡＭ８０７は、ＲＤ０／１の各タ
イムスロットのデータを１アドレス毎に２フレーム分格
納する容量（８ｂｉｔ×４８）を持つ。
イムスロットのデータを１アドレス毎に２フレーム分格
納する容量（８ｂｉｔ×４８）を持つ。
【００５１】ＤＰ−ＲＡＭ８０７に書き込まれたデータ
は、Ｐ／Ｓ変換部８０９、リードアドレス生成部８１０
によって読み出され、再びシリアルデータに変換され
る。
は、Ｐ／Ｓ変換部８０９、リードアドレス生成部８１０
によって読み出され、再びシリアルデータに変換され
る。
【００５２】ロードパルス生成部８１１は、ＤＰ−ＲＡ
Ｍ８０７からのパラレルデータをＳ／Ｐ変換部８０９に
ロードするタイミングを与える。
Ｍ８０７からのパラレルデータをＳ／Ｐ変換部８０９に
ロードするタイミングを与える。
【００５３】また、リードアドレス生成部８１０は、多
重設定レジスタ（図４、図５参照）を備え、この設定に
より、パラレル／シリアル変換を行うタイムスロットデ
ータのあるアドレスを生成する。
重設定レジスタ（図４、図５参照）を備え、この設定に
より、パラレル／シリアル変換を行うタイムスロットデ
ータのあるアドレスを生成する。
【００５４】Ｐ／Ｓ変換部８０９、リードアドレス生成
部８１０、及びロードパルス生成部８１１は、セレクタ
８０４〜８０６により選択されたクロック、フレームの
タイミングに同期している。
部８１０、及びロードパルス生成部８１１は、セレクタ
８０４〜８０６により選択されたクロック、フレームの
タイミングに同期している。
【００５５】セレクタ８０５、８０６は、ＤＰ−ＲＡＭ
８０７の読み出しクロックの選択を行う。
８０７の読み出しクロックの選択を行う。
【００５６】ＨＩＵＡＣＴ＝“Ｌ”のときは、それぞれ
ＲＣ１、ＲＦ１を出力し、ＨＩＵＡＣＴ＝“Ｈ”のとき
は、それぞれＴＣＤ、ＴＦＤを出力する。
ＲＣ１、ＲＦ１を出力し、ＨＩＵＡＣＴ＝“Ｈ”のとき
は、それぞれＴＣＤ、ＴＦＤを出力する。
【００５７】また、セレクタ８０４は、ＨＩＵＡＣＴ＝
“Ｌ”のときはＲＤ１を出力し、ＨＩＵＡＣＴ＝“Ｈ”
のときはＴＤＤを出力する。
“Ｌ”のときはＲＤ１を出力し、ＨＩＵＡＣＴ＝“Ｈ”
のときはＴＤＤを出力する。
【００５８】アドレス比較・面制御部８０８は、ＤＰ−
ＲＡＭ８０７のライトアドレスを基準に、リードアドレ
スがある範囲内に近づいたとき、リードアドレスの最上
位ビット（ＭＳＢ）を反転し、読み出し面を変更する。
これにより、同一アドレスに対して同時にリードライト
することを避ける。
ＲＡＭ８０７のライトアドレスを基準に、リードアドレ
スがある範囲内に近づいたとき、リードアドレスの最上
位ビット（ＭＳＢ）を反転し、読み出し面を変更する。
これにより、同一アドレスに対して同時にリードライト
することを避ける。
【００５９】データ合成部８１２は、セレクタ８０４の
出力とＰ／Ｓ変換部８０９の出力の合成を行う。
出力とＰ／Ｓ変換部８０９の出力の合成を行う。
【００６０】ＣＲＣ（Cyclic Redundancy Check Cod
e）ビット挿入部８１３は、合成後のデータの各マルチ
フレームに対してＣＲＣ演算を行い、演算の結果を、次
のマルチフレームのＦビットに挿入する。
e）ビット挿入部８１３は、合成後のデータの各マルチ
フレームに対してＣＲＣ演算を行い、演算の結果を、次
のマルチフレームのＦビットに挿入する。
【００６１】データ多重部５１２は、データ多重部部５
１１と同じ構成とされているため、その説明を省略す
る。
１１と同じ構成とされているため、その説明を省略す
る。
【００６２】本発明の一実施例の動作について説明す
る。まず、下りハイウェイの動作から説明する。
る。まず、下りハイウェイの動作から説明する。
【００６３】バイポーラ／ユニポーラ変換部５０１は上
位側受信ハイウェイのバイポーラ信号ＩＮ０［＋］、Ｉ
Ｎ０［−］を受信し、正極データ信号Ｒ−Ｄ０Ｐ、負極
データ信号Ｒ−Ｄ０Ｍに変換する。また、クロック信号
を抽出してＲ−Ｃ０を出力する。ユニポーラ信号に変換
されたハイウェイ信号は、Ｂ８ＺＳデコーダ部５０５に
よってデコードされ、データ信号ＲＤ０に変換される。
位側受信ハイウェイのバイポーラ信号ＩＮ０［＋］、Ｉ
Ｎ０［−］を受信し、正極データ信号Ｒ−Ｄ０Ｐ、負極
データ信号Ｒ−Ｄ０Ｍに変換する。また、クロック信号
を抽出してＲ−Ｃ０を出力する。ユニポーラ信号に変換
されたハイウェイ信号は、Ｂ８ＺＳデコーダ部５０５に
よってデコードされ、データ信号ＲＤ０に変換される。
【００６４】フレーム信号生成部５０９は、このＲＤ
０、ＲＣ０からＦビットを検出しフレーム信号ＲＦ０を
生成する。
０、ＲＣ０からＦビットを検出しフレーム信号ＲＦ０を
生成する。
【００６５】データ分離多重部５１３は、デイジーチェ
イン接続を実現するハイウェイ回線の分離多重を行う。
イン接続を実現するハイウェイ回線の分離多重を行う。
【００６６】データ信号ＲＤ０、クロック信号ＲＣ０、
フレーム信号ＲＦ０はハイウェイインターフェース部へ
そのまま出力し（ＲＤＵ、ＲＣＵ、ＲＦＵ）、また、デ
ータ多重部５１２に入力される。
フレーム信号ＲＦ０はハイウェイインターフェース部へ
そのまま出力し（ＲＤＵ、ＲＣＵ、ＲＦＵ）、また、デ
ータ多重部５１２に入力される。
【００６７】ハイウェイインターフェース部からのデー
タ信号ＴＤＤ、データ多重部５１２にてＲＤ０と多重さ
れ、Ｂ８ＺＳエンコーダ部５０８に送信される（ＴＤ
１）。ここで、ＨＩＵＡＣＴ＝”Ｈ”のとき、送信され
るクロック、及びフレームタイミングはＴＣＤ、ＴＦＤ
とし、クロック信号ＲＣ０、フレーム信号ＲＦ０との位
相差の吸収も行われる。
タ信号ＴＤＤ、データ多重部５１２にてＲＤ０と多重さ
れ、Ｂ８ＺＳエンコーダ部５０８に送信される（ＴＤ
１）。ここで、ＨＩＵＡＣＴ＝”Ｈ”のとき、送信され
るクロック、及びフレームタイミングはＴＣＤ、ＴＦＤ
とし、クロック信号ＲＣ０、フレーム信号ＲＦ０との位
相差の吸収も行われる。
【００６８】また、ＨＩＵＡＣＴ＝”Ｌ”のときは、送
信クロック及びフレームのタイミングは、ＲＣ０、ＲＦ
０とする。
信クロック及びフレームのタイミングは、ＲＣ０、ＲＦ
０とする。
【００６９】データ多重分離部５１２は、多重設定レジ
スタ（図４、図５参照）を有し、タイムスロット毎に任
意の多重変換が可能である。
スタ（図４、図５参照）を有し、タイムスロット毎に任
意の多重変換が可能である。
【００７０】ＲＤ０からＴＤ１に多重するには、ＴＤ１
の各タイムスロット毎に多重設定レジスタのアドレス０
０１８Ｈ番地から００２ＦＨ番地のＤ５ビットを“１”
に設定する。
の各タイムスロット毎に多重設定レジスタのアドレス０
０１８Ｈ番地から００２ＦＨ番地のＤ５ビットを“１”
に設定する。
【００７１】また、そのＴＤ１の各タイムスロットに対
し、ＲＤ０のどのタイムッスロット（ＴＳ）を多重する
かを各レジスタのＤ０〜Ｄ４ビットに指定する。
し、ＲＤ０のどのタイムッスロット（ＴＳ）を多重する
かを各レジスタのＤ０〜Ｄ４ビットに指定する。
【００７２】Ｂ８ＺＳエンコーダ部５０８は、データ信
号ＴＤ１から正極側データ及び負極側データを生成し、
それぞれＢ８ＺＳ符号変換を行い、正極データ信号Ｔ−
Ｄ１Ｐ、及び負極データ信号Ｔ−Ｄ１Ｍを生成する。
号ＴＤ１から正極側データ及び負極側データを生成し、
それぞれＢ８ＺＳ符号変換を行い、正極データ信号Ｔ−
Ｄ１Ｐ、及び負極データ信号Ｔ−Ｄ１Ｍを生成する。
【００７３】ユニポーラ／バイポーラ変換部５０４は、
受信したＴ−Ｄ１Ｐ、Ｔ−Ｄ１Ｍ、Ｔ−Ｃ１をＡＭＩ符
号変換、及びレベル変換を行い、バイポーラ信号ＯＵＴ
１［＋］、ＯＵＴ１［−］を送信する。
受信したＴ−Ｄ１Ｐ、Ｔ−Ｄ１Ｍ、Ｔ−Ｃ１をＡＭＩ符
号変換、及びレベル変換を行い、バイポーラ信号ＯＵＴ
１［＋］、ＯＵＴ１［−］を送信する。
【００７４】次に、上りハイウェイの動作について説明
する。
する。
【００７５】バイポーラ／ユニポーラ変換部５０３は、
下位側受信ハイウェイのバイポーラ信号ＩＮ１［＋］、
ＩＮ１［−］を受信し、正極データ信号Ｒ−Ｄ１Ｐ、負
極データ信号Ｒ−Ｄ１Ｍに変換する。また、クロック信
号を抽出して、Ｒ−Ｃ１を出力する。
下位側受信ハイウェイのバイポーラ信号ＩＮ１［＋］、
ＩＮ１［−］を受信し、正極データ信号Ｒ−Ｄ１Ｐ、負
極データ信号Ｒ−Ｄ１Ｍに変換する。また、クロック信
号を抽出して、Ｒ−Ｃ１を出力する。
【００７６】ユニポーラ信号に変換されたハイウェイ信
号は、Ｂ８ＺＳデコーダ部５０７によってデコードさ
れ、データ信号ＲＤ１に変換される。フレーム信号生成
部５１０はこのＲＤ１、ＲＣ１からＦビットを検出しフ
レーム信号ＲＦ１を生成する。
号は、Ｂ８ＺＳデコーダ部５０７によってデコードさ
れ、データ信号ＲＤ１に変換される。フレーム信号生成
部５１０はこのＲＤ１、ＲＣ１からＦビットを検出しフ
レーム信号ＲＦ１を生成する。
【００７７】データ多重分離部５１３において、データ
信号ＲＤ１、クロック信号ＲＣ１、フレーム信号ＲＦ１
は、ハイウェイインターフェース部へそのまま出力し
（ＲＤＤ、ＲＣＤ、ＲＦＤ）、またデータ多重部５１１
に入力される。
信号ＲＤ１、クロック信号ＲＣ１、フレーム信号ＲＦ１
は、ハイウェイインターフェース部へそのまま出力し
（ＲＤＤ、ＲＣＤ、ＲＦＤ）、またデータ多重部５１１
に入力される。
【００７８】ハイウェイインターフェース部からのデー
タ信号ＴＤＵ、データ多重部５１２にてＲＤ１と多重さ
れ、Ｂ８ＺＳエンコーダ部５０６に送信される（ＴＤ
０）。このとき、送信されるクロック、及びフレームタ
イミングは、ＴＣＵ、ＴＦＵとし、ＲＣ１、ＲＦ１との
位相差の吸収も行う。
タ信号ＴＤＵ、データ多重部５１２にてＲＤ１と多重さ
れ、Ｂ８ＺＳエンコーダ部５０６に送信される（ＴＤ
０）。このとき、送信されるクロック、及びフレームタ
イミングは、ＴＣＵ、ＴＦＵとし、ＲＣ１、ＲＦ１との
位相差の吸収も行う。
【００７９】また、ＨＩＵＡＣＴ＝”Ｌ”のときは、送
信クロック、及びフレームのタイミングはＲＣ１、ＲＦ
１とする。
信クロック、及びフレームのタイミングはＲＣ１、ＲＦ
１とする。
【００８０】また、データ多重分離部５１１は多重設定
レジスタ（図４、図５）を備え、タイムスロット毎に任
意の多重変換が可能である。
レジスタ（図４、図５）を備え、タイムスロット毎に任
意の多重変換が可能である。
【００８１】受信データ信号ＲＤ１から送信データ信号
ＴＤ０に多重するには、ＴＤ０の各タイムスロット毎に
多重設定レジスタのアドレス００００Ｈ番地から００１
７Ｈ番地のＤ５ビットを“１”に設定する。また、その
ＴＤ０の各タイムスロットに対して、ＲＤ１のどのタイ
ムスロットを多重するかを各レジスタのＤ０〜Ｄ４ビッ
トに指定する。
ＴＤ０に多重するには、ＴＤ０の各タイムスロット毎に
多重設定レジスタのアドレス００００Ｈ番地から００１
７Ｈ番地のＤ５ビットを“１”に設定する。また、その
ＴＤ０の各タイムスロットに対して、ＲＤ１のどのタイ
ムスロットを多重するかを各レジスタのＤ０〜Ｄ４ビッ
トに指定する。
【００８２】Ｂ８ＺＳエンコーダ部５０６は、データ信
号ＴＤ０から正極側データ、及び負極側データを生成
し、それぞれＢ８ＺＳ符号変換を行い、正極データ信号
Ｔ−Ｄ０Ｐ、及び負極データ信号Ｔ−Ｄ０Ｍを生成す
る。
号ＴＤ０から正極側データ、及び負極側データを生成
し、それぞれＢ８ＺＳ符号変換を行い、正極データ信号
Ｔ−Ｄ０Ｐ、及び負極データ信号Ｔ−Ｄ０Ｍを生成す
る。
【００８３】ユニポーラ／バイポーラ変換部５０２は、
受信したＴ−Ｄ０Ｐ、Ｔ−Ｄ０Ｍ、Ｔ−Ｃ０をＡＭＩ符
号変換、及び、レベル変換を行い、バイポーラ信号ＯＵ
Ｔ０［＋］、ＯＵＴ０［−］を送信する。
受信したＴ−Ｄ０Ｐ、Ｔ−Ｄ０Ｍ、Ｔ−Ｃ０をＡＭＩ符
号変換、及び、レベル変換を行い、バイポーラ信号ＯＵ
Ｔ０［＋］、ＯＵＴ０［−］を送信する。
【００８４】次に、データ多重部５１１の動作について
説明する。データ多重部５１１は、データ信号ＲＤ１か
ら、多重設定レジスタで設定されているタイムスロット
のみを取り出し、ハイウェイインターフェース部からの
データ信号ＴＤＵに多重して、上位側送信ハイウェイに
出力するデータ信号ＴＤ０を生成する。
説明する。データ多重部５１１は、データ信号ＲＤ１か
ら、多重設定レジスタで設定されているタイムスロット
のみを取り出し、ハイウェイインターフェース部からの
データ信号ＴＤＵに多重して、上位側送信ハイウェイに
出力するデータ信号ＴＤ０を生成する。
【００８５】データ信号ＲＤ１は、クロック信号ＲＣ１
を使って、Ｓ／Ｐ変換部８０１でパラレルデータに変換
され、ＤＰ−ＲＡＭ８０７に入力される。
を使って、Ｓ／Ｐ変換部８０１でパラレルデータに変換
され、ＤＰ−ＲＡＭ８０７に入力される。
【００８６】また、クロック信号ＲＣ１及び、フレーム
信号ＲＦ１よりライトアドレス生成部８０２でライトア
ドレスが、ライトパルス生成部８０３にてライトパルス
が生成され、パラレルデータに変換されたＲＤ０／１信
号がＤＰ−ＲＡＭ８０７に書き込まれる。
信号ＲＦ１よりライトアドレス生成部８０２でライトア
ドレスが、ライトパルス生成部８０３にてライトパルス
が生成され、パラレルデータに変換されたＲＤ０／１信
号がＤＰ−ＲＡＭ８０７に書き込まれる。
【００８７】図７は、ＤＰ−ＲＡＭ８０７の書き込みタ
イミングを示す図である。図７を参照すると、タイムス
ロットＴＳ１〜ＴＳ２４のデータは、それぞれアドレス
００Ｈ〜１７Ｈに書き込まれる。
イミングを示す図である。図７を参照すると、タイムス
ロットＴＳ１〜ＴＳ２４のデータは、それぞれアドレス
００Ｈ〜１７Ｈに書き込まれる。
【００８８】ＦビットはＤＰ−ＲＡＭ８０７には書き込
まれない。
まれない。
【００８９】ＤＰ−ＲＡＭ８０７に書き込まれたデータ
は、Ｐ／Ｓ変換部８０９でシリアルデータに変換され
る。
は、Ｐ／Ｓ変換部８０９でシリアルデータに変換され
る。
【００９０】ＤＰ−ＲＡＭ８０７のリードアドレスは、
リードアドレス生成部８１０で生成され、リードアドレ
ス生成部８１０内にある多重設定レジスタのＤ０〜Ｄ４
の値によって決定される。
リードアドレス生成部８１０で生成され、リードアドレ
ス生成部８１０内にある多重設定レジスタのＤ０〜Ｄ４
の値によって決定される。
【００９１】また、Ｐ／Ｓ変換部８０９のパラレルデー
タのロードタイミングは、ロードパルス生成部８１１で
生成される。
タのロードタイミングは、ロードパルス生成部８１１で
生成される。
【００９２】ロードパルス生成のタイミングは、セレク
タ８０５、及びセレクタ８０６によって選択されたクロ
ック信号とフレーム信号で生成される。
タ８０５、及びセレクタ８０６によって選択されたクロ
ック信号とフレーム信号で生成される。
【００９３】セレクタ８０５、及びセレクタ８０６は、
ＨＩＵＡＣＴ＝“Ｈ”のとき、ＲＣ１、及びＲＦ１が出
力され、ＨＩＵＡＣＴ＝“Ｌ”のとき、ＴＣＵ、及びＴ
ＦＵが選択される。
ＨＩＵＡＣＴ＝“Ｈ”のとき、ＲＣ１、及びＲＦ１が出
力され、ＨＩＵＡＣＴ＝“Ｌ”のとき、ＴＣＵ、及びＴ
ＦＵが選択される。
【００９４】このように、信号ＨＩＵＡＣＴによって、
クロック信号及びフレーム信号を切り替えており、送信
ハイウェイ信号を、ハイウェイインターフェースが運用
時にはハイウェイインターフェースからのクロック、フ
レームに同期させ、ハイウェイインターフェースが非運
用時には、受信ハイウェイ信号に同期させる。
クロック信号及びフレーム信号を切り替えており、送信
ハイウェイ信号を、ハイウェイインターフェースが運用
時にはハイウェイインターフェースからのクロック、フ
レームに同期させ、ハイウェイインターフェースが非運
用時には、受信ハイウェイ信号に同期させる。
【００９５】アドレス比較・面制御部８０８は、ＤＰ−
ＲＡＭ８０７のライトアドレスとリードアドレスとを比
較し、ある範囲内で近づいたとき、リードアドレスの最
上位ビットを反転する。Ｄ−ＰＲＡＭ８０７は、２フレ
ーム分（２面）の容量を持つため、ライト面とリード面
が変わるため、同一アドレスに対する同時リードライト
を避けられる。
ＲＡＭ８０７のライトアドレスとリードアドレスとを比
較し、ある範囲内で近づいたとき、リードアドレスの最
上位ビットを反転する。Ｄ−ＰＲＡＭ８０７は、２フレ
ーム分（２面）の容量を持つため、ライト面とリード面
が変わるため、同一アドレスに対する同時リードライト
を避けられる。
【００９６】Ｐ／Ｓ変換部８０９でシリアル変換された
データは、データ合成部８１２で、セレクタ８０４にて
選択されたデータ信号と合成される。このとき、Ｐ／Ｓ
変換部８０９の出力のデータうち、該当ＴＳの多重変換
レジスタのＤ５ビットにて、ＯＮ（０）を設定したＴＳ
のみ多重を行う。
データは、データ合成部８１２で、セレクタ８０４にて
選択されたデータ信号と合成される。このとき、Ｐ／Ｓ
変換部８０９の出力のデータうち、該当ＴＳの多重変換
レジスタのＤ５ビットにて、ＯＮ（０）を設定したＴＳ
のみ多重を行う。
【００９７】これは、多重変換レジスタのＤ５ビットが
ＯＮ（０）になっているＴＳのタイミングで、リードア
ドレス生成部８１０より出力される多重イネーブル信号
８２１により与えられる。
ＯＮ（０）になっているＴＳのタイミングで、リードア
ドレス生成部８１０より出力される多重イネーブル信号
８２１により与えられる。
【００９８】図８は、ＤＰ−ＲＡＭ８０７のリード（読
み出し）タイミングを示す図である。多重設定レジスタ
は、ＴＤ０−ＴＳ２設定（アドレス０００１Ｈ）が多重
ＯＮ、ＲＤ０−ＴＳ１に設定（データ：００Ｈ）され、
ＴＤ０−ＴＳ３設定（アドレス０００２Ｈ）が多重Ｏ
Ｎ、Ｒ０−ＴＳ２に設定（データ：０１Ｈ）されて、そ
の他は多重ＯＦＦの設定とする。
み出し）タイミングを示す図である。多重設定レジスタ
は、ＴＤ０−ＴＳ２設定（アドレス０００１Ｈ）が多重
ＯＮ、ＲＤ０−ＴＳ１に設定（データ：００Ｈ）され、
ＴＤ０−ＴＳ３設定（アドレス０００２Ｈ）が多重Ｏ
Ｎ、Ｒ０−ＴＳ２に設定（データ：０１Ｈ）されて、そ
の他は多重ＯＦＦの設定とする。
【００９９】ハイウェイインターフェース部が、ＡＣＴ
ＯＮ（運用中）のとき（ＨＩＵＡＣＴ＝“Ｈ”）、リー
ドタイミングは、ハイウェイインターフェース部からの
信号（ＴＤＵ）に同期している（図８の１００１）。
ＯＮ（運用中）のとき（ＨＩＵＡＣＴ＝“Ｈ”）、リー
ドタイミングは、ハイウェイインターフェース部からの
信号（ＴＤＵ）に同期している（図８の１００１）。
【０１００】ＤＰ−ＲＡＭ８０７のリードアドレスは、
リードアドレス生成部８１０において、図示されない多
重設定レジスタアドレスカウンタによって多重設定レジ
スタの値を読み出し、決定している。
リードアドレス生成部８１０において、図示されない多
重設定レジスタアドレスカウンタによって多重設定レジ
スタの値を読み出し、決定している。
【０１０１】リードアドレスは、該タイムスロットの前
のタイムスロット中に設定され、そのアドレスによって
リードされたデータは、図８中に示すＰ／Ｓ変換ロード
パルスのタイミングで、Ｐ／Ｓ変換部８０１にロードさ
れる。
のタイムスロット中に設定され、そのアドレスによって
リードされたデータは、図８中に示すＰ／Ｓ変換ロード
パルスのタイミングで、Ｐ／Ｓ変換部８０１にロードさ
れる。
【０１０２】Ｐ／Ｓ変換されたシリアルデータは、多重
イネーブル信号が“Ｈ”の間（多重設定レジスタのＤ５
ビットを“０”に設定したＴＳ）のタイムスロットのみ
多重される（１００５、１００６）。
イネーブル信号が“Ｈ”の間（多重設定レジスタのＤ５
ビットを“０”に設定したＴＳ）のタイムスロットのみ
多重される（１００５、１００６）。
【０１０３】多重ＯＦＦの設定になっているタイムスロ
ットＴＳ１とＴＳ２４は、ＴＤＵのタイムスロットをそ
のままＴＤ０に出力する（図８の１００２、１００
４）。
ットＴＳ１とＴＳ２４は、ＴＤＵのタイムスロットをそ
のままＴＤ０に出力する（図８の１００２、１００
４）。
【０１０４】また、ＦビットもＴＤＵのＦビットがその
ままＴＤ０に出力される（図８の１００３）。
ままＴＤ０に出力される（図８の１００３）。
【０１０５】ハイウェイインターフェース部がＡＣＴＯ
ＦＦ（非運用時）のとき（ＨＩＵＡＣＴ＝”Ｌ”）、リ
ードタイミングはハイウェイ回線からの信号（ＲＤ１）
に同期している（図８の１００７）。
ＦＦ（非運用時）のとき（ＨＩＵＡＣＴ＝”Ｌ”）、リ
ードタイミングはハイウェイ回線からの信号（ＲＤ１）
に同期している（図８の１００７）。
【０１０６】ＤＰ−ＲＡＭ８０７からのデータリード、
及びＰ／Ｓ変換後のデータ出力はＨＩＵＡＣＴ＝”Ｈ”
のときと同様に行われる。
及びＰ／Ｓ変換後のデータ出力はＨＩＵＡＣＴ＝”Ｈ”
のときと同様に行われる。
【０１０７】ただし、多重ＯＦＦ設定になっているタイ
ムスロットは、“Ｈ”にマスクする（図８の１００
９）。また、ＦビットはＲＤ１のＦビットをそのまま出
力する（図８の１００８）。
ムスロットは、“Ｈ”にマスクする（図８の１００
９）。また、ＦビットはＲＤ１のＦビットをそのまま出
力する（図８の１００８）。
【０１０８】次に本発明の第２の実施例について説明す
る。本発明の第２の実施例は、ハイウェイが２．０４８
Ｍｂｉｔ／ｓ、ＣＭＩ符号に準拠した仕様の場合につい
て説明する。
る。本発明の第２の実施例は、ハイウェイが２．０４８
Ｍｂｉｔ／ｓ、ＣＭＩ符号に準拠した仕様の場合につい
て説明する。
【０１０９】図９は、本発明の第２の実施例における多
重変換部の構成を示すブロック図である。図９を参照す
ると、本発明の第２の実施例において、バイポーラ／ユ
ニポーラ変換部１１０１、１１０３は、受信したＣＭＩ
信号からＰＬＬ回路によりクロック信号（ＲＣ０、１）
を再生する。
重変換部の構成を示すブロック図である。図９を参照す
ると、本発明の第２の実施例において、バイポーラ／ユ
ニポーラ変換部１１０１、１１０３は、受信したＣＭＩ
信号からＰＬＬ回路によりクロック信号（ＲＣ０、１）
を再生する。
【０１１０】また、バイオレーション検出を行い、デー
タ信号（ＲＤ０、ＲＤ１）と、フレーム信号（ＲＦ０、
ＲＦ１）を分離する。
タ信号（ＲＤ０、ＲＤ１）と、フレーム信号（ＲＦ０、
ＲＦ１）を分離する。
【０１１１】ユニポーラ／バイポーラ変換部１１０２、
１１０４は、ユニポーラ信号の送信データ信号（ＴＤ
０、ＴＤ１）、送信クロック信号（ＴＣ０、ＴＣ１）、
送信フレーム信号（ＴＦ０、ＴＦ１）を、ＣＭＩ信号に
変換する。
１１０４は、ユニポーラ信号の送信データ信号（ＴＤ
０、ＴＤ１）、送信クロック信号（ＴＣ０、ＴＣ１）、
送信フレーム信号（ＴＦ０、ＴＦ１）を、ＣＭＩ信号に
変換する。
【０１１２】データ多重部１１０５、１１０６は、基本
的には、図６に示した前記第１の実施例と同様の構成と
されているが、２．０４８Ｍｂｉｔ／ｓ、ＣＭＩ符号で
は、ＣＲＣ演算を行わないため、ＣＲＣビット挿入部８
１３は不要とされる。これ以外の構成は図６に示したも
のとほぼ同等の構成となる。
的には、図６に示した前記第１の実施例と同様の構成と
されているが、２．０４８Ｍｂｉｔ／ｓ、ＣＭＩ符号で
は、ＣＲＣ演算を行わないため、ＣＲＣビット挿入部８
１３は不要とされる。これ以外の構成は図６に示したも
のとほぼ同等の構成となる。
【０１１３】また、多重設定レジスタも、図４、及び図
５と同等の構成とされるが、タイムスロットが３２個あ
るため、ＴＳ２５〜ＴＳ３１設定用の多重設定レジスタ
が増え、アドレスは００００Ｈ〜００１ＦＨがＴＤ０設
定用、００２０Ｈ〜００３ＦＨがＴＤ１設定用となる。
５と同等の構成とされるが、タイムスロットが３２個あ
るため、ＴＳ２５〜ＴＳ３１設定用の多重設定レジスタ
が増え、アドレスは００００Ｈ〜００１ＦＨがＴＤ０設
定用、００２０Ｈ〜００３ＦＨがＴＤ１設定用となる。
【０１１４】図１０は、本発明の第２の実施例における
ＤＰ−ＲＡＭのライトタイミングを示す図である。図１
０を参照すると、Ｆビットが無いこと、及びタイムスロ
ットがＴＳ３１までになった以外は、前記第１の実施例
と同じ動作タイミングであることがわかる。
ＤＰ−ＲＡＭのライトタイミングを示す図である。図１
０を参照すると、Ｆビットが無いこと、及びタイムスロ
ットがＴＳ３１までになった以外は、前記第１の実施例
と同じ動作タイミングであることがわかる。
【０１１５】図１１は、ＤＰ−ＲＡＭのリードタイミン
グを示す図である。多重設定レジスタは、前記第１の実
施例と同じ設定である。図１１を参照すると、Ｆビット
が無いことと、ＴＳがＴＳ０〜ＴＳ３１になったこと
と、ＴＳ０以外は、前記第１の実施例と同等の動作タイ
ミングとなる。
グを示す図である。多重設定レジスタは、前記第１の実
施例と同じ設定である。図１１を参照すると、Ｆビット
が無いことと、ＴＳがＴＳ０〜ＴＳ３１になったこと
と、ＴＳ０以外は、前記第１の実施例と同等の動作タイ
ミングとなる。
【０１１６】ＴＤ０−ＴＳ０はハイウェイ回線のマルチ
フレームビット、警報通知ビット等を含むため、前記第
１の実施例のＦビットと同じように、ハイウェイインタ
ーフェース部がＡＣＴＯＮ（ＨＩＵＡＣＴ＝”Ｈ”）の
ときは、ＴＤＵ−ＴＳ０を出力し（１３０３）、非運用
中（ＨＩＵＡＣＴ＝”Ｌ”）のときは、ＲＤ１−ＴＳ０
を出力する（１３０７）。
フレームビット、警報通知ビット等を含むため、前記第
１の実施例のＦビットと同じように、ハイウェイインタ
ーフェース部がＡＣＴＯＮ（ＨＩＵＡＣＴ＝”Ｈ”）の
ときは、ＴＤＵ−ＴＳ０を出力し（１３０３）、非運用
中（ＨＩＵＡＣＴ＝”Ｌ”）のときは、ＲＤ１−ＴＳ０
を出力する（１３０７）。
【０１１７】上記した各実施例の構成、動作タイミング
により、２．０４８Ｍｂｉｔ／ｓ、ＣＭＩ符号のハイウ
ェイインターフェースでのデイジーチェイン接続が実現
できる。
により、２．０４８Ｍｂｉｔ／ｓ、ＣＭＩ符号のハイウ
ェイインターフェースでのデイジーチェイン接続が実現
できる。
【０１１８】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【０１１９】本発明の第１の効果は、装置リセットをか
けても、下位側に接続されている装置がシステムダウン
することが確実に回避される、ということである。
けても、下位側に接続されている装置がシステムダウン
することが確実に回避される、ということである。
【０１２０】その理由は、本発明においては、移動通信
基地局内に多重変換部を独立して設け、装置リセットの
有効範囲外とする構成としている、ためである。
基地局内に多重変換部を独立して設け、装置リセットの
有効範囲外とする構成としている、ためである。
【０１２１】本発明の第２の効果は、システムのコスト
の低減、及び省スペース化、及び接続の簡易化を図るこ
とができる、ということである。
の低減、及び省スペース化、及び接続の簡易化を図るこ
とができる、ということである。
【０１２２】その理由は、本発明においては、デイジー
チェイン接続回路を、移動通信基地局変復調装置に内蔵
したため、多重変換装置（ＭＵＸ）を必要としないため
である。
チェイン接続回路を、移動通信基地局変復調装置に内蔵
したため、多重変換装置（ＭＵＸ）を必要としないため
である。
【図１】本発明の一実施例のディジーチェーン接続構成
を示す図である。
を示す図である。
【図２】本発明の一実施例における多重変換部及びハイ
ウェイインターフェース部の構成を示す図である。
ウェイインターフェース部の構成を示す図である。
【図３】本発明の一実施例における多重変換部の構成を
示す図である。
示す図である。
【図４】本発明の一実施例における多重設定レジスタの
詳細を示す図である。
詳細を示す図である。
【図５】本発明の一実施例における多重設定レジスタの
一覧を示す図である。
一覧を示す図である。
【図６】本発明の一実施例における多重変換部のデータ
多重部の構成を示す図である。
多重部の構成を示す図である。
【図７】本発明の一実施例における多重変換部のデータ
多重部のＤＰ−ＲＡＭの書込タイミングを示す図であ
る。
多重部のＤＰ−ＲＡＭの書込タイミングを示す図であ
る。
【図８】本発明の一実施例における多重変換部のデータ
多重部のＤＰ−ＲＡＭの読み出しタイミングを示す図で
ある。
多重部のＤＰ−ＲＡＭの読み出しタイミングを示す図で
ある。
【図９】本発明の第２の実施例における多重変換部の構
成を示す図である。
成を示す図である。
【図１０】本発明の第２の実施例における多重変換部の
データ多重部のＤＰ−ＲＡＭの書込タイミングを示す図
である。
データ多重部のＤＰ−ＲＡＭの書込タイミングを示す図
である。
【図１１】本発明の第２の実施例における多重変換部の
データ多重部のＤＰ−ＲＡＭの読み出しタイミングを示
す図である。
データ多重部のＤＰ−ＲＡＭの読み出しタイミングを示
す図である。
【図１２】従来のディジーチェーン接続構成を示す図で
ある。
ある。
【図１３】従来のハイウェイインターフェース部の構成
を示す図である。
を示す図である。
１００、２００ 交換局 １１０、１２０、１ｎ０、２１０、２２０、２ｎ０ 基
地局変復調装置 １１１、１２１、１ｎ１、２１１、２２１、２ｎ１ ハ
イウエイインターフェース部 １１２、１２２、１ｎ２、２１２、２２２、２ｎ２ 送
受信部 １１３、１２３、１ｎ３、２１３、２２３、２ｎ３ 監
視制御部 ３０１、３０２ バイポーラ／ユニポーラ変換部 ３０３、４０４ ハイウェイ制御部 ３０４、４０５ ブロック交換部 ４０１、４０２ バイポーラ／ユニポーラ変換部・Ｂ８
ＺＳコーダ ４０３ データ分離多重部 ５０１、５０３、１１０１、１１０３ バイポーラ／ユ
ニポーラ変換部 ５０２、５０４、１１０２、１１０４ ユニポーラ／バ
イポーラ変換部 ５０５、５０７ Ｂ８ＺＳデコーダ ５０６、５０８ Ｂ８ＺＳエンコーダ ５０９、５１０ フレーム信号生成部 ５１１ データ多重部 ５１２ データ分離部 ５１３ データ分離多重部 ８０１ Ｓ／Ｐ変換部 ８０２ ライトアドレス生成部 ８０３ ライトパルス生成部 ８０４、８０５、８０６ セレクタ ８０７ ＤＰ−ＲＡＭ ８０８ アドレス比較・面制御部 ８０９ Ｐ／Ｓ変換部 ８１０ リードアドレス生成部 ８１１ ロードパルス生成部 ８１２ データ合成部 ８１３ ＣＲＣビット挿入部 １１０５ 上位側送信信号データ多重部 １１０６ 下位側送信信号データ多重部 １１０７ データ分離多重部
地局変復調装置 １１１、１２１、１ｎ１、２１１、２２１、２ｎ１ ハ
イウエイインターフェース部 １１２、１２２、１ｎ２、２１２、２２２、２ｎ２ 送
受信部 １１３、１２３、１ｎ３、２１３、２２３、２ｎ３ 監
視制御部 ３０１、３０２ バイポーラ／ユニポーラ変換部 ３０３、４０４ ハイウェイ制御部 ３０４、４０５ ブロック交換部 ４０１、４０２ バイポーラ／ユニポーラ変換部・Ｂ８
ＺＳコーダ ４０３ データ分離多重部 ５０１、５０３、１１０１、１１０３ バイポーラ／ユ
ニポーラ変換部 ５０２、５０４、１１０２、１１０４ ユニポーラ／バ
イポーラ変換部 ５０５、５０７ Ｂ８ＺＳデコーダ ５０６、５０８ Ｂ８ＺＳエンコーダ ５０９、５１０ フレーム信号生成部 ５１１ データ多重部 ５１２ データ分離部 ５１３ データ分離多重部 ８０１ Ｓ／Ｐ変換部 ８０２ ライトアドレス生成部 ８０３ ライトパルス生成部 ８０４、８０５、８０６ セレクタ ８０７ ＤＰ−ＲＡＭ ８０８ アドレス比較・面制御部 ８０９ Ｐ／Ｓ変換部 ８１０ リードアドレス生成部 ８１１ ロードパルス生成部 ８１２ データ合成部 ８１３ ＣＲＣビット挿入部 １１０５ 上位側送信信号データ多重部 １１０６ 下位側送信信号データ多重部 １１０７ データ分離多重部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04B 7/26 H04Q 7/04 - 7/38 H04L 12/28 G06F 13/37
Claims (8)
- 【請求項１】移動通信基地局変復調装置のデイジーチェ
イン接続方法において、 ハイウェイインターフェース部が運用中のときは、前記
ハイウェイインターフェース部からのクロック信号に同
期し、前記ハイウェイインターフェース部からのデータ
信号と、下位側ハイウェイ及び上位側ハイウェイとの間
で多重変換を行い、 前記ハイウェイインターフェース部が非運用中のとき
は、上りは下位側ハイウェイのクロック信号に同期し、
下りは上位側ハイウェイのクロック信号に同期し、上下
ハイウェイのみ多重変換を行い、装置リセットがかかり
前記ハイウェイインターフェース部が非運用状態になっ
たときでも、上位ハイウェイと下位ハイウェイの回線接
続状態が維持されるようにしたことを特徴とする移動通
信基地局変復調装置のデイジーチェイン接続方法。 - 【請求項２】バイポーラ信号とユニポーラ信号の変換機
能と、下位側ハイウェイと上位側ハイウェイとの間でタ
イムスロットの多重変換機能を具備した多重変換部と、 ハイウェイデータの中継、ハイウェイ回線の障害監視、
回線クロックを基準に装置内クロックの生成を行うハイ
ウェイインタフェース部と、を含む移動通信基地局変復
調装置のデイジーチェーン接続方法において、 前記多重変換部を介して、上位側回線及び下位側回線と
の接続を行い、前記多重変換部は、装置内リセットでは
リセットされず、前記ハイウェイインタフェース部が非
運用状態の時にも上位及び下位回線の接続を維持可能と
したことを特徴とする移動通信基地局変復調装置のデイ
ジーチェーン接続方法。 - 【請求項３】ハイウェイ側のバイポーラ信号と装置内の
ユニポーラ信号との変換を行うとともに、下位側ハイウ
ェイと上位側ハイウェイとの間でタイムスロット（Ｔ
Ｓ）の多重変換を行う多重変換部と、 ハイウェイデータの中継、ハイウェイ回線の障害監視、
回線クロックを基準に装置内クロックの生成を行うハイ
ウェイインターフェース部と、 を含み、 前記多重変換部は、装置リセットではリセットされず装
置内で独立したリセット系統を有し、 前記多重変換部を介してデイジーチェイン接続されるこ
とを特徴とする移動通信基地局変復調装置。 - 【請求項４】バイポーラ／ユニポーラ変換手段と、Ｂ８
ＺＳコーダ手段と、多重分離手段と、を備え、ハイウェ
イからのバイポーラ信号をユニポーラ信号に変換し、下
位側ハイウェイと上位側ハイウェイとの間でタイムスロ
ット（ＴＳ）の多重変換を行う多重変換部と、 ハイウェイデータの中継、ハイウェイ回線の障害監視、
回線クロックを基準に装置内クロックの生成を行うハイ
ウェイインターフェース部と、 を含み、 前記多重変換部は、装置リセットではリセットされず装
置内で独立したリセット系統を有し、 前記多重変換部を介してデイジーチェイン接続されるこ
とを特徴とする移動通信基地局変復調装置。 - 【請求項５】ハイウェイインターフェース部が運用中の
ときは、前記ハイウェイインターフェース部からのクロ
ック信号に同期し、前記ハイウェイインターフェース部
からのデータ信号と、下位側ハイウェイ及び上位側ハイ
ウェイとの間で多重変換を行い、 前記ハイウェイインターフェース部が非運用中のとき
は、上りは下位側ハイウェイのクロック信号に同期し、
下りは上位側ハイウェイのクロック信号に同期し、上下
ハイウェイのみ多重変換を行う多重変換部を備えたこと
を特徴とする移動通信基地局変復調装置。 - 【請求項６】前記多重変換部が、装置リセットではリセ
ットされず装置内で独立したリセット系統を有する、こ
とを特徴とする請求項５記載の移動通信基地局変復調装
置。 - 【請求項７】前記多重変換部が、 上位ハイウェイ回線からの下り信号、及び前記上位ハイ
ウェイ回線への上り信号をそれぞれ受信、及び送信する
第１のバイポーラ／ユニポーラ変換部、及び第１のユニ
ポーラ／バイポーラ変換部と、 前記第１のバイポーラ／ユニポーラ変換部でユニポーラ
変換された正極側ハイウェイデータ信号、及び負極側ハ
イウェイデータ信号から、ハイウェイ抽出クロック信号
を用いて、Ｂ８ＺＳデコードを行い、データ信号を生成
する第１のＢ８ＺＳデコーダと、 前記データ信号から正極、及び負極データ信号を生成
し、それぞれＢ８ＺＳエンコードを行い、正極側ハイウ
ェイデータ信号、負極側ハイウェイデータ信号、及び送
信クロック信号を、前記第１のユニポーラ／バイポーラ
変換部に出力する第１のＢ８ＺＳエンコーダと、 前記第１のＢ８ＺＳデコーダからのデータ信号からＦビ
ットの検出を行いフレーム信号を生成する第１のフレー
ム信号生成部と、 下位ハイウェイ回線からの上り信号、及び前記下位ハイ
ウェイ回線への下り信号をそれぞれ受信、及び送信する
第２のバイポーラ／ユニポーラ変換部、及び第２のユニ
ポーラ／バイポーラ変換部と、 前記第２のバイポーラ／ユニポーラ変換部でユニポーラ
変換された正極側ハイウェイデータ信号、及び負極側ハ
イウェイデータ信号から、ハイウェイ抽出クロック信号
を用いて、Ｂ８ＺＳデコードを行い、データ信号を生成
する第２のＢ８ＺＳデコーダと、 前記データ信号から正極、及び負極データ信号を生成
し、それぞれＢ８ＺＳエンコードを行い、正極側ハイウ
ェイデータ信号、負極側ハイウェイデータ信号、及び送
信クロック信号を、前記第２のユニポーラ／バイポーラ
変換部に出力する第２のＢ８ＺＳエンコーダと、 前記第２のＢ８ＺＳデコーダからのデータ信号からＦビ
ットの検出を行いフレーム信号を生成する第２のフレー
ム信号生成部と、 上位側送信信号データ多重部と下位側送信データ多重部
とを含み、前記第１のＢ８ＺＳデコーダからのデータ信
号、クロック信号、及び前記第１のフレーム信号生成部
からのフレーム信号を前記ハイウェイインターフェース
部に対しては、そのまま出力し、前記下位ハイウェイ回
線に対しては、前記下位側送信信号データ多重部で前記
ハイウェイインターフェース部からの下りデータ信号と
多重を行って、データ信号とクロック信号を前記第２の
Ｂ８ＺＳエンコーダに出力し、 前記第２のＢ８ＺＳデコーダからのデータ信号、クロッ
ク信号、及び前記第２のフレーム信号生成部からのフレ
ーム信号を前記ハイウェイインターフェース部に対して
は、そのまま出力し、前記上位ハイウェイ回線に対して
は、前記上位側送信信号データ多重部で前記ハイウェイ
インターフェース部からの上りデータ信号と多重を行っ
て、データ信号、クロック信号を前記第１のＢ８ＺＳエ
ンコーダに出力するデータ分離多重部を備え、 前記上位側送信信号データ多重部と前記下位側送信デー
タ多重部は共に、前記ハイウェイインターフェース部が
運用時のみ、前記ハイウェイインターフェース部からの
送信信号をそれぞれ多重し、前記ハイウェイインターフ
ェース部が非運用時、上位側送信信号データ多重部は、
前記第２のＢ８ＺＳデコーダからのデータ信号とクロッ
ク信号をそのまま、前記第１のＢ８ＺＳエンコーダに出
力し、前記下位側送信データ多重部は、前記第１のＢ８
ＺＳデコーダからのデータ信号とクロック信号をそのま
ま、前記第２のＢ８ＺＳエンコーダに出力し、装置リセ
ットがかかり、前記ハイウェイインターフェース部が非
運用状態になったときでも、上位ハイウェイと下位ハイ
ウェイの回線接続状態は維持される、ことを特徴とする
請求項４記載の基地局変復調装置。 - 【請求項８】前記多重変換部が、 上位ハイウェイ回線からの下り信号及び前記上位ハイウ
ェイへの上り信号をそれぞれ受信及び送信する第１のバ
イポーラ／ユニポーラ変換部及び第１のユニポーラ／バ
イポーラ変換部と、 下位ハイウェイ回線からの上り信号及び前記下位ハイウ
ェイへの下り信号をそれぞれ受信及び送信する第２のバ
イポーラ／ユニポーラ変換部及び第２のユニポーラ／バ
イポーラ変換部と、 上位側送信信号データ多重部と下位側送信データ多重部
とを含み、前記第１のバイポーラ／ユニポーラ変換部か
らのデータ信号、クロック信号、及びフレーム信号を前
記ハイウェイインターフェース部に対しては、そのまま
出力し、前記下位ハイウェイ回線に対しては、前記下位
側送信信号データ多重部で前記ハイウェイインターフェ
ース部からの下りデータ信号と多重を行い、データ信
号、クロック信号、及びフレーム信号を前記第２のユニ
ポーラ／バイポーラ変換部に出力し、 前記第２のバイポーラ／ユニポーラ変換部からのデータ
信号、クロック信号、及びフレーム信号を前記ハイウェ
イインターフェース部に対しては、そのまま出力し、上
位ハイウェイ回線に対しては、前記上位側送信信号デー
タ多重部で前記ハイウェイインターフェース部からの下
りデータ信号と多重を行い、データ信号、クロック信
号、及びフレーム信号を前記第１のユニポーラ／バイポ
ーラ変換部に出力するデータ分離多重部を備え、 前記上位側送信信号データ多重部と前記下位側送信デー
タ多重部は共に、前記ハイウェイインターフェース部が
運用時のみ、前記ハイウェイインターフェース部からの
送信信号をそれぞれ多重し、前記ハイウェイインターフ
ェース部が非運用時、上位側送信信号データ多重部は、
前記第２のバイポーラ／ユニポーラ変換部からのデータ
信号、クロック信号、及びクロック信号をそのまま、前
記第１のユニポーラ／バイポーラ変換部に出力し、前記
下位側送信データ多重部は、前記第１のバイポーラ／ユ
ニポーラ変換部からのデータ信号、クロック信号、及び
クロック信号をそのまま、前記第２のユニポーラ／バイ
ポーラ変換部に出力し、装置リセットがかかり、前記ハ
イウェイインターフェース部が非運用状態になったとき
でも、上位ハイウェイと下位ハイウェイの回線接続状態
は維持される、ことを特徴とする請求項３記載の基地局
変復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013748A JP3037313B1 (ja) | 1999-01-22 | 1999-01-22 | 移動通信基地局変復調装置におけるデイジ―チェイン接続方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11013748A JP3037313B1 (ja) | 1999-01-22 | 1999-01-22 | 移動通信基地局変復調装置におけるデイジ―チェイン接続方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3037313B1 true JP3037313B1 (ja) | 2000-04-24 |
| JP2000217148A JP2000217148A (ja) | 2000-08-04 |
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ID=11841883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11013748A Expired - Fee Related JP3037313B1 (ja) | 1999-01-22 | 1999-01-22 | 移動通信基地局変復調装置におけるデイジ―チェイン接続方法及び装置 |
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| JP (1) | JP3037313B1 (ja) |
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| KR20040092259A (ko) * | 2003-04-25 | 2004-11-03 | 삼성전자주식회사 | 기지국 장치를 위한 위성 클럭 동기 시스템 및 이를이용한 기지국 시스템의 위성 클럭 동기화 방법 |
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| JP6826150B2 (ja) * | 2019-04-22 | 2021-02-03 | 株式会社東芝 | 無線中継システム、無線中継システムの子機、及び、無線中継システムのバイパス切り替え方法 |
| JP7338794B2 (ja) * | 2020-07-15 | 2023-09-05 | 富士通株式会社 | 通信制御装置、通信システム及び通信制御方法 |
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1999
- 1999-01-22 JP JP11013748A patent/JP3037313B1/ja not_active Expired - Fee Related
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