JP3030642B2 - 検出回路 - Google Patents

検出回路

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JP3030642B2
JP3030642B2 JP1019377A JP1937789A JP3030642B2 JP 3030642 B2 JP3030642 B2 JP 3030642B2 JP 1019377 A JP1019377 A JP 1019377A JP 1937789 A JP1937789 A JP 1937789A JP 3030642 B2 JP3030642 B2 JP 3030642B2
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、未知の２進信号をクロック入力で受信し、
タイムウィンドウを示す第１のウィンドウ信号を信号入
力で受信する、少なくとも１つの第１のフリップフロッ
プ回路を備えた、規定可能なタイムウィンドウの間の未
知の２進信号の状態を検出するための検出回路に関す
る。
〔産業上の利用分野〕
集積回路テスターに関する技術分野では、予め定義さ
れた時間間隔において、ある２進信号が安定しているか
ら、あるいは該時間間隔において、２進信号の状態が変
化しているかについて検出することが重要な問題であ
る。かかるテストの結果は、「安定信号」又は「不安定
信号」として示される。かかるテストは、極短いタイム
ウィンドウについても、繰返し数が大きい場合であって
も実施する必要がある。
西独特許第3346942号において公知であるように、Ｄ
フリップフロップのＤ入力にウィンドウ信号が加えられ
るが、未知２進信号は、前記フリップフロップのクロッ
ク入力に送られる。従って、予め定義された時間間隔に
おいて、遷移が生じた場合には、未知の２進信号がフリ
ップフロップをトリガするおそれがあり、ウィンドウ信
号の立上り区間または立下り区間に生じる遷移をそれぞ
れ検出するため、もう１つのフリップフロップが利用さ
れる。
制限された繰返し数で十分な用途の場合は、前記公知
検出回路を用いることが可能である。しかしながら、各
フリップフロップ毎に指定の回復時間が過ぎる前に、こ
の回復時間にそれ以上のウィンドウ信号を加えることは
できないので、一定の限界を超えてテストの繰返し数を
（すなわち、ウィンドウ信号の繰返し数を）増すことは
できない。
〔発明が解決しようとする課題〕
従って、本発明の課題は、ウィンドウ信号の繰返し数
を多くする、すなわち、テスト率を高くすることが可能
な検出回路を提供することにある。
〔課題を解決するための手段〕
上記課題を解決するために、本発明の態様の１つによ
れば、未知の２進信号（Ｔ）をクロック入力で受信し、
タイムウィンドウを示す第１のウィンドウ信号を信号入
力で受信する、少なくとも１つの第１のフリップフロッ
プ回路（25,48）を備えた、規定可能なタイムウィンド
ウの間の未知の２進信号（Ｔ）の状態変化を検出するた
めの上述のようなタイプの検出回路であって； （1.1）前記検出回路が、（1.1.1）相互に時間的にシフ
トされ、時間的なオバーラップが生じない少なくとも２
つパルス列（P1,P2）を発生する制御回路と、 （1.1.2）同様に前記未知の２進信号をクロック入力で
受信し、第２のタイムウィンドウ信号を信号入力で受信
する、少なくとも１つの第２のフリップフロップ回路
（26,49）とを含み、（1.2.1）第１の前記パルス列（P
1）が、前記第１のフリップフロップ（25,48）の前記信
号入力と、前記第２のフリップフロップ（26,49）のク
リア入力（CLR）に送られ、さらに（1.2.2）第２の前記
パルス列（P2）が、前記第１のフリップフロップ（25,4
8）の前記信号入力と、前記第２のフリップフロップ（2
5,48）のクリア入力（CLR）に送られることを特徴とす
る、検出回路が提供される。
かかる、検出回路の場合、制御回路からは、第１のフ
リップフロップに対するタイムウィンドウを設定する第
１のパルス列が送り出される。さらに、この第１のパル
ス列は、第２のフリップフロップをクリアするのにも利
用される。従って、第１のパルス列のパルス時には、第
１のフリップフロップが作動し、すなわち、未知の２進
信号の遷移によってクロックされる状態になり、第２の
フリップフロップは非作動状態のままである。
第２のパルス列のパルス時には、フリップフロップの
役割りが逆になる。この場合、第２のフリップフロップ
は、未知の２進信号の遷移によってトリガする状態にな
るが、第１のフリップフロップは非作動状態のままであ
る。
制御回路で発生する２つのパルス列のパルスは、オー
バーラップしないので、２つのフリップフロップは交互
に作動する。２つのパルス列のパルスは互いに極めて接
近しているので（ただし、オーバーラップしない）、繰
返し数またはテスト率を、先行技術による検出回路より
も大幅に増大させることが可能である。例えば、西独特
許第3346942号に記載の検出回路の場合、100kのエミッ
タ結合論理回路を利用すると、約50MHzの繰返し数また
はテスト率が可能であるが、本発明による検出回路の場
合には、150MHz以上の範囲での繰返し数が可能になる。
これは主として、交互に作動する２つのフリップフロッ
プを用いることによって可能になる。この回路設計で
は、その非作動期間においては、各フリップフロップが
クリアされるため、過剰な回復回路を回避することがで
きる。
本発明のもう１つの利点は、各パルス列には、フリッ
プフロップの一方の活動状態にし、同時にもう一方のフ
リップフロップをクリアするという２重の機能が備わっ
ているので、制御回路は２つのパルス列を発生するだけ
ですむということである。
この点に関し、「クリア入力」という用語により、本
発明が「クリア」端子を備えたフリップフロップのみか
ら構成されるといった意味に限定されるものではない。
例えば、かかる入力端子に対して「リセット」等の表示
を行うことも可能である。
選択された論理回路によって、本発明に基づく検出回
路は、未知の２進信号の正の遷移と負の遷移のいずれか
によってトリガされるように構成することができる。負
の遷移のトレースのためフリップフロップの反転クロッ
ク入力を利用することもできるし、未知の２進信号を反
転させることも可能である。
好適に、Ｄタイプのフリップフロップが、本発明の要
件を満たす最もシンプルなフリップフロップ（クロッ
ク、信号、及びクリア／リセット入力）であるため、該
フリップフロップが利用されるが、もちろん他の構造を
備えたフリップフロップを利用することも可能である。
さらに、２つのフリップフロップの出力を、別個に処
理することも可能である。しかしながら、本発明の別な
有利な態様によれば、前記制御回路によって選択入力に
制御を受ける多重化回路に、前記フリップフロップの出
力が送られる。もちろん、他の方法で、例えば、論理ゲ
ートによって、フリップフロップの出力を組み合わせる
ことも可能である。ある時点において、常にフリップフ
ロップの一方だけが作動状態にある場合には、（非作動
状態の期間にある）他方のフリップフロップの出力には
無関係な情報が含まれており、この期間においては、作
動状態のフリップフロップからの出力情報を送信するこ
とが可能である。制御回路で発生する２つのパルス列は
オーバーラップしないので、情報の損失を伴うことな
く、フリップフロップの２つの出力を組み合わせて１つ
にすることが可能である。この組合せ出力信号をさらに
処理を加えるため、前記多重化回路の出力を追加フリッ
プフロップのようなバッファ回路に送るのが有利であ
る。これによって、例えばマイクロプロセッサーを利用
してさらに処理を加えることが、容易に、確実に行える
ことになる。
用途によっては、差動フリップフロップ、例えば、通
常の（正の）クロック入力と、さらに反転（負の）クロ
ック入力を備えたフリップフロップが用いられる。本発
明のもう１つの重要な態様によれば、前記フリップフロ
ップの少なくとも一方、好ましくは双方のフリップフロ
ップ、の出力が、ゲートのそれぞれ（できればORゲー
ト）の入力に送り返され、前記ゲートの第２の入力で
は、前記制御回路から発生するパルス列を受信し、前記
ゲートの出力は前記フリップフロップの信号入力に接続
される。タイムウィンドウにおいて遷移が生じると必ず
フィードバックループによってフリップフロップの自己
ロッキングが生じる。すなわち、タイムウィンドウの後
であって、「クリア」信号の前に報じた遷移によっては
フリップフロップに「０」が記憶されない。自己ロッキ
ングメカニズムは、次の「クリア」パルスによってキャ
ンセルされる。もちろん、前述の自己ロッキング機能
は、ORゲートによって実現できるだけでなく、例えば、
追加インバータ等を備えたNORゲートによっても実現可
能である。
本発明のもう１つの有利な実施態様によれば、検出回
路は少なくとも２つの追加フリップフロップから構成さ
れ、該追加フリップフロップの信号入力とクリア入力
は、基本的にはそれぞれ前記第１と第２のフリップフロ
ップの信号入力とクリア入力と同じ方法で配線される
が、これにより前記第１と第２のフリップフロップは、
未知の２進信号の正の遷移でトリガするよう配線され、
一方、前記追加フリップフロップは、前記未知の２進信
号の負の遷移でトリガするよう配線されることになる。
この実施例の場合、検出回路は作動モードにおいて、
未知の２進信号の正の遷移によってトリガし、交互に作
動状態になる２つのフリップフロップを備え、さらに、
未知の２進信号の負の遷移によってトリガし、やはり交
互に作動状態になる２つのフリップフロップも備えてい
る。負の遷移時のトリガは、例えば、反転クロック入力
を用いて、未知の２進信号を反転することによって、あ
るいは、差動クロック入力を備えたフリップフロップの
場合には、非反転クロック入力と反転クロック入力を逆
にすることによって、実施可能になる。
この実施例によって、たとえ、正の遷移と負の遷移が
互いに極めて接近している場合であっても、確実に、未
知の２進信号の正と負の両方の遷移について信頼に足り
る記録が行えることになる。このことは、先行技術によ
る検出回路に関連して重要な改良点である。たとえ、正
と負の両方の遷移でトリガする能力を備えた先行技術に
よる回路に、フリップフロップが用いられる場合であっ
ても、正の遷移と負の遷移がごく接近して生じる場合に
は、記録することができない。
集積回路のテスター装置に本発明による検出回路を用
いると、その入力でアナログ信号を受信するコンパレー
タ回路要素によって、（その安定性をテストする）未知
の２進信号が発生される。このコンパレータ回路要素
は、例えば、前記アナログ信号が所定のレベルを超える
と、「１」を発生し、アナログ信号がそのレベル未満の
場合には「０」を発生する。２進信号は、２つの状態し
かコード化できないので、こうした２進信号は、対応す
るアナログ信号の２つの状態しか表わすことができな
い。一方、用途によっては、アナログ信号の３つ以上の
状態、例えば、「０」、「１」及び「トライステート」
の検出が必要になる。この「トライステート」の状態
は、フローティング状態、すなわち、高インピーダンス
状態に相当するので、例えば、２つの抵抗器から成る分
圧器にアナログ信号を加えることにより、検出可能であ
る。
これら３つの状態をコード化するには、既述したよう
に、単一の２進信号では不十分である。もう１つの望ま
しい実施例によれば、完全な検出回路は、従って二重に
なり、前記検出回路のうち第１の回路がテストされるア
ナログ信号の第１の異なる２つの状態を表わす未知の２
進信号を受信し、他方、前記検出回路のうち第２の回路
が、前記アナログ信号の第２の異なる２つの状態を表わ
す未知の２進信号を受信する。
この実施例の場合、例えば、一方のコンパレータ回路
により、アナログ信号の高位及び低位の状態が示され、
他方のコンパレータ回路により、トライステート又は非
トライステートかが示される。２つのコンパレータ回路
に対し、アナログ信号が送られることになる。次に、２
つの２進信号がそれぞれ検出回路の一方に送られる。こ
のようにして、トライステートの状態に関連し、例え
ば、トライステートが「０」または「１」に変化した場
合の、アナログ信号の安定性をテストすることが可能で
ある。２つの検出回路の出力は、所定のタイムウィンド
ウにおいて不安定になったか否かを表わす共通の信号と
組み合わせるのが望ましい。
本発明のもう１つの有利な態様によれば、検出回路
は、その入力で未知の２進信号を受信し、そのクロック
入力でウィンドウ信号を受信する少なくとももう１つの
フリップフロップを備える。このフリップフロップは、
未知の２進信号の状態に対するバッファの働きをする。
バッファ回路、とりわけフリップフロップは、前記もう
１つのフリップフロップの出力に対するバッファに用い
ることができる。
〔実施例〕
以下に添付図面に基づき本発明の好適な実施例につい
て詳述する。
第1a図には、時間的に互いにシフトして、時間的オー
バーラップすることのない、２つのパルス列を発生する
ための制御回路が示されている。ｐ開始信号が、入力ラ
イン２を介してＤフリップフロップ２のクロック端子に
送られる。ｐ開始信号のタイミング図については、第2b
図に示されている。Ｐ開始パルスの正の遷移毎に（第２
図のｂに矢印で表示、参照番号３及び22を比較のこ
と）、フリップフロップ２（第1a図）は、そのＤ入力に
入力される信号を記憶することになる。
同様に、フリップフロップ４は入力ライン５のＰ停止
信号をそのクロック入力から受信する。Ｐ停止信号につ
いては、第２図のｃに示されている。その周波数は、Ｐ
開始パルス列を同じであるが、該パルス列に対し遅延す
る（第２図によれば、遅延はｔ＝t3−t2になる）。作動
（正の）遷移（第２図のｃの参照番号６及び23を比較の
こと）毎に、フリップフロップ４は刻時され、そのＤ端
子に加えられる信号を記憶する。
さらに、リセットパルス（第２図のａに示す）は、ラ
イン７及び８を介してフリップフロップ２及び４のリセ
ット端子に送られる。
フリップフロップ２のＱ出力がNORゲート９の入力端
子に送られ、一方、その出力はもう１つのNORゲート1
0の入力端子に送られる。さらに、この出力は、フリ
ップフロップ２のＤ入力に送り返される。従って、この
フリップフロップは、2:1の分周器として動作する。
同様に、一方ではフリップフロップ４の出力がNOR
ゲート９のもう１つの入力と、フリップフロップ４のＤ
入力にも送られる。従って、このフリップフロップも2:
1の分周器として動作する。フリップフロップ４のＱ出
力は、NORゲート10のもう１つの入力に送られる。
「Q4」で表示のこの信号も、検出回路での後続の処理に
利用される（第1a図、第1b図におけるライン11を比較の
こと）。
NORゲート９及び10の出力は、それぞれライン12及び1
3のパルス列P1及びP2を発生する。
第２図に示すタイミング図を用いて、第1a図に示す制
御回路の動作に関し、ここで詳細な説明を行うことにす
る。直前の説明にあるように、第２図のａはリセット信
号を表わし、第２図のｂはＰ開始パルス列を表わし、第
２図のｃはＰ停止パルス列を表わし、第２図のｄはフリ
ップフロップ２のＱ出力を表わし、第２図のｅはフリッ
プフロップ４のＱ出力を表わし、第２図のｆはP1信号を
表わし、第２図のｇはP2信号を表している。
リセットパルスが発生する前に（ｔ＜t1）、フリップ
フロップ２及び４の出力は、第２図のｄ及びｅのボック
ス14及び15で示す状態のいずれかになる。従って、P1及
びP2信号も、いずれかの状態になる（第２図のｆ及びｇ
における参照番号16及び17）。
リセットパルス18が発生すると、両方のフリップフロ
ップともリセットされ、従ってこれらのフリップフロッ
プのＱ出力はゼロになる。
最初のＰ開始パルス３が発生すると（ｔ＝t2）、フリ
ップフロップ２が19で示すようにトグルされる。フリッ
プフロップ２の出力は、従って、「０」になり、P2の
パルス列は20で示すように「１」になる。
最初のＰ停止パルス６によって（ｔ＝t3）、フリップ
フロップ４のＱ出力も、その状態が21で示すように変化
する。従って、幅t3〜t2のパルス列P2における出力パル
ス20が発生する。パルス20のパルス幅は100kのエミッタ
結合型論理回路を用いる場合、2ns以下の範囲になる。
次の対をなす入力パルス（ｔ＝t4のＰ開始パルス22と
ｔ＝t5のＰ停止パルス23）を利用して、−同様のやり方
で−パルス列P1におけるパルス24を発生する。
第1a図に示す制御回路から互いに時間的にシフトされ
ており−この場合、遅延は半分の期間−、時間的にオー
バーラップしない２つのパルス列P1及びP2が発生するの
は明らかである。これらのパルスのパルス幅は極めて短
く、高繰返し率で発生する可能性がある。パルス列P1及
びP2と、フリップフロップ４のＱ出力（Q4）は、下記の
ように後続の処理に用いられることになる。これらの信
号は、補助信号にしかすぎないので、当業者には自明な
他の制御回路を利用して、かかるパルス列を発生させる
ことも可能である。
第1b図には、２つのＤフリップフロップ25及び26から
成る検出回路の第１の例が示されている。パルス列P1
は、ORゲート27を介してフリップフロップ25のＤ入力と
フリップフロップ26のクリア（CLR）入力端子に送られ
る。一方、パルス列P2は、ORゲート28を介してフリップ
フロップ26のＤ入力とフリップフロップ25のクリア入力
に送られる。フリップフロップ25及び26のＱ出力は、マ
ルチプレクサ29の入力端子Ａ及びＢに送られ、ここで出
力ライン30へ出力信号OUTが送り出されることになる
が、このマルチプレクサーの選択入力Ｓは、ライン11の
信号Q4によって制御を受ける。両方のフリップフロップ
のＱ出力とも、やはり、それぞれ、ORゲート27及び28に
送り返される。さらに、未知の２進信号Ｔが、ライン31
によってフリップフロップ25及び26のクロック入力に送
られる。
ここで、第1b図に示す検出回路の動作についての説明
を、該回路のタイミング図を示した第３図に関連して行
うことにする。第３図のａはパルス列P1を表わし、第３
図のｂはパルス列P2を表わし、第３図のｃはフリップフ
ロップ４のＱ出力を表わしている。これらの図は、第２
図のｆ、第２図のｇ及び第２図のｅに示したものと同一
である。
第３図のｄは、未知の２進信号Ｔを示し、第３図のｅ
はフリップフロップ25のＱ出力を示し、第３図のｆはフ
リップフロップ26のＱ出力を示し第３図のｇは出力信号
OUTを示している。
第３図の時間軸は、第２図と同じスケール及び同じ時
間基準によって示されている。
パルス列P2における最初のパルス20によって、フリッ
プフロップ26は、未知の２進信号Ｔの正の遷移でトリガ
可能になる（パルス20の前に、フリップフロップ26は、
参照番号32で示すどちらの状態にもなる可能性があり、
この不確定の状態は、未知の２進信号Ｔの最初の正の遷
移が実際に生じるまで支持される）。図示の例では、ク
ロック入力における正の遷移によってトリガするフリッ
プフロップが用いられている。もちろん、代わりにその
クロック入力における負の遷移によってトリガするフリ
ップフロップを用いることもできる。
同時に（ｔ＝t2）、フリップフロップ25が、パルス20
によってクリアされる。すなわち、この時間期間（t2〜
t3）の間フリップフロップ25は、非作動状態になる。従
って、パルス20には、フリップフロップ26を作動状態に
し、かつ、フリップフロップ25をクリアするという二重
の働きがある。フリップフロップ25及び26の「クリア」
端子も、例えば、「リセット」端子等の表示が可能であ
る。
ｔ＝t2Aにおいて、未知の２進信号Ｔの正の遷移が生
じる。作動（立上り）区間33において、フリップフロッ
プ26は、そのＤ端子に加えられる信号を記憶する。P2信
号が「１」であり、この信号はORゲート28を介して送ら
れるので、フリップフロップ26も、34で示すように、
「１」を記憶する。
P2パルス20の終了後で、フリップフロップ26をクリア
するP1パルス35の開始前に、未知の２進信号Ｔの正の遷
移がさらに生じて、フリップフロップ26の状態が変化す
るのを回避するため、フリップフロップ26のＱ出力は、
ORゲート28に送り返される。この「自己ロック式回路」
によって、クリアパルス35の発生前に、フリップフロッ
プ26の状態が変化することはあり得ないという保証が得
られることになる。従って、ｔ＝t3とｔ＝t4の時間間隔
では、フリップフロップ26の状態を変化させることはで
きない。
正と負の両方の遷移によってトリガするフリップフロ
ップを用いる場合、「自己ロック機構」には、さらに、
所定のタイムウィンドウにおいて、このフリップフロッ
プが正と負の両方の遷移でトリガすることがないように
保証する機能が設けられる（それが生じる場合、そのフ
リップフロップが「安定した２進信号」であると示して
いる場合であっても、実際には正と負の遷移が両方とも
生じていることがある）。
フリップフロップ26の出力は、マルチプレクサ29がそ
のＢ入力端子における信号を送り出すとすぐに、出力信
号OUTに送られる。フリップフロップ４の出力（第３図
のｃを比較すること）は、ｔ＝t3において、その状態が
「１」に変化し、マルチプレクサ29の入力端子Ｂが選択
されることになる。従って、両方のフリップフロップが
非作動状態の期間に（ｔ＝t3〜ｔ＝t4）未知の２進信号
Ｔが不安定であることを示すフリップフロップ26の出力
が、出力OUTに送られる。パルス35がフリップフロップ2
6をクリアするので、ｔ＝t4の後に「０」が送り出され
る。
もちろん、両方のフリップフロップ（25及び26）が非
作動状態の時間期間、例えば、ｔ＝t3〜ｔ＝t4、ｔ＝t5
〜ｔ＝t6等においても、出力信号OUTは、常に、未知の
２進信号Ｔが不安定になったか否かを示す。従って、こ
の出力信号OUTは、常に、先行タイムウィンドウにおけ
る未知の２進信号Ｔが安定であったか否かを示す。未知
の２進信号が安定していれば、「０」が送り出される。
これとは逆に不安定な状態が生じた場合に、「１」が送
り出される（未知の２進信号Ｔが不安定になったことを
示す、ｔ＝t3〜ｔ＝t4のパルス36を比較のこと）。
出力信号OUTは、第４図及び第６図に関し後述するよ
うに、バッファとしても作用する。
ｔ＝t4においてP1パルス35が発生すると、フリップフ
ロップ26がクリアされ、フリップフロップ25は作動状態
になる。すなわち、未知の２進信号Ｔの不安定状態によ
って（この場合、正の遷移）、トリガの準備が整うこと
になる。図示の例では、信号Ｔ（第３図のｄの比較のこ
と）は、ｔ＝t4〜ｔ＝t5の第２のタイムウィンドウの
間、安定している。従って、「０」が出力信号OUTに生
じるのは、両方のフリップフロップが非作動状態になる
次の期間（ｔ＝t5〜ｔ＝t6）においてである。
パルス列P2における次のタイムウィンドウ37（ｔ＝t6
〜ｔ＝t7）において、未知の２進信号は、フリップフロ
ップ26を刻時する正の遷移38をｔ＝t6Aで示している。
それ以上の遷移は、（ｔ＝t6Bで示す負の遷移であろう
と、あるいはｔ＝t6Cで示す正の遷移であろうと）、タ
イムウィンドウ37におけるフリップフロップ26の状態に
影響しない。不安定状態38は、参照番号40で示すよう
に、出力信号OUTに送られる。
第1b図に示す回路は、未知の２進信号Ｔの負の遷移で
トリガされることはない（これは、第４図に示す回路で
克服することが可能な欠点とみなことができる）。第３
図の場合、これはタイムウィンドウ42（ｔ＝t8〜ｔ＝
t9）におけるｔ＝t8Aでの負の遷移41によって示されて
いる。この負の遷移は、出力信号OUTには送られない。
第1a図及び第1b図に示す検出回路の基本動作は、従っ
て、パルス列P1及びP2によって交互にフリップフロップ
25及び26を作動状態にすることであり、これらのパルス
列はそれぞれフリップフロップの一方を作動状態にし、
同時に同じパルスによってもう一方をクリアするように
なっている。未知の２進信号の安定／不安定を表わす信
号の読み取りは、両方のフリップフロップが非作動状態
になる時間期間に行われる。この構造によって、極めて
多い繰返し数、すなわちエミッタ結合論理回路を利用し
て、150MHzの頻度で行うことが保証され、１つしかフリ
ップフロップを使用しない先行技術による回路の制限
（次のウィンドウ信号を加えることが可能になるまで
に、所定の回復時間を必要とする）が本発明によって克
服される。
第４図には、未知の２進信号の負の遷移でトリガする
ように配線した２つの追加フリップフロップを備えた検
出回路の第２の例が示されている。なお第４図に示す検
出回路の場合には、第1a図に示すものと同様の制御回路
を利用することができるため、第４図には制御回路が示
されていない。
第４図によれば、第1a図による制御回路で発生するパ
ルス列P1は、入力端子43に送られる。同様に、パルス列
P2は、入力端子44に送られる。もう１つの入力端子45
は、信号Q4を受信する（フリップフロップ４のＱ出力、
第1a図を比較のこと）。未知の２進信号Ｔが、入力端子
47に送られる。フリップフロップ48及び49は、第1b図の
フリップフロップ25及び26と同様の働きをする。これら
は、それぞれパルス列P1及びP2を受信するが、各パルス
は、フリップフロップの一方を作動状態にし、同時にも
う一方をクリアする。これらのフリップフロップは、未
知の２進信号の正の遷移でトリガする。自己ロックのた
め、その出力は、それぞれ、ORゲート50及び51に送り返
さえる。
第４図に示す検出回路は、さらに２つの追加フリップ
フロップ52及び53を備えている。これらのフリップフロ
ップは、基本的にはフリップフロップ48及び49のような
配線が施されている。すなわち、それらはそれぞれ、OR
ゲート54及び55を介して、そのＤ入力端子とクリア（CL
R）入力で、パルス列P1及びP2を受信し、その出力は、O
Rゲート54及び55を介して送り返される。フリップフロ
ップ48及び49との唯一の相違点は、未知の２進信号Ｔ
が、フリップフロップ52及び53の反転クロック入力に送
られる点である。すなわち、これらのフリップフロップ
は、未知の２進信号Ｔの負の遷移によってトリガする。
フリップフロップ48、49、52及び53の出力は、ダブル
マルチプレクサ56に送られる。このマルチプレクサが、
その選択入力で「０」を受信する場合、入力A1及びA2が
出力Y1及びY2に送られ、一方、選択入力で受信する信号
が「１」の場合には、入力B1及びB2が出力端子Y1及びY2
に送られる。ダブルマルチプレクサ56の出力が、ORゲー
ト57に送られ、その出力がバッファフリップフロップ58
のＤ入力に送られる。このフリップフロップは、そのク
ロック入力でライン59のパルス列Ｐを受信するが、パル
ス列Ｐは２つのパルス列P1及びP2のOR組合せである（OR
ゲート60を比較のこと）。フリップフロップ58の出力は
出力端子61から出力信号OUTを送り出す。
第４図に示す回路は、さらにそのＤ入力で未知の２進
信号Ｔを受信し、そのクロック入力でパルス列Ｐを受信
するフリップフロップ62を備えている。このフリップフ
ロップは、未知の２進信号の所定の状態の記憶に利用さ
れる。そのＱ出力は、出力端子64から状態信号Stを発生
するもう１つのバッファフリップフロップ63に記憶され
る。このフリップフロップのクロック入力も、パルス列
Ｐによってトリガされる。
ここで、第４図を示す回路の作動についての説明を、
該回路のタイミング図を表した第５図に関連して行うこ
とにする。第５図のａはＰ開始信号を示し、第５図のｂ
はパルス列P1を示し、第５図のｃはパルス列P2を示し、
第５図のｄはパルス列Ｐを示し（P1とP2のOR組合せ）、
第５図のｅはフリップフロップ４のＱ出力を示し（第1a
図を比較のこと）、第５図のｆは未知の２進信号Ｔを示
し、第５図のｇはフリップフロップ48の出力を示し、第
５図のｈはフリップフロップ49のＱ出力を示し、第５図
のｉはフリップフロップ52のＱ出力を示し、第５図のｋ
はフリップフロップ53のＱ出力を示し、第５図のｌはマ
ルチプレクサ56のY1出力を示し、第５図のｍはマルチプ
レクサ56のY2出力を示し、第５図のｎはORゲート57の出
力を示し、第５図のｏは出力信号OUTを示し、第５図の
ｐはフリップフロップ62のＱ出力を示し、第５図のｑは
フリップフロップ63のＱ出力によって発生するSt信号を
示している。
フリップフロップ48及び49は、公知の方法で動作す
る。従って、その出力信号は、第３図のｅ及び第３図の
ｆに示すものに等しい（未知の２進信号Ｔ、すなわち第
５図のｆは、第３図のｄの場合と同じと仮定する）。従
って、フリップフロップ48及び49は、ｔ＝t2A及びｔ＝t
6Aにおける信号Ｔの正の遷移によってトリガすることに
なる。
フリップフロップ52及び53は、未知の２進信号Ｔの負
の遷移によってトリガするように配線が施されている。
第５図に示す例では、フリップフロップ53は、ｔ＝t6B
における負の遷移（参照番号65）によってトリガされ
る。同様に、フリップフロップ52は、ｔ＝t8Aにおける
未知の２進信号Ｔの負の遷移によってトリガされる。
従って、第４図に示す回路の場合、フリップフロップ
48及び52は、パルス列P1によって同時に作動状態にな
り、該フリップフロップのうち一方−フリップフロップ
48−は、未知２進信号Ｔの遷移によってトリガし、もう
一方−フリップフロップ52は、その負の遷移によってト
リガする。同様に、フリップフロップ49及び53は、パル
ス列P2によって、同時に作動状態になり、フリップフロ
ップ49は、正の遷移によってトリガし、フリップフロッ
プ53は、負の遷移によってトリガする。
第５図に示す例では、フリップフロップ49は、ｔ＝t
2Aにおいて、未知の２進信号Ｔの正の遷移によってトリ
ガされる。この「１」の状態は、ｔ＝t3とｔ＝t4の間に
おいて、マルチプレクサ56の出力Y1（第５図の１を比較
のこと）に送られる。このパルスは、ORゲート57を通り
（第５図のｎ）、ｔ＝t4とｔ＝t6の間においてバッファ
フリップフロップ58に記憶され、後続の処理に備えるこ
とになる（第５図のｏ）。
ｔ＝t4とｔ＝t5の間のタイムウィンドウにおいて、未
知の２進信号Ｔは安定している。従って、ｔ＝t5とｔ＝
t6の間の読み取り期間においては、ORゲート57の出力が
「０」になり、その結果、ｔ＝t6とｔ＝t8の間におい
て、「０」がバッファフリップフロップ58に記憶され
る。
ｔ＝t6〜ｔ＝t7のタイムウィンドウにおいては、未知
の２進信号Ｔの２つの正の遷移が、ｔ＝t6Aとｔ＝t6Cで
発生する。ｔ＝t6Aにおける最初の遷移によって、フリ
ップフロップ49がトリガされる。このフリップフロップ
は、後でロックされる。ｔ＝t6Cにおける第２の正の遷
移は、該フリップフロップの状態に影響しない。
ｔ＝t6Bにおける未知の２進信号Ｔの負の遷移によっ
て、さらにフリップフロップ53がトリガされる。フリッ
プフロップ49及び53が、両方とも、未知の２進信号Ｔが
不安定状態であることを示すため、ｔ＝t7〜ｔ＝t8の読
み取り期間において、マルチプレクサ56の出力Y1及びY2
（第５図のｌ及びｍ）は「１」を示すことになる。これ
らの出力は、ｔ＝t7〜ｔ＝t8において、組み合わせら
れ、ORゲート57の出力からパルスを生じることになる
（第５図のｎを比較のこと）。従って、バッファフリッ
プフロップ58も、ｔ＝t8〜ｔ＝t10において、“1"を示
すことになる。（第５図のｏを参照のこと）。
ｔ＝t8〜ｔ＝t9のタイムウィンドウにおいて、未知の
２進信号Ｔのもう１つの負の遷移66がｔ＝t8Aで発生す
る。この遷移は、フリップフロップ52が感知し、ｔ＝t9
〜ｔ＝t10において、マルチプレクサ56の出力Y2から
「１」を送り出す（第５図のｍ）。この信号は、ORゲー
ト57の出力に送られ、ｔ＝t10以後に「１」の信号OUT
（第５図のｏ）を生じることになる。
ｔ＝t8Aで生じる負の遷移がフリップフロップ52によ
って感知され、第1b図に示す検出回路では不可能であっ
た、かかる負の遷移の感知が、改良された第４図に示す
検出回路によれば可能になる。
出力信号OUT（第５図のｏ）は、先行するタイムウィ
ンドウにおいて未知の２進信号Ｔが安定していた（OUT
＝０）ことを示しているか、あるいは未知の２進信号Ｔ
の状態が「０」から「１」に変化したか「１」から
「０」に変化したかにかかわらず不安定である（OUT＝
１）ことかを常に示している。
フリップフロップ62（第５図のｐ）は、パルス列Ｐに
よって刻時され（第５図のｄ）、タイムウィンドウの開
始時における未知の２進信号Ｔの状態を記憶する。その
状態情報は、１期間遅らして、バッファフリップフロッ
プ63に送られる。このように未知の２進信号Ｄの状態
が、「０」から「１」または「１」から「０」に変化し
て、後続の処理に備えることになる。
第６図には、本発明による検出回路の第３の例が示さ
れている。この検出回路にも、やはり第1a図に示す制御
回路が利用されており、従って、第６図にもこの制御回
路を示していない。第６図の回路は、とりわけ第４図に
示す検出回路に対応するものであるため、同じ対象につ
いては、同じ参照番号を用いて、簡潔な説明を行うこと
にする。
通常、未知の２進信号Ｔは、集積回路のテスト装置の
場合、テストされるアナログ信号を所定の基準レベルと
比較するコンパレータ回路によって得られる。２進信号
には２つの異なる状態しかないので、こうした回路要素
は、前記アナログ信号の所定の２つの状態、最も一般的
には「０」と「１」の間で識別されるに過ぎない。
一方、３つ以上の状態についてアナログ信号の区別を
行う、例えば前記アナログ信号の「０」、「１」及び
「トライステート」を検出するのが望ましい場合もあ
る。「トライステート」は、前記信号の高インピーダン
ス状態であり、例えば、分圧器にこのアナログ信号を加
えることによって検出可能である。
こうした用途の場合、アナログ信号の安定性は、「ト
ライステート」状態（高Ｚ状態とも呼ばれる）に関して
テストを行う必要がある。例えば、検出回路は論理
「１」〜「トライステート」の遷移を示すことができる
ものが望ましい。
従って、第６図の検出回路は、第４図の回路と同一仕
様のものである。同じ部分において対応する対象につい
ては、第１の検出回路と同じ参照番号で表示し、ただし
ダッシュ（′）を添付した。第１の検出回路は、それぞ
れ前記アナログ信号の「０」または「１」の状態を表わ
す未知の２進信号Ｔを受信する。同様に、同一仕様の検
出回路は、前記アナログ信号の「トライステート」状
態、すなわち、高インピーダンス状態にあるか否かを表
わす、もう１つの未知の２進信号Ｔ′を受信する。アナ
ログ信号67と規定レベルの比較を行うコンパレータ回路
の概略が、破線（参照番号68a及び68b）で示されてい
る。
フリップフロップ48、52、48′及び52′はパルス列P1
によって、同じ時間間隔において作動状態になる。フリ
ップフロップ48が作動状態になるとアナログ信号の
「０」−「１」の遷移でトリガし、フリップフロップ52
は「１」−「０」の遷移でトリガするが、フリップフロ
ップ48′は高インピーダンス状態から低インピーダンス
状態への遷移でトリガし、フリップフロップ52′は、低
インピーダンス状態から高インピーダンス状態への遷移
でトリガすることになる。
同様に、フリップフロップ49、53、49′及び53′が次
のタイムウィンドウにおいて作動状態になる。
フリップフロップ48′、49′52′及び53′のＱ出力
が、もう１つのダブルマルチプレクサ56′に送られる。
マルチプレクサ56及び56′の両方の出力が、第４図のOR
ゲート57とは対照的な４つの入力端子を備えたORゲート
である、ORゲート57′に送られる。
ここに記載の相違点を除くと、第６図に示す検出回路
は、第４図に示す回路と同様に動作する。このことは、
また「状態」フリップフロップ62、63及び62′、63′に
ついても該当する。
〔発明の効果〕
本発明は以上のような構成を有しており、そのため以
下に述べるような優れた効果を示す。
本発明に基づく検出回路においては、制御回路から発
生される２つのパルス列はオーバーラップしない状態
で、互いに極めて近接しているため、２つのフリップフ
ロップは交互に作動し、検出回路の繰返し数またはテス
ト率を大幅に増大させることが可能である。
またフリップフロップは非作動状態にクリアさせるた
め、過剰な回復回数を回避可能であり、このように本発
明によれば、各パルス列によりフリップフロップの起動
とクリアが同時に行われるため、制御回路は２つのパル
ス列を発生させるだけで十分である。
【図面の簡単な説明】
第1a図は、本発明に基づく検出回路の制御回路を示す回
路図であり、 第1b図は、本発明に基づく検出回路の第１の実施例を示
す回路図であり、 第２図は、第1a図に示す制御回路のタイミング図であ
り、 第３図は、第1b図に示す検出回路のタイミング図であ
り、 第４図は、未知の２進信号の正負双方の遷移に関しトリ
ガ可能な検出回路の第２の実施例を示す回路図であり、 第５図は、第４図に示す検出回路のタイミング図であ
り、さらに 第６図は、少なくとも３つのアナログ信号状態を規定す
るための２つの検出回路より成る第３の例を示す回路図
である。 １……入力ライン 2,4……フリップフロップ 5,7,8……入力ライン 9,10……NORゲート 11,12,13……ライン 25,26……フリップフロップ 27,28……ORゲート 29……マルチプレクサ 30,31……出力ライン 43,44,45,47……入力端子 48,49……フリップフロップ 50,51……ORゲート 52,53……フリップフロップ 54,55……ORゲート 56……ダブルマルチプレクサ 57……ORゲート 58……フリップフロップ 60……ORゲート 61,64……出力端子 62,63……フリップフロップ 68……アナログ信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 H03K 5/125 H03K 5/19 H03K 5/22 H03K 5/153 G01R 19/25 G06F 11/25 G06F 11/26 G01R 19/165

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】所定のタイムウィンドウ期間に、未知の２
    進信号の状態変化を検出するための、集積回路テストデ
    バイス用の装置であって、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第１のフリップフロップ手段であって、該クロック入
    力が、未知の２進信号を受信するように接続されて、第
    １のタイムウィンドウ内において、未知の２進信号の状
    態変化が起こったときに、前記信号入力に現れる信号を
    記憶して、前記出力に出力することからなる、第１のフ
    リップフロップ手段と、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第２のフリップフロップ手段であって、該クロック入
    力が、未知の２進信号を受信するように接続されて、第
    ２のタイムウィンドウ内において、未知の２進信号の状
    態変化が起こったときに、前記信号入力に現れる信号を
    記憶して、前記出力に出力することからなる、第２のフ
    リップフロップ手段と、 前記第１のフリップフロップ手段の信号入力、及び前記
    第２のフリップフロップ手段のクリア入力に対して、第
    １のパルス列を発生し、前記第２のフリップフロップ手
    段の信号入力、及び前記第１のフリップフロップ手段の
    クリア入力に対して、第２のパルス列を発生する、制御
    手段と、 これら２つのパルス列は、時間的にオーバーラップしな
    いように、互いから時間的にシフトされることと、 前記第１のタイムウィンドウを画定する前記第１のパル
    ス列が、前記第２のフリップフロップ手段をクリアし
    て、それにより前記第２のフリップフロップ手段が、前
    記第１のタイムウィンドウ間、非作動状態に保持される
    ことと、 前記第２のタイムウィンドウを画定する前記第２のパル
    ス列が、前記第１のフリップフロップ手段をクリアし
    て、それにより前記第１のフリップフロップ手段が、前
    記第２のタイムウィンドウ間、非作動状態に保持される
    ことと、 を特徴とする、未知の２進信号の状態変化を検出するた
    めの装置。
  2. 【請求項２】前記第１、及び第２のフリップフロップ手
    段は、Ｄタイプのフリップフロップであり、前記信号入
    力は、Ｄ入力である、請求項１に記載の未知の２進信号
    の状態変化を検出するための装置。
  3. 【請求項３】フリップフロップ手段の出力に接続され、
    フリップフロップ手段の出力を選択するために、制御手
    段により制御される選択入力を有する、多重化手段と、 選択されたフリップフロップ手段の出力を保持するため
    に、多重化手段に接続されたバッファ手段と、 から更になる、請求項１に記載の未知の２進信号の状態
    変化を検出するための装置。
  4. 【請求項４】第１と第２の入力、及び出力を有するORゲ
    ートから更になり、第１のORゲート入力は、第１のフリ
    ップフロップ手段の出力に接続され、第２のORゲート入
    力は、制御手段の第１のパルス列を受信するために接続
    され、ORゲート出力は、第１のフリップフロップ手段の
    信号入力に接続される、請求項３に記載の未知の２進信
    号の状態変化を検出するための装置。
  5. 【請求項５】前記制御手段に接続され、信号入力、クリ
    ア入力、反転クロック入力、及び出力を有する第３のフ
    リップフロップ手段であって、該反転クロック入力が、
    未知の２進信号を受信するように接続されて、第１のタ
    イムウィンドウ内において、未知の２進信号の状態変化
    が起こったときに、前記信号入力に現れる信号を記憶し
    て、前記出力に出力することからなる、第３のフリップ
    フロップ手段と、 前記制御手段に接続され、信号入力、クリア入力、反転
    クロック入力、及び出力を有する第４のフリップフロッ
    プ手段であって、該反転クロック入力が、未知の２進信
    号を受信するように接続されて、第２のタイムウィンド
    ウ内において、未知の２進信号の状態変化が起こったと
    きに、前記信号入力に現れる信号を記憶して、前記出力
    に出力することからなる、第４のフリップフロップ手段 とから更になり、 前記第１、及び第２のフリップフロップ手段は、未知の
    ２進信号の正の遷移を検出し、前記第３、及び第４のフ
    リップフロップ手段は、未知の２進信号の負の遷移を検
    出することを特徴とする、請求項１に記載の未知の２進
    信号の状態変化を検出するための装置
  6. 【請求項６】所定のタイムウィンドウ期間に、高位及び
    低位からなる第１の組の状態、及び、トライステート及
    び非トライステートからなる第２の組の状態を有する、
    未知のアナログ信号の状態変化を検出するための、集積
    回路テストデバイス用の装置であって、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第１のフリップフロップ手段であって、該クロック入
    力が、未知のアナログ信号を２値化した信号を受信する
    ように接続されて、第１のタイムウィンドウ内におい
    て、前記未知のアナログ信号の第１の組における状態変
    化が起こったときに、前記信号入力に現れる信号を記憶
    して、前記出力に出力することからなる、第１のフリッ
    プフロップ手段と、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第２のフリップフロップ手段であって、該クロック入
    力が、未知のアナログ信号を２値化した信号を受信する
    ように接続されて、第２のタイムウィンドウ内におい
    て、前記未知のアナログ信号の第１の組における状態変
    化が起こったときに、前記信号入力に現れる信号を記憶
    して、前記出力に出力することからなる、第２のフリッ
    プフロップ手段と、 前記第１のフリップフロップ手段の信号入力、及び前記
    第２のフリップフロップ手段のクリア入力に対して、第
    １のパルス列を発生し、前記第２のフリップフロップ手
    段の信号入力、及び前記第１のフリップフロップ手段の
    クリア入力に対して、第２のパルス列を発生する、第１
    の制御手段であって、これら２つのパルス列は、時間的
    にオーバーラップしないように、互いから時間的にシフ
    トされ、前記第１のパルス列が、前記第１のタイムウィ
    ンドウを規定し、前記第２のフリップフロップ手段をク
    リアして、それにより前記第２のフリップフロップ手段
    が、前記第１のタイムウィンドウ間、非作動状態に保持
    され、前記第２のパルス列が、前記第２のタイムウィン
    ドウを規定し、前記第１のフリップフロップ手段をクリ
    アして、それにより前記第１のフリップフロップ手段
    が、前記第２のタイムウィンドウ間、非作動状態に保持
    される、第１の制御手段と、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第３のフリップフロップ手段であって、該クロック入
    力が、未知のアナログ信号を２値化した信号を受信する
    ように接続されて、第１のタイムウィンドウ内におい
    て、前記未知のアナログ信号の第２の組における状態変
    化が起こったときに、前記信号入力に現れる信号を記憶
    して、前記出力に出力することからなる、第３のフリッ
    プフロップ手段と、 信号入力、クリア入力、クロック入力、及び出力を有す
    る第４のフリップフロップ手段であって、該クロック入
    力が、未知のアナログ信号を２値化した信号をを受信す
    るように接続されて、前記第２のタイムウィンドウ内に
    おいて、前記未知のアナログ信号の第２の組における状
    態変化が起こったときに、前記信号入力に現れる信号を
    記憶して、前記出力に出力することからなる、第４のフ
    リップフロップ手段と、 前記第３のフリップフロップ手段の信号入力、及び前記
    第４のフリップフロップ手段のクリア入力に対して、第
    ３のパルス列を発生し、前記第４のフリップフロップ手
    段の信号入力、及び前記第３のフリップフロップ手段の
    クリア入力に対して、第４のパルス列を発生する、第２
    の制御手段であって、これら２つのパルス列は、時間的
    にオーバーラップしないように、互いから時間的シフト
    され、前記第３のパルス列が、前記第１のタイムウィン
    ドウを規定し、前記第４のフリップフロップ手段をクリ
    アして、それにより前記第４のフリップフロップ手段
    が、前記第１のタイムウィンドウ間、非作動状態に保持
    され、前記第４のパルス列が、前記第２のタイムウィン
    ドウを規定し、前記第３のフリップフロップ手段をクリ
    アして、それにより前記第３のフリップフロップ手段
    が、前記第２のタイムウィンドウ間、非作動状態に保持
    される、第２の制御手段と、 からなる、未知のアナログ信号の状態変化を検出するた
    めの装置。
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