JP3021845B2 - 論理回路の試験方法 - Google Patents
論理回路の試験方法Info
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- JP3021845B2 JP3021845B2 JP3254919A JP25491991A JP3021845B2 JP 3021845 B2 JP3021845 B2 JP 3021845B2 JP 3254919 A JP3254919 A JP 3254919A JP 25491991 A JP25491991 A JP 25491991A JP 3021845 B2 JP3021845 B2 JP 3021845B2
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Description
【０００１】
【産業上の利用分野】本発明は、コンピュータの演算装
置等に使用する論理回路の試験方法に関し、特にその構
成要素の一部のスキャンパスレジスタを試験するための
試験方法に関する。
置等に使用する論理回路の試験方法に関し、特にその構
成要素の一部のスキャンパスレジスタを試験するための
試験方法に関する。
【０００２】
【従来の技術】コンピュータの演算装置等に使用する論
理回路は、順序回路と組合せ回路とによって構成されて
いるが、そのうちの順序回路を構成するスキャンパスレ
ジスタを試験するための従来の試験方法は、１枚の基板
上に実装されている順序回路を含む複数の論理回路の順
序回路を構成するスキャンパスレジスタを１本または数
本に接続し、基板全体としてまたはブロック単位にスキ
ャンパスレジスタの試験を行うという手段を採用してい
る。
理回路は、順序回路と組合せ回路とによって構成されて
いるが、そのうちの順序回路を構成するスキャンパスレ
ジスタを試験するための従来の試験方法は、１枚の基板
上に実装されている順序回路を含む複数の論理回路の順
序回路を構成するスキャンパスレジスタを１本または数
本に接続し、基板全体としてまたはブロック単位にスキ
ャンパスレジスタの試験を行うという手段を採用してい
る。
【０００３】
【発明が解決しようとする課題】上述したような従来の
論理回路の試験方法は、複数の論理回路のスキャンパス
レジスタを接続しているため、その連続したスキャンパ
スレジスタの経路上の論理回路の不良や論理回路間の接
続不良があったとき、そのスキャンパスレジスタの経路
に係っているすべての論理回路の試験が不可能になると
いう欠点も有している。
論理回路の試験方法は、複数の論理回路のスキャンパス
レジスタを接続しているため、その連続したスキャンパ
スレジスタの経路上の論理回路の不良や論理回路間の接
続不良があったとき、そのスキャンパスレジスタの経路
に係っているすべての論理回路の試験が不可能になると
いう欠点も有している。
【０００４】また、スキャンパスレジスタの故障を解析
するための手段として、基板上の観測点に対してプロー
ビングを行う必要があるが、高密度に実装した基板で
は、プロービング用の観測点を設けることが困難であ
り、観測点を設けたとしてもそれは微小な観測点となる
ため、試験のとき、高精度のプロービングを行わなけれ
ばならず、試験がやり難いという問題点も有している。
するための手段として、基板上の観測点に対してプロー
ビングを行う必要があるが、高密度に実装した基板で
は、プロービング用の観測点を設けることが困難であ
り、観測点を設けたとしてもそれは微小な観測点となる
ため、試験のとき、高精度のプロービングを行わなけれ
ばならず、試験がやり難いという問題点も有している。
【０００５】
【課題を解決するための手段】本発明の論理回路の試験
方法は、１枚の基板上に実装されている順序回路を含む
複数の論理回路のそれぞれに対する外部入力ピンおよび
外部出力ピンを前記基板上に設け、前記外部入力ピンお
よび前記外部出力ピンを観測点とし試験を行うことを含
むものであり、特に、隣接する前記論理回路の前記順序
回路を構成するスキャンパスレジスタを単独の状態また
は隣接する複数個を接続した状態で試験を行うことを含
むものである。
方法は、１枚の基板上に実装されている順序回路を含む
複数の論理回路のそれぞれに対する外部入力ピンおよび
外部出力ピンを前記基板上に設け、前記外部入力ピンお
よび前記外部出力ピンを観測点とし試験を行うことを含
むものであり、特に、隣接する前記論理回路の前記順序
回路を構成するスキャンパスレジスタを単独の状態また
は隣接する複数個を接続した状態で試験を行うことを含
むものである。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の第一の実施例を適用した電
子回路基板を示す平面図である。
子回路基板を示す平面図である。
【０００８】図１において、１枚の基板１上には、複数
の論理回路（デバイス）２ａ〜２ｄが実装されており、
各デバイス２ａ〜２ｄには、スキャンパスレジスタ（ス
キャン回路）３が含まれている。デバイス２ａ〜２ｄの
それぞれに対して、外部入力ピン４ａ（ＳＩＮ１）〜４
ｄ（ＳＩＮ４）および外部出力ピン５ａ（ＳＯＴ１）〜
５ｄ（ＳＯＴ４）が設けてある。この外部入力ピン４ａ
〜４ｄからテストデータを入力し、外部出力ピン５ａ〜
５ｄからそれを取出すことによって、デバイス２ａ〜２
ｄを個別にまたは同時に試験を行うことができる。デバ
イス２ａ〜２ｄをまとめて同時に試験した場合、いずれ
かのデバイスまたはデバイスの接続に故障があると、全
体の試験ができなくなるが、そのときは、個別のデバイ
ス毎に試験を行うことぎできるため、容易に故障の解析
を行うことが可能である。
の論理回路（デバイス）２ａ〜２ｄが実装されており、
各デバイス２ａ〜２ｄには、スキャンパスレジスタ（ス
キャン回路）３が含まれている。デバイス２ａ〜２ｄの
それぞれに対して、外部入力ピン４ａ（ＳＩＮ１）〜４
ｄ（ＳＩＮ４）および外部出力ピン５ａ（ＳＯＴ１）〜
５ｄ（ＳＯＴ４）が設けてある。この外部入力ピン４ａ
〜４ｄからテストデータを入力し、外部出力ピン５ａ〜
５ｄからそれを取出すことによって、デバイス２ａ〜２
ｄを個別にまたは同時に試験を行うことができる。デバ
イス２ａ〜２ｄをまとめて同時に試験した場合、いずれ
かのデバイスまたはデバイスの接続に故障があると、全
体の試験ができなくなるが、そのときは、個別のデバイ
ス毎に試験を行うことぎできるため、容易に故障の解析
を行うことが可能である。
【０００９】図２は本発明の第二の実施例を適用した電
子回路基板とその試験回路とを示す平面図である。
子回路基板とその試験回路とを示す平面図である。
【００１０】図２において、１枚の基板１１上には、図
１の基板１と同様に、複数のデバイス（図示省略）が実
装されており、各デバイスには、スキャン回路（図示省
略）が含まれている。デバイスのそれぞれに対して、外
部入力ピン１４ａ（ＳＩＮ１）〜１４ｄ（ＳＩＮ４）お
よび外部出力ピン１５ａ（ＳＯＴ１）〜１５ｄ（ＳＯＴ
４）が設けてある。試験装置１７は、基板１１に接続し
てデバイスの試験を行うための装置であり、セレクタ１
６ａおよび１６ｂおよび１６ｃは、それぞれ選択信号２
０ａまたは選択信号２０ｂまたは選択信号２０ｃによっ
て外部出力ピン１５ａと外部入力ピン１４ｂ間および外
部出力ピン１５ｂと外部入力ピン１４ｃ間および外部出
力ピン１５ｃと外部入力ピン１４ｄ間を接続するか否か
の選択を行う。入力信号１８ａは直接に外部入力ピン１
４ａに入力し、入力信号１８ｂ〜１８ｄはそれぞれセレ
クタ１６ａまたは１６ｂまたは１６ｃを介して外部入力
ピン１４ｂ〜１４ｄに入力する。出力信号１９ａ〜１９
ｄは、それぞれ外部出力ピン１５ａ〜１５ｄから取出さ
れる信号である。
１の基板１と同様に、複数のデバイス（図示省略）が実
装されており、各デバイスには、スキャン回路（図示省
略）が含まれている。デバイスのそれぞれに対して、外
部入力ピン１４ａ（ＳＩＮ１）〜１４ｄ（ＳＩＮ４）お
よび外部出力ピン１５ａ（ＳＯＴ１）〜１５ｄ（ＳＯＴ
４）が設けてある。試験装置１７は、基板１１に接続し
てデバイスの試験を行うための装置であり、セレクタ１
６ａおよび１６ｂおよび１６ｃは、それぞれ選択信号２
０ａまたは選択信号２０ｂまたは選択信号２０ｃによっ
て外部出力ピン１５ａと外部入力ピン１４ｂ間および外
部出力ピン１５ｂと外部入力ピン１４ｃ間および外部出
力ピン１５ｃと外部入力ピン１４ｄ間を接続するか否か
の選択を行う。入力信号１８ａは直接に外部入力ピン１
４ａに入力し、入力信号１８ｂ〜１８ｄはそれぞれセレ
クタ１６ａまたは１６ｂまたは１６ｃを介して外部入力
ピン１４ｂ〜１４ｄに入力する。出力信号１９ａ〜１９
ｄは、それぞれ外部出力ピン１５ａ〜１５ｄから取出さ
れる信号である。
【００１１】このように基板１１と試験装置１７とを構
成し、適宜に選択信号２０ａ〜２０ｃを供給することに
より、基板１１上の複数のデバイスを、単独の状態また
は任意の個数を接続した状態で試験することができる。
成し、適宜に選択信号２０ａ〜２０ｃを供給することに
より、基板１１上の複数のデバイスを、単独の状態また
は任意の個数を接続した状態で試験することができる。
【００１２】図３は本発明の第三の実施例を適用した電
子回路基板を示す平面図である。
子回路基板を示す平面図である。
【００１３】図３において、１枚の基板２１上には、図
１の基板１と同様に、複数のデバイス２２ａ〜２２ｃが
実装されており、各デバイス２２ａ〜２２ｃには、スキ
ャン回路２３とセレクタ２６ａ〜２６ｃと出力切替えゲ
ート２７ａ〜２７ｃとが含まれている。また、デバイス
のそれぞれに対して、外部入力ピン２４ａ（ＳＩＮ１）
・外部入力ピン３４ａ（ＳＥＬ１）・外部入力ピン４４
ａ（ＤＥＣ１）・外部出力ピン２５ａ（ＳＯＴ１）〜
外部入力ピン２４ｃ（ＳＩＮ３）・外部入力ピン３４ｃ
（ＳＥＬ３）・外部入力ピン４４ｃ（ＤＥＣ３）・外部
出力ピン２５ｃ（ＳＯＴ３）が設けてある。
１の基板１と同様に、複数のデバイス２２ａ〜２２ｃが
実装されており、各デバイス２２ａ〜２２ｃには、スキ
ャン回路２３とセレクタ２６ａ〜２６ｃと出力切替えゲ
ート２７ａ〜２７ｃとが含まれている。また、デバイス
のそれぞれに対して、外部入力ピン２４ａ（ＳＩＮ１）
・外部入力ピン３４ａ（ＳＥＬ１）・外部入力ピン４４
ａ（ＤＥＣ１）・外部出力ピン２５ａ（ＳＯＴ１）〜
外部入力ピン２４ｃ（ＳＩＮ３）・外部入力ピン３４ｃ
（ＳＥＬ３）・外部入力ピン４４ｃ（ＤＥＣ３）・外部
出力ピン２５ｃ（ＳＯＴ３）が設けてある。
【００１４】このように構成した基板２１は、任意の外
部入力ピン３４ａ〜３４ｃに選択信号を供給して対応す
るセレクタ２６ａ〜２６ｃを動作させ、任意の外部入力
ピン４４ａ〜４４ｃに切替信号を供給して対応する出力
切替えゲート２７ａ〜２７ｃを動作させることにより、
図２の実施例と同様に、基板２１上の複数のデバイス
を、単独の状態または任意の個数を接続した状態で試験
することができる。
部入力ピン３４ａ〜３４ｃに選択信号を供給して対応す
るセレクタ２６ａ〜２６ｃを動作させ、任意の外部入力
ピン４４ａ〜４４ｃに切替信号を供給して対応する出力
切替えゲート２７ａ〜２７ｃを動作させることにより、
図２の実施例と同様に、基板２１上の複数のデバイス
を、単独の状態または任意の個数を接続した状態で試験
することができる。
【００１５】
【発明の効果】以上説明したように、本発明の論理回路
の試験方法は、１枚の基板上のスキャンパスレジスタを
含む複数の論理回路のそれぞれに対してテストデータを
入力する外部入力ピンとそれを取出す外部出力ピンとを
設け、さらに隣接する論理回路の外部出力ピンと外部入
力ピンとの接続を任意に行うことができるようにするこ
とにより、基板上の複数の論理回路を個別にまたは任意
の数を同時に試験することができという効果もあり、従
ってスキャンパスレジスタの故障を容易に解析すること
ができるいう効果もある。また、高密度に実装した基板
に対して、微小な観測点にプロービングする必要がなく
なるため、容易に試験を行うことができるという効果も
ある。
の試験方法は、１枚の基板上のスキャンパスレジスタを
含む複数の論理回路のそれぞれに対してテストデータを
入力する外部入力ピンとそれを取出す外部出力ピンとを
設け、さらに隣接する論理回路の外部出力ピンと外部入
力ピンとの接続を任意に行うことができるようにするこ
とにより、基板上の複数の論理回路を個別にまたは任意
の数を同時に試験することができという効果もあり、従
ってスキャンパスレジスタの故障を容易に解析すること
ができるいう効果もある。また、高密度に実装した基板
に対して、微小な観測点にプロービングする必要がなく
なるため、容易に試験を行うことができるという効果も
ある。
【図１】本発明の第一の実施例を適用した電子回路基板
を示す平面図である。
を示す平面図である。
【図２】本発明の第二の実施例を適用した電子回路基板
とその試験回路とを示す平面図である。
とその試験回路とを示す平面図である。
【図３】本発明の第三の実施例を適用した電子回路基板
を示す平面図である。
を示す平面図である。
１ 基板 ２ａ〜２ｄ 論理回路（デバイス） ３ スキャンパスレジスタ（スキャン回路） ４ａ〜４ｄ 外部入力ピン ５ａ〜５ｄ 外部出力ピン １１ 基板 １４ａ〜１４ｄ 外部入力ピン １５ａ〜１５ｄ 外部出力ピン １６ａ〜１６ｄ セレクタ １７ 試験装置 １８ａ〜１８ｄ 入力信号 １９ａ〜１９ｄ 出力信号 ２０ａ〜２０ｄ 選択信号 ２１ 基板 ２２ａ〜２２ｃ 論理回路（デバイス） ２３ スキャンパスレジスタ（スキャン回路） ２４ａ〜２４ｃ・３４ａ〜３４ｃ・４４ａ〜４４ｃ
外部入力ピン ２５ａ〜２５ｃ 外部出力ピン ２６ａ〜２６ｃ セレクタ ２７ａ〜２７ｃ 出力切替えゲート
外部入力ピン ２５ａ〜２５ｃ 外部出力ピン ２６ａ〜２６ｃ セレクタ ２７ａ〜２７ｃ 出力切替えゲート
Claims (2)
- 【請求項１】 １枚の基板上に実装されている順序回路
を含む複数の論理回路のそれぞれに対する外部入力ピン
および外部出力ピンを前記基板上に設け、前記外部入力
ピンおよび前記外部出力ピンを観測点として前記順序回
路を構成するスキャンパスレジスタの試験を行うことを
含むことを特徴とする論理回路の試験方法。 - 【請求項２】 １枚の基板上に実装されている順序回路
を含む複数の論理回路のそれぞれに対する外部入力ピン
および外部出力ピンを前記基板上に設け、前記外部入力
ピンおよび前記外部出力ピンを観測点とし、隣接する前
記論理回路を構成するスキャンパスレジスタを相互に接
続可能にして前記論理回路の前記順序回路を構成するス
キャンパスレジスタを単独の状態または隣接する複数個
を接続した状態で試験を行うことを含むことを特徴とす
る論理回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254919A JP3021845B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3254919A JP3021845B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0593765A JPH0593765A (ja) | 1993-04-16 |
| JP3021845B2 true JP3021845B2 (ja) | 2000-03-15 |
Family
ID=17271683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3254919A Expired - Fee Related JP3021845B2 (ja) | 1991-10-02 | 1991-10-02 | 論理回路の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3021845B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006329876A (ja) * | 2005-05-27 | 2006-12-07 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
| JP6413777B2 (ja) * | 2015-01-14 | 2018-10-31 | 富士通株式会社 | 電子回路装置及び試験装置 |
-
1991
- 1991-10-02 JP JP3254919A patent/JP3021845B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0593765A (ja) | 1993-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991214 |
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