JP3019434B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP3019434B2 JP3019434B2 JP3032548A JP3254891A JP3019434B2 JP 3019434 B2 JP3019434 B2 JP 3019434B2 JP 3032548 A JP3032548 A JP 3032548A JP 3254891 A JP3254891 A JP 3254891A JP 3019434 B2 JP3019434 B2 JP 3019434B2
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- 238000010586 diagram Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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- 238000003786 synthesis reaction Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信分野で広汎に用いら
れる周波数分割多重方式を構成する基本要素の１つであ
る周波数シンセサイザに関するものである。
れる周波数分割多重方式を構成する基本要素の１つであ
る周波数シンセサイザに関するものである。
【０００２】
【従来の技術】従来の周波数シンセサイザを図３に示
す。図３において、１は基準発振器、２は分周器、３は
位相比較器、４はループフィルタ（ＬＰＦ）、５は電圧
制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃ
ｉｌｌａｔｏｒ；ＶＣＯ）、６はプログラマブル分周器
である。
す。図３において、１は基準発振器、２は分周器、３は
位相比較器、４はループフィルタ（ＬＰＦ）、５は電圧
制御発振器（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌ Ｏｓｃ
ｉｌｌａｔｏｒ；ＶＣＯ）、６はプログラマブル分周器
である。
【０００３】基準発振器１の周波数ｆR を分周器２がＭ
分周して次式のステップ周波数Δｆを発生する。
分周して次式のステップ周波数Δｆを発生する。
【０００４】Δｆ＝ｆR ／Ｍ ……（１） 他方、プログラマブル分周器６はＶＣＯ５の出力周波数
ｆO を外から指定される分周比Ｎにより分周する。回路
３，４，５，６より成る部分は位相同期ループ（Ｐｈａ
ｓｅ Ｌｏｃｋ Ｌｏｏｐ；ＰＬＬ）を構成し、同期状
態に於ては位相比較器３の両入力の周波数は完全に一致
する。このとき、 Δｆ＝ｆO ／Ｎ ……（２） であるから ｆO ＝Ｎ・Δｆ ……（３） となって、Δｆステップの周波数合成出力が得られる。
ｆO を外から指定される分周比Ｎにより分周する。回路
３，４，５，６より成る部分は位相同期ループ（Ｐｈａ
ｓｅ Ｌｏｃｋ Ｌｏｏｐ；ＰＬＬ）を構成し、同期状
態に於ては位相比較器３の両入力の周波数は完全に一致
する。このとき、 Δｆ＝ｆO ／Ｎ ……（２） であるから ｆO ＝Ｎ・Δｆ ……（３） となって、Δｆステップの周波数合成出力が得られる。
【０００５】
【発明が解決しようとする課題】この従来の周波数シン
セサイザには次のような困難がある。
セサイザには次のような困難がある。
【０００６】即ち、位相比較器３の動作速度は基本的に
Δｆであり、その出力には周波数Δｆの成分及びその高
調波成分が発生し、これら成分がＶＣＯ５に加えられる
と、ＦＭ変調されたスプリアス雑音として出力される。
これを防止すためにループフィルタ４に於いて周波数が
Δｆ以上の成分を充分抑圧する低域ろ波を行う。即ち、
ＰＬＬの帯域幅をΔｆよりも狭くしなくてはならない。
しかし、このようにするとＶＣＯ５の内部雑音に起因す
る位相雑音が充分抑圧されずに出力される様になる。
Δｆであり、その出力には周波数Δｆの成分及びその高
調波成分が発生し、これら成分がＶＣＯ５に加えられる
と、ＦＭ変調されたスプリアス雑音として出力される。
これを防止すためにループフィルタ４に於いて周波数が
Δｆ以上の成分を充分抑圧する低域ろ波を行う。即ち、
ＰＬＬの帯域幅をΔｆよりも狭くしなくてはならない。
しかし、このようにするとＶＣＯ５の内部雑音に起因す
る位相雑音が充分抑圧されずに出力される様になる。
【０００７】従って、従来技術により小さいΔｆのステ
ップでしかも広い周波数範囲（Ｎが大）の周波数シンセ
サイザを実現する事は極めて困難である。
ップでしかも広い周波数範囲（Ｎが大）の周波数シンセ
サイザを実現する事は極めて困難である。
【０００８】本発明は上述した従来例の欠点を克服し、
小さなΔｆステップで周波数範囲が大きく、しかも、位
相雑音の少ない周波数シンセサイザを実現することを目
的とする。
小さなΔｆステップで周波数範囲が大きく、しかも、位
相雑音の少ない周波数シンセサイザを実現することを目
的とする。
【０００９】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準発振器の出力を１周期毎にカウントアップ
しモジュロＭ（Ｍは自然数）計数値ｍを出力することに
より前記基準発振器の出力をＭ分周してステップ周波数
の信号を発生する分周器と、この分周器からの前記モジ
ュロＭ計数値ｍを受けＫ・（ｍ／Ｍ）（Ｋは自然数）な
る演算により基準位相信号を発生する第１の位相変換回
路と、制御電圧により出力位相を制御されて前記ステッ
プ周波数の信号に外部から指定した値Ｎ（Ｎは自然数）
をかけた所要の周波数の信号を発生する電圧制御発振器
と、この電圧制御発振器の出力を受け１周期毎にカウン
トアップし外部から指定した値Ｎに従いモジュロＮ計数
値ｎを出力することにより前記電圧制御発振器の出力を
Ｎ分周するプログラマブル分周器と、このプログラマブ
ル分周器からの前記モジュロＮ計数値ｎを受けＫ・（ｎ
／Ｎ）なる演算により出力位相信号を発生する第２の位
相変換回路と、この第２の位相変換回路からの前記出力
位相信号と前記第１の位相変換回路からの前記基準位相
信号とのモジュロＫ差分を発生する加算器と、この加算
器からの前記モジュロＫ差分を受けてアナログ信号に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を受け
て平滑し前記制御電圧として前記電圧制御へ出力するル
ープフィルタとを備えている。
イザは、基準発振器の出力を１周期毎にカウントアップ
しモジュロＭ（Ｍは自然数）計数値ｍを出力することに
より前記基準発振器の出力をＭ分周してステップ周波数
の信号を発生する分周器と、この分周器からの前記モジ
ュロＭ計数値ｍを受けＫ・（ｍ／Ｍ）（Ｋは自然数）な
る演算により基準位相信号を発生する第１の位相変換回
路と、制御電圧により出力位相を制御されて前記ステッ
プ周波数の信号に外部から指定した値Ｎ（Ｎは自然数）
をかけた所要の周波数の信号を発生する電圧制御発振器
と、この電圧制御発振器の出力を受け１周期毎にカウン
トアップし外部から指定した値Ｎに従いモジュロＮ計数
値ｎを出力することにより前記電圧制御発振器の出力を
Ｎ分周するプログラマブル分周器と、このプログラマブ
ル分周器からの前記モジュロＮ計数値ｎを受けＫ・（ｎ
／Ｎ）なる演算により出力位相信号を発生する第２の位
相変換回路と、この第２の位相変換回路からの前記出力
位相信号と前記第１の位相変換回路からの前記基準位相
信号とのモジュロＫ差分を発生する加算器と、この加算
器からの前記モジュロＫ差分を受けてアナログ信号に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力を受け
て平滑し前記制御電圧として前記電圧制御へ出力するル
ープフィルタとを備えている。
【００１０】前記第２の位相変換回路は、前記外部から
の指定した値Ｎに対して値Ｋ／Ｎを発生する読み出し専
用メモリと、この読み出し専用メモリからの前記値Ｋ／
Ｎと前記プログラマブル分周器からの前記モジュロＮ計
数値ｎとを受ける乗算器とを含んで構成されていてもよ
い。
の指定した値Ｎに対して値Ｋ／Ｎを発生する読み出し専
用メモリと、この読み出し専用メモリからの前記値Ｋ／
Ｎと前記プログラマブル分周器からの前記モジュロＮ計
数値ｎとを受ける乗算器とを含んで構成されていてもよ
い。
【００１１】
【実施例】次に本発明について図面に参照して説明す
る。
る。
【００１２】本発明による周波数シンセサイザの一実施
例を図１に示す。図１において、７は位相変換回路，８
は２進の加算器，９は位相変換回路，１０はＤ／Ａ変換
器であり、その他の構成は図３と同じものである。例え
ば、ＶＣＯ５の出力周波数ｆ０はステップ周波数Δｆの
信号に外から指定された数値Ｎ（後述する分周比Ｎと同
じ値）をかけた周波数の信号を発生する。図２は図１に
おけるプログラム分周器６と位相変換回路９を示す。９
１は外から与えられた数値Ｎに対してＫ／Ｎなる数値を
発生する読み出し専用メモリ（ＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ：ＲＯＭ）、９２は乗算器である。
例を図１に示す。図１において、７は位相変換回路，８
は２進の加算器，９は位相変換回路，１０はＤ／Ａ変換
器であり、その他の構成は図３と同じものである。例え
ば、ＶＣＯ５の出力周波数ｆ０はステップ周波数Δｆの
信号に外から指定された数値Ｎ（後述する分周比Ｎと同
じ値）をかけた周波数の信号を発生する。図２は図１に
おけるプログラム分周器６と位相変換回路９を示す。９
１は外から与えられた数値Ｎに対してＫ／Ｎなる数値を
発生する読み出し専用メモリ（ＲｅａｄＯｎｌｙＭｅｍ
ｏｒｙ：ＲＯＭ）、９２は乗算器である。
【００１３】プログラム分周器６は、ＶＣＯ５出力の１
周期毎にカウントアップし、モジュロＮ計数値ｎ（ｎ＝
０，１，２，…，Ｎ−１）を出力する。プログラマブル
分周器６及びＲＯＭ９１の出力が乗算器９２に入力され
るので、乗算器９２の出力（位相変換回路９の出力）に
於いてθ0 ＝Ｋ・（ｎ／Ｎ）（ｎ＝０，１，２，…，Ｎ
−１）なる変換位相が得られる。つまり、位相変換回路
９はモジュロＮによる位相をモジュロＫの位相に変換し
ている。同様にして、位相変換回路７に於いてはθR ＝
Ｋ・（ｍ／Ｍ）（ｍ＝０，１，２，…，Ｍ−１）なる変
換位相が得られる。これら位相変換回路７及び９は、モ
ジュロＭ及びモジュロＮによる位相を０〜Ｋまでの値を
とるモジュロＫ位相に変換し、加算器８によるＶＣＯ５
の出力位相と分周器２の出力との比較を可能にしてい
る。
周期毎にカウントアップし、モジュロＮ計数値ｎ（ｎ＝
０，１，２，…，Ｎ−１）を出力する。プログラマブル
分周器６及びＲＯＭ９１の出力が乗算器９２に入力され
るので、乗算器９２の出力（位相変換回路９の出力）に
於いてθ0 ＝Ｋ・（ｎ／Ｎ）（ｎ＝０，１，２，…，Ｎ
−１）なる変換位相が得られる。つまり、位相変換回路
９はモジュロＮによる位相をモジュロＫの位相に変換し
ている。同様にして、位相変換回路７に於いてはθR ＝
Ｋ・（ｍ／Ｍ）（ｍ＝０，１，２，…，Ｍ−１）なる変
換位相が得られる。これら位相変換回路７及び９は、モ
ジュロＭ及びモジュロＮによる位相を０〜Ｋまでの値を
とるモジュロＫ位相に変換し、加算器８によるＶＣＯ５
の出力位相と分周器２の出力との比較を可能にしてい
る。
【００１４】加算器８は、位相変換回路７からの出力位
相とθ R と位相変換回路９からの出力位相θ 0 との差分
を取る（θR −θ0 ）なる２進モジュロＫ演算を行い
（モジュロＫ差分をとり）、分周器２の出力位相とプロ
グラマブル分周器６の出力位相との位相差を出力する。
例えばＫ＝８の場合について説明する。いま、θR の方
の位相が１単位（１／８周期）進んでいる場合には、上
記位相差は次のようになる。
相とθ R と位相変換回路９からの出力位相θ 0 との差分
を取る（θR −θ0 ）なる２進モジュロＫ演算を行い
（モジュロＫ差分をとり）、分周器２の出力位相とプロ
グラマブル分周器６の出力位相との位相差を出力する。
例えばＫ＝８の場合について説明する。いま、θR の方
の位相が１単位（１／８周期）進んでいる場合には、上
記位相差は次のようになる。
【００１５】
【００１６】θO の方がθR よりも２単位（２／８周
期）進んでいる場合には次のようになる。
期）進んでいる場合には次のようになる。
【００１７】
【００１８】この様にして、モジュロＫ２進加算により
常に正しく位相差が検出できる。しかも位相差検出動作
の速さは、計数値ｎの動作速度がＶＣＯ５の出力周波数
ｆO であり、位相差が θR −θO ＝Ｋ（ｍ／Ｍ−ｎ／Ｎ） ……（６） で表わされる事から （Ｋ／Ｎ）・ｆO ＝（Ｋ／Ｎ）・ＮΔｆ＝Ｋ・Δｆ…（７） となり、ΔｆのＫ倍となる。通常Ｋは２進８ビット、即
ち、２５６あるいは必要に応じてより大きく、最大Ｎま
でとる事ができる。
常に正しく位相差が検出できる。しかも位相差検出動作
の速さは、計数値ｎの動作速度がＶＣＯ５の出力周波数
ｆO であり、位相差が θR −θO ＝Ｋ（ｍ／Ｍ−ｎ／Ｎ） ……（６） で表わされる事から （Ｋ／Ｎ）・ｆO ＝（Ｋ／Ｎ）・ＮΔｆ＝Ｋ・Δｆ…（７） となり、ΔｆのＫ倍となる。通常Ｋは２進８ビット、即
ち、２５６あるいは必要に応じてより大きく、最大Ｎま
でとる事ができる。
【００１９】以上説明したように本実施例は、図３の従
来例に比べて遥かに速い位相比較（位相差検出）動作が
可能であり、位相比較動作を行う加算器８の出力におい
ては式（７）により基本的にＫΔｆの成分かその高調波
成分しか発生しない。従ってＬＰＦ４の帯域幅は、図３
の従来例に比べて、式（７）によりＫ倍、即ち遥かに広
帯域にとる事ができる。従って、ＶＣＯ５の位相は強固
に基準発振器１の位相に位相同期され、ＶＣＯ５の内部
雑音に起因する位相雑音は確実に抑圧される。
来例に比べて遥かに速い位相比較（位相差検出）動作が
可能であり、位相比較動作を行う加算器８の出力におい
ては式（７）により基本的にＫΔｆの成分かその高調波
成分しか発生しない。従ってＬＰＦ４の帯域幅は、図３
の従来例に比べて、式（７）によりＫ倍、即ち遥かに広
帯域にとる事ができる。従って、ＶＣＯ５の位相は強固
に基準発振器１の位相に位相同期され、ＶＣＯ５の内部
雑音に起因する位相雑音は確実に抑圧される。
【００２０】ステップ幅Δｆの小さい事は大きなＮを意
味するから、式（７）に於いてはＫをほぼＮ程度の大き
さに選べば位相比較器動作の速さはほぼｆ0そのものの
大きさになり、ＰＬＬの帯域幅（ＬＰＦ４の帯域幅）を
充分広くしてＶＣＯ５の内部雑音に起因する出力位相雑
音を有効に抑圧する事ができる。
味するから、式（７）に於いてはＫをほぼＮ程度の大き
さに選べば位相比較器動作の速さはほぼｆ0そのものの
大きさになり、ＰＬＬの帯域幅（ＬＰＦ４の帯域幅）を
充分広くしてＶＣＯ５の内部雑音に起因する出力位相雑
音を有効に抑圧する事ができる。
【００２１】
【発明の効果】本発明により次の効果が実現できる。
【００２２】（１）小さいステップ幅Δｆに対しても充
分広帯域なＰＬＬ特性を有する周波数シンセサイザを実
現できる。
分広帯域なＰＬＬ特性を有する周波数シンセサイザを実
現できる。
【００２３】（２）その結果、ＶＣＯの内部雑音に起因
する出力位相雑音を抑圧する事ができる。
する出力位相雑音を抑圧する事ができる。
【００２４】（３）ＰＬＬを広帯域にできるので、周波
数設定に対する応答の速い周波数シンセサイザを実現す
る事ができる。
数設定に対する応答の速い周波数シンセサイザを実現す
る事ができる。
【００２５】（４）以上の特性により、小さいステップ
幅を要求される移動体通信や、高速応答を要求される周
波数ホッピングスペクトル拡散通信やその他の広汎な分
野に応用が可能である。
幅を要求される移動体通信や、高速応答を要求される周
波数ホッピングスペクトル拡散通信やその他の広汎な分
野に応用が可能である。
【図１】本発明の一実施例のブロック図である。
【図２】図１におけるプログラマブル分周器６及び位相
変換回路９のブロック図である。
変換回路９のブロック図である。
【図３】従来の周波数シンセサイザの一例のブロック図
である。
である。
１ 基準発振器 ２ 分周器 ４ ループフィルタ ５ 電圧制御発振器 ６ プログラムブル分周器 ７，９ 位相変換回路 ８ 加算器 １０ Ｄ／Ａ変換器
Claims (2)
- 【請求項１】 基準発振器の出力を１周期毎にカウント
アップしモジュロＭ（Ｍは自然数）計数値ｍを出力する
ことにより前記基準発振器の出力をＭ分周してステップ
周波数の信号を発生する分周器と、この分周器からの前
記モジュロＭ計数値ｍを受けＫ・（ｍ／Ｍ）（Ｋは自然
数）なる演算により基準位相信号を発生する第１の位相
変換回路と、制御電圧により出力位相を制御されて前記
ステップ周波数の信号に外部から指定した値Ｎ（Ｎは自
然数）をかけた所要の周波数の信号を発生する電圧制御
発振器と、この電圧制御発振器の出力を受け１周期毎に
カウントアップし外部から指定した値Ｎに従いモジュロ
Ｎ計数値ｎを出力することにより前記電圧制御発振器の
出力をＮ分周するプログラマブル分周器と、このプログ
ラマブル分周器からの前記モジュロＮ計数値ｎを受けＫ
・（ｎ／Ｎ）なる演算により出力位相信号を発生する第
２の位相変換回路と、この第２の位相変換回路からの前
記出力位相信号と前記第１の位相変換回路からの前記基
準位相信号とのモジュロＫ差分を発生する加算器と、こ
の加算器からの前記モジュロＫ差分を受けてアナログ信
号に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力
を受けて平滑し前記制御電圧として前記電圧制御へ出力
するループフィルタとを備えたことを特徴とする周波数
シンセサイザ。 - 【請求項２】 前記第２の位相変換回路は、前記外部か
らの指定した値Ｎに対して値Ｋ／Ｎを発生する読み出し
専用メモリと、この読み出し専用メモリからの前記値Ｋ
／Ｎと前記プログラマブル分周器からの前記モジュロＮ
計数値ｎとを受ける乗算器とを含むことを特徴とする請
求項１記載の周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032548A JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3032548A JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04271519A JPH04271519A (ja) | 1992-09-28 |
| JP3019434B2 true JP3019434B2 (ja) | 2000-03-13 |
Family
ID=12361988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3032548A Expired - Fee Related JP3019434B2 (ja) | 1991-02-27 | 1991-02-27 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019434B2 (ja) |
-
1991
- 1991-02-27 JP JP3032548A patent/JP3019434B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04271519A (ja) | 1992-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991207 |
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