JP3009928B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ（Ｔ
ＦＴ：Thin Film Transister）の構造及び製造方法に関
し、特に液晶表示素子用の薄膜トランジスタの構造及び
製造方法に関する。
ＦＴ：Thin Film Transister）の構造及び製造方法に関
し、特に液晶表示素子用の薄膜トランジスタの構造及び
製造方法に関する。
【０００２】
【従来の技術】従来、液晶表示素子用の薄膜トランジス
タとしては、例えば第１１図に示す構造のものがある。
図に示すように、透明絶縁基板２１上にプラズマＣＶＤ
法あるいは減圧ＣＶＤ法によりａ−Ｓｉ（非晶質シリコ
ン）あるいはｐｏｌｙ−Ｓｉ（多結晶シリコン層）から
構成した半導体層２２を有するが、この半導体層２２は
素子分離の為に素子領域以外の部分を除去されている。
また、半導体層２２内にはソース・ドレインの高濃度層
２３が形成され、その上層にゲート絶縁膜２４が形成さ
れ、その上層にゲート電極２５が形成されている。さら
に、これらの上層に層間絶縁膜２７を堆積され、ゲート
電極２５及びソース・ドレイン層２３にコンタクトホー
ルが形成されており、その上層に金属配線２８が形成さ
れ、さらに、その上層に保護膜２９が堆積されている。
タとしては、例えば第１１図に示す構造のものがある。
図に示すように、透明絶縁基板２１上にプラズマＣＶＤ
法あるいは減圧ＣＶＤ法によりａ−Ｓｉ（非晶質シリコ
ン）あるいはｐｏｌｙ−Ｓｉ（多結晶シリコン層）から
構成した半導体層２２を有するが、この半導体層２２は
素子分離の為に素子領域以外の部分を除去されている。
また、半導体層２２内にはソース・ドレインの高濃度層
２３が形成され、その上層にゲート絶縁膜２４が形成さ
れ、その上層にゲート電極２５が形成されている。さら
に、これらの上層に層間絶縁膜２７を堆積され、ゲート
電極２５及びソース・ドレイン層２３にコンタクトホー
ルが形成されており、その上層に金属配線２８が形成さ
れ、さらに、その上層に保護膜２９が堆積されている。
【０００３】また、液晶表示素子用の薄膜トランジスタ
の他の構造のものとしては、逆スタガータイプと呼ばれ
る第１２図に示す様な構造のものがある。この構造で
は、透明絶縁基板２１上にゲート電極２５が形成され、
その上層にゲート絶縁膜２４が堆積されており、さら
に、その上層に半導体層２２が形成されている。そし
て、前記半導体層２２の上層にソース・ドレインの高濃
度層２３が形成され、さらに、その上層に層間絶縁膜２
７が形成され、ソース・ドレイン層２３及びゲート電極
２５の取り出し部分にコンタクトホールが形成されてい
る。そして、ソース・ドレイン層２３の上層に金属配線
２８が形成されており、その上層に保護膜２９が堆積さ
れている。
の他の構造のものとしては、逆スタガータイプと呼ばれ
る第１２図に示す様な構造のものがある。この構造で
は、透明絶縁基板２１上にゲート電極２５が形成され、
その上層にゲート絶縁膜２４が堆積されており、さら
に、その上層に半導体層２２が形成されている。そし
て、前記半導体層２２の上層にソース・ドレインの高濃
度層２３が形成され、さらに、その上層に層間絶縁膜２
７が形成され、ソース・ドレイン層２３及びゲート電極
２５の取り出し部分にコンタクトホールが形成されてい
る。そして、ソース・ドレイン層２３の上層に金属配線
２８が形成されており、その上層に保護膜２９が堆積さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、半導体層の素子分離，ゲート電極，コンタク
トホール，金属配線などにより、完成後のＴＦＴ表面に
段差ができるため、特に強誘電性液晶を用いた場合、前
記段差により液晶の配向に欠陥が生じてしまう。
来例では、半導体層の素子分離，ゲート電極，コンタク
トホール，金属配線などにより、完成後のＴＦＴ表面に
段差ができるため、特に強誘電性液晶を用いた場合、前
記段差により液晶の配向に欠陥が生じてしまう。
【０００５】また、従来のＴＦＴ製造に用いる金属の選
択堆積法としては、これまでにＷＦ6 を原料とするＷの
選択堆積が知られているが、液晶表示素子の画素密度が
増し、面積が大面積化すると、金属配線の抵抗による信
号の遅延が問題となる。
択堆積法としては、これまでにＷＦ6 を原料とするＷの
選択堆積が知られているが、液晶表示素子の画素密度が
増し、面積が大面積化すると、金属配線の抵抗による信
号の遅延が問題となる。
【０００６】
【課題を解決するための手段】本発明は、図１にその平
面図および図２にその断面図を示すように、まず、絶縁
基板１１中に半導体層１２を埋め込み、その上層にゲー
ト絶縁膜１４を形成し、その上層に半導体層１２中に埋
め込むようにしてゲート電極１５を形成し、その後、金
属配線となるところに予め薄い導電層パターン１６を形
成しておき、層間絶縁膜１７を堆積し、さらに、その
後、金属配線となるべき所の層間絶縁膜１７を除去し、
その後、アルキルアルミニウムハライドを原料ガスとす
るアルミニウムまたはアルミニウムを主成分とする金属
の選択堆積方法を用い、金属配線１８を形成することに
より、層間絶縁膜中に金属配線を埋め込む製法に特徴を
有する。
面図および図２にその断面図を示すように、まず、絶縁
基板１１中に半導体層１２を埋め込み、その上層にゲー
ト絶縁膜１４を形成し、その上層に半導体層１２中に埋
め込むようにしてゲート電極１５を形成し、その後、金
属配線となるところに予め薄い導電層パターン１６を形
成しておき、層間絶縁膜１７を堆積し、さらに、その
後、金属配線となるべき所の層間絶縁膜１７を除去し、
その後、アルキルアルミニウムハライドを原料ガスとす
るアルミニウムまたはアルミニウムを主成分とする金属
の選択堆積方法を用い、金属配線１８を形成することに
より、層間絶縁膜中に金属配線を埋め込む製法に特徴を
有する。
【０００７】
【作用】前記構成の薄膜トランジスタによれば、埋め込
み構造を効果的に用いるとともに、アルミニウムもしく
はアルミニウムを主成分とする金属を用いた選択堆積法
により埋め込み配線を形成するので、段差のない、平面
性および耐久性に優れた薄膜トランジスタ基板を得るこ
とができ、その結果、液晶素子を作成した場合、液晶に
配向欠陥を生じることなく良質な製品を製造することが
できる。
み構造を効果的に用いるとともに、アルミニウムもしく
はアルミニウムを主成分とする金属を用いた選択堆積法
により埋め込み配線を形成するので、段差のない、平面
性および耐久性に優れた薄膜トランジスタ基板を得るこ
とができ、その結果、液晶素子を作成した場合、液晶に
配向欠陥を生じることなく良質な製品を製造することが
できる。
【０００８】
【実施例】次に第３図から第９図に従って本発明の実施
例を説明する。
例を説明する。
【０００９】（１）第３図に示す様に溶融石英基板１１
を素子形成領域のみ４０００Åの深さでエッチングした
後、この基板１１上に核形成面となるべきＳｉ3 Ｎ4 層
（１１’）５００Åを堆積した。次に非核形成面となる
べきＳｉＯ2 層（１２’）５００Åを常圧ＣＶＤ法によ
り堆積した後、素子形成領域の中心部に２μｍ角でＳｉ
Ｏ2 層のみをエッチングした。
を素子形成領域のみ４０００Åの深さでエッチングした
後、この基板１１上に核形成面となるべきＳｉ3 Ｎ4 層
（１１’）５００Åを堆積した。次に非核形成面となる
べきＳｉＯ2 層（１２’）５００Åを常圧ＣＶＤ法によ
り堆積した後、素子形成領域の中心部に２μｍ角でＳｉ
Ｏ2 層のみをエッチングした。
【００１０】（２）この基板をＣＶＤ装置に設置し、１
５０Ｔｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2 ／ＨＣｌ／
Ｈ2 ：０．５３／１．６／１００（１／ｍｉｎ）の条件
により結晶形成処理を行なった。その結果、第３図に示
す様に、約高さ２０μｍ、直径４０μｍの山形のＳｉ単
結晶１２が前記核形成面（Ｓｉ3 Ｎ4 層１０１露出面）
を起点として形成された。
５０Ｔｏｒｒ、１０５０℃、ＳｉＨ2Ｃｌ2 ／ＨＣｌ／
Ｈ2 ：０．５３／１．６／１００（１／ｍｉｎ）の条件
により結晶形成処理を行なった。その結果、第３図に示
す様に、約高さ２０μｍ、直径４０μｍの山形のＳｉ単
結晶１２が前記核形成面（Ｓｉ3 Ｎ4 層１０１露出面）
を起点として形成された。
【００１１】（３）その後、ＳｉＯ2 コロイダルシリカ
（平均粒径０．０１μｍ）を含んだ加工液を用いて通常
用いられるシリコンウェハの表面研磨装置にて圧力２２
０ｇ／ｃｍ2 、温度３０〜４０℃の範囲で研磨した。こ
の結果、第４図に示す様に、シリコン単結晶の研磨はシ
リコン単結晶が素子形成領域の外のＳｉＯ2 膜１２’と
同じ高さになったところで研磨が停止され、膜厚４００
０ű２００Åの平坦なＳｉ単結晶層１２が得られた。
（平均粒径０．０１μｍ）を含んだ加工液を用いて通常
用いられるシリコンウェハの表面研磨装置にて圧力２２
０ｇ／ｃｍ2 、温度３０〜４０℃の範囲で研磨した。こ
の結果、第４図に示す様に、シリコン単結晶の研磨はシ
リコン単結晶が素子形成領域の外のＳｉＯ2 膜１２’と
同じ高さになったところで研磨が停止され、膜厚４００
０ű２００Åの平坦なＳｉ単結晶層１２が得られた。
【００１２】（４）次に、上記基板上に減圧ＣＶＤ法に
よりＳｉ3 Ｎ4 を１０００Å堆積させ、その後、チャン
ネル領域となる部分のＳｉ3 Ｎ4 膜を除去し、その後、
１０００℃、Ｈ2 ／０2 ＝１／２の雰囲気で酸化するこ
とによりチャンネル領域にのみ６７００ÅのＳｉＯ2 膜
を形成した。その後、前記ＳｉＯ2 膜とＳｉ3 Ｎ4 膜を
除去することにより、第５図に示すように、半導体層
（Ｓｉ単結晶）１２のチャンネル領域に３０００Åの段
差１２ａを形成した。
よりＳｉ3 Ｎ4 を１０００Å堆積させ、その後、チャン
ネル領域となる部分のＳｉ3 Ｎ4 膜を除去し、その後、
１０００℃、Ｈ2 ／０2 ＝１／２の雰囲気で酸化するこ
とによりチャンネル領域にのみ６７００ÅのＳｉＯ2 膜
を形成した。その後、前記ＳｉＯ2 膜とＳｉ3 Ｎ4 膜を
除去することにより、第５図に示すように、半導体層
（Ｓｉ単結晶）１２のチャンネル領域に３０００Åの段
差１２ａを形成した。
【００１３】（５）次に、第６図に示すように、１００
０℃、Ｏ2 雰囲気で２０分間熱酸化することにより、ゲ
ート絶縁膜として、ＳｉＯ2 膜１４を５００Å形成し
た。
０℃、Ｏ2 雰囲気で２０分間熱酸化することにより、ゲ
ート絶縁膜として、ＳｉＯ2 膜１４を５００Å形成し
た。
【００１４】（６）その後、上記基板上に、通常のＭＯ
Ｓ製造プロセスと同様にして、減圧ＣＶＤ法によりｐｏ
ｌｙ−Ｓｉを３０００Å堆積させた後、31Ｐ+ （リン）
を加速電圧７０ｋｅＶで８×１０15ｃｍ-2注入した。そ
して、その上にフォトレジストを１μｍスピンコート
し、フォトレジストとｐｏｌｙ−Ｓｉのエッチングレー
トが同じになる条件で、反応性イオンエッチングにより
エッチングし、チャネル領域以外のゲートＳｉＯ2 膜１
４が検出されたところでエッチングを停止する事により
半導体層に埋め込まれたゲート電極１５を形成した。そ
の後、前記ゲート電極１５をマスクとして、31Ｐ+ （リ
ン）を加速電圧９５ｋｅＶで２×１０15ｃｍ-2注入し、
つづいて、９５０℃、３０分の熱処理を行なってソー
ス、ドレイン領域１３、１３’を形成した。
Ｓ製造プロセスと同様にして、減圧ＣＶＤ法によりｐｏ
ｌｙ−Ｓｉを３０００Å堆積させた後、31Ｐ+ （リン）
を加速電圧７０ｋｅＶで８×１０15ｃｍ-2注入した。そ
して、その上にフォトレジストを１μｍスピンコート
し、フォトレジストとｐｏｌｙ−Ｓｉのエッチングレー
トが同じになる条件で、反応性イオンエッチングにより
エッチングし、チャネル領域以外のゲートＳｉＯ2 膜１
４が検出されたところでエッチングを停止する事により
半導体層に埋め込まれたゲート電極１５を形成した。そ
の後、前記ゲート電極１５をマスクとして、31Ｐ+ （リ
ン）を加速電圧９５ｋｅＶで２×１０15ｃｍ-2注入し、
つづいて、９５０℃、３０分の熱処理を行なってソー
ス、ドレイン領域１３、１３’を形成した。
【００１５】（７）その後、第８図に示すように、金属
配線の形成されるべき所に導電層１６としてスパッタリ
ング法によりＡｌを２００Å堆積させた。そして、その
後の位置合わせ精度を考慮し、前記導電層１６を金属配
線パターンよりも１μｍ太くパターニングした。
配線の形成されるべき所に導電層１６としてスパッタリ
ング法によりＡｌを２００Å堆積させた。そして、その
後の位置合わせ精度を考慮し、前記導電層１６を金属配
線パターンよりも１μｍ太くパターニングした。
【００１６】（８）次に、第９図に示す様に、層間絶縁
膜１７として常圧ＣＶＤ法によりＰＳＧ膜６０００Åを
堆積した後、金属配線が形成されるべき所（１６）及
び、ソース、ドレイン領域（１３，１３’）、ゲート電
極（１４）とのコンタクトをとるべき所の層間絶縁膜１
７を除去すると同時にソース，ドレインコンタクト部分
上のゲート酸化膜１４も除去した。
膜１７として常圧ＣＶＤ法によりＰＳＧ膜６０００Åを
堆積した後、金属配線が形成されるべき所（１６）及
び、ソース、ドレイン領域（１３，１３’）、ゲート電
極（１４）とのコンタクトをとるべき所の層間絶縁膜１
７を除去すると同時にソース，ドレインコンタクト部分
上のゲート酸化膜１４も除去した。
【００１７】（９）次に、平面性，耐久性に優れた金属
配線１８を形成するためにＡｌＳｉの選択堆積を行なっ
た。まず、前記の基板を、第１０図に示すようなＣＶＤ
装置のロードロック室１１０に配置した。このロードロ
ック室１１０は水素雰囲気とした。その後、前記基板を
反応室１０２に搬送し、そして排気ユニット１０９によ
り反応室１０２内をほぼ１×１０-8Ｔｏｒｒに排気し
た。但し、反応室１０２内は１×１０-8Ｔｏｒｒより悪
くてもＡｌＳｉは成膜する。
配線１８を形成するためにＡｌＳｉの選択堆積を行なっ
た。まず、前記の基板を、第１０図に示すようなＣＶＤ
装置のロードロック室１１０に配置した。このロードロ
ック室１１０は水素雰囲気とした。その後、前記基板を
反応室１０２に搬送し、そして排気ユニット１０９によ
り反応室１０２内をほぼ１×１０-8Ｔｏｒｒに排気し
た。但し、反応室１０２内は１×１０-8Ｔｏｒｒより悪
くてもＡｌＳｉは成膜する。
【００１８】そして、ガスラインからＤＭＡＨ（ジメチ
ルアルミニウムハイドライド）を気化器１０６を通して
供給した。このＤＭＡＨラインのキャリアガスはＨ2 を
用いた。
ルアルミニウムハイドライド）を気化器１０６を通して
供給した。このＤＭＡＨラインのキャリアガスはＨ2 を
用いた。
【００１９】第２のガスラインはＳｉ2 Ｈ6 であり、こ
の第２のガスラインからＳｉ2 Ｈ6を流し、混合器１０
５においてＤＭＡＨと混合した。スローリークバルブ１
０８の開度を調整して反応室内１０２内の圧力を所定の
値にした。この場合の典型的な圧力は略々１．５Ｔｏｒ
ｒである。ＤＭＡＨラインによりＤＭＡＨを導入した。
全圧はほぼ１．５Ｔｏｒｒであり、ＤＭＡＨ分圧は略々
１．５×１０-4Ｔｏｒｒとし、Ｓｉ2 Ｈ6 分圧は２×１
０-6Ｔｏｒｒとした。その後、基板ホルダー１０３を抵
抗発熱体１０４に通電し、基板を直接加熱した。このと
きの基板の温度は３００℃であった。
の第２のガスラインからＳｉ2 Ｈ6を流し、混合器１０
５においてＤＭＡＨと混合した。スローリークバルブ１
０８の開度を調整して反応室内１０２内の圧力を所定の
値にした。この場合の典型的な圧力は略々１．５Ｔｏｒ
ｒである。ＤＭＡＨラインによりＤＭＡＨを導入した。
全圧はほぼ１．５Ｔｏｒｒであり、ＤＭＡＨ分圧は略々
１．５×１０-4Ｔｏｒｒとし、Ｓｉ2 Ｈ6 分圧は２×１
０-6Ｔｏｒｒとした。その後、基板ホルダー１０３を抵
抗発熱体１０４に通電し、基板を直接加熱した。このと
きの基板の温度は３００℃であった。
【００２０】以上の様にしてＡｌＳｉを層間絶縁膜１７
と同じ厚さになる様に６０００Åの厚さに堆積した。こ
のときＡｌＳｉは導電層１６あるいはＳｉ半導体層（１
３，１３’）の表面が出ている所にのみ選択的に堆積す
る。なお、第１０図において、符号１０７，１１３はゲ
ートバルブであり、１１１はリークバルブ、１１２は排
気ユニットである。
と同じ厚さになる様に６０００Åの厚さに堆積した。こ
のときＡｌＳｉは導電層１６あるいはＳｉ半導体層（１
３，１３’）の表面が出ている所にのみ選択的に堆積す
る。なお、第１０図において、符号１０７，１１３はゲ
ートバルブであり、１１１はリークバルブ、１１２は排
気ユニットである。
【００２１】最後に、第９図に示すように、保護膜１９
として常圧ＣＶＤ法によりＰＳＧ膜６０００Åを堆積さ
せた。
として常圧ＣＶＤ法によりＰＳＧ膜６０００Åを堆積さ
せた。
【００２２】以上の様にして形成したＴＦＴ基板の表面
段差を触針式の段差測定装置で測定したところ７００Å
以下であった。
段差を触針式の段差測定装置で測定したところ７００Å
以下であった。
【００２３】また、その後、前記ＴＦＴ基板上に液晶の
配向膜としてポリイミド膜を形成した後、ラビングする
ことにより配向性を付与し、このＴＦＴ基板と、別途形
成しておいたカラーフィルター基板とを対向させて貼り
合わせた後、その間隙に強誘電性液晶を注入、封口して
カラー液晶素子を作成したところ、ＴＦＴ段差による強
誘電性液晶の配向欠陥もなく、良好な機能を発揮した。
配向膜としてポリイミド膜を形成した後、ラビングする
ことにより配向性を付与し、このＴＦＴ基板と、別途形
成しておいたカラーフィルター基板とを対向させて貼り
合わせた後、その間隙に強誘電性液晶を注入、封口して
カラー液晶素子を作成したところ、ＴＦＴ段差による強
誘電性液晶の配向欠陥もなく、良好な機能を発揮した。
【００２４】
【発明の効果】以上説明したように、本発明の薄膜トラ
ンジスタの製造方法によれば、絶縁基板中に半導体層が
埋め込まれ、その上層にゲート絶縁膜が形成され、その
上層に半導体層に埋め込まれたゲート電極が形成され、
その後、金属配線となるところに予め薄い導電層パター
ンが形成され、層間絶縁膜が堆積される。その後、金属
配線となるべき所の層間絶縁膜が除去され、アルキルア
ルミニウムハイドライドと水素を利用したアルミニウム
またはアルミニウムを主成分とする金属の選択堆積によ
り、金属配線を形成する。
ンジスタの製造方法によれば、絶縁基板中に半導体層が
埋め込まれ、その上層にゲート絶縁膜が形成され、その
上層に半導体層に埋め込まれたゲート電極が形成され、
その後、金属配線となるところに予め薄い導電層パター
ンが形成され、層間絶縁膜が堆積される。その後、金属
配線となるべき所の層間絶縁膜が除去され、アルキルア
ルミニウムハイドライドと水素を利用したアルミニウム
またはアルミニウムを主成分とする金属の選択堆積によ
り、金属配線を形成する。
【００２５】従って、本発明の薄膜トランジスタは、層
間絶縁膜中に金属配線が埋め込まれていることにより、
表面の平坦なＴＦＴ基板を作成することができ、その結
果、強誘電性液晶を用いたＴＦＴ液晶表示素子におい
て、ＴＦＴ基板の段差による液晶の配向欠陥がなくな
り、良好な表示が実現できる。
間絶縁膜中に金属配線が埋め込まれていることにより、
表面の平坦なＴＦＴ基板を作成することができ、その結
果、強誘電性液晶を用いたＴＦＴ液晶表示素子におい
て、ＴＦＴ基板の段差による液晶の配向欠陥がなくな
り、良好な表示が実現できる。
【図１】本発明を実施した薄膜トランジスタの平面図で
ある。
ある。
【図２】図１のＡ−Ａ’に沿う断面図である。
【図３】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図４】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図５】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図６】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図７】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図８】本発明の薄膜トランジスタの製造工程中の断面
図である。
図である。
【図９】本発明の薄膜トランジスタの製造完了後の断面
図である。
図である。
【図１０】アルミニウムまたはアルミニウムを主成分と
する金属の選択堆積を行なうＣＶＤ装置の概略図であ
る。
する金属の選択堆積を行なうＣＶＤ装置の概略図であ
る。
【図１１】薄膜トランジスタの従来例の断面図である。
【図１２】薄膜トランジスタの他の従来例の断面図であ
る。
る。
１１，２１ 石英基板 １２，２２ 半導体層あるいはチャネル領域 １２ａ 段差 １３，１３’，２３ ソース・ドレイン領域 １４，２４ ゲート絶縁膜 １５，２５ ゲート電極 １６ 導電体層 １７，２７ 層間絶縁膜 １８，２８ Ａｌ配線 １９，２９ 保護膜 １０２ 反応室 １０３ 基板ホルダー １０４ ヒータ １０５ 混合器 １０６ 気化器 １０７，１１３ ゲートバルブ １０８ スローリークバルブ １０９，１１２ 排気ユニット １１０ ロードロック室 １１１ バルブ
Claims (4)
- 【請求項１】 絶縁基板上に凹部を形成するとともに、
この凹部に半導体層を前記基板と面一に堆積し、 前記半導体層上に凹部を形成するとともに、この凹部に
ゲート電極をゲート絶縁膜を介して前記半導体層と面一
に堆積し、 前記半導体層およびゲート電極上に層間絶縁膜を均一に
堆積し、 前記層間絶縁膜の一部を前記半導体層が露出するように
除去し、この露出部分上に金属配線を堆積することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項２】 金属配線の絶縁膜中への埋め込み方法が
配線となる領域に予め導電体薄膜を形成しておき、その
後、層間絶縁膜を堆積させ、配線が形成される所の前記
層間絶縁膜を除去した後、金属を堆積させて配線を形成
することを特徴とする請求項１に記載の薄膜トランジス
タの製造方法。 - 【請求項３】 前記金属配線を形成する金属の堆積をア
ルキルアルミニウムハイドライドと水素とを利用した化
学的気相成長法により行われることを特徴とする請求項
１に記載の薄膜トランジスタの製造方法。 - 【請求項４】 前記アルキルアルミニウムハイドライド
はジメチルアルミニウムハイドライドであることを特徴
とする請求項３に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP158191A JP3009928B2 (ja) | 1991-01-10 | 1991-01-10 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP158191A JP3009928B2 (ja) | 1991-01-10 | 1991-01-10 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250424A JPH04250424A (ja) | 1992-09-07 |
| JP3009928B2 true JP3009928B2 (ja) | 2000-02-14 |
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ID=11505485
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1991
- 1991-01-10 JP JP158191A patent/JP3009928B2/ja not_active Expired - Fee Related
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|---|---|
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