JP2991389B2 - LSI automatic layout device - Google Patents
LSI automatic layout deviceInfo
- Publication number
- JP2991389B2 JP2991389B2 JP3242234A JP24223491A JP2991389B2 JP 2991389 B2 JP2991389 B2 JP 2991389B2 JP 3242234 A JP3242234 A JP 3242234A JP 24223491 A JP24223491 A JP 24223491A JP 2991389 B2 JP2991389 B2 JP 2991389B2
- Authority
- JP
- Japan
- Prior art keywords
- megacell
- external
- virtual
- external terminal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【0001】[0001]
【産業上の利用分野】本発明はLSIの自動レイアウト
装置に関し、特に多層アルミニウム配線プロセスを用
い、高さ,幅の異なるメガセルを使用するLSI自動レ
イアウト装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI automatic layout apparatus, and more particularly to an LSI automatic layout apparatus using a multi-layer aluminum wiring process and using megacells having different heights and widths.
【0002】[0002]
【従来の技術】従来の多層金属(アルミニウム)配線プ
ロセスを用いるLSI自動レイアウト装置は、CPU,
ROM,RAMといった標準LSIをメガセルとして用
いるASIC(Application Specif
ic IntegratedCircuit=特定用途
向けIC)として幅広く用いられている。2. Description of the Related Art A conventional LSI automatic layout apparatus using a multilayer metal (aluminum) wiring process includes a CPU,
ASIC (Application Specialization) using a standard LSI such as ROM and RAM as a megacell
ic Integrated Circuit (IC for specific application).
【0003】このLSI自動レイアウト装置においての
処理は、メガセル同士の接続を表わす接続情報(以後ネ
ットリストと称す)と、メガセルの外形並びに端子位置
を表わすセルライブラリ情報とを用いており、メガセル
の配置位置(以後フロアプランと称す)の決定後、メガ
セルの持つ外部端子間をネットリストに従い、配線レイ
アウトを行なっていた。The processing in this LSI automatic layout apparatus uses connection information (hereinafter referred to as a netlist) indicating the connection between the megacells and cell library information indicating the outer shape and the terminal position of the megacell. After a position (hereinafter referred to as a floor plan) is determined, a wiring layout is performed between external terminals of the megacell according to a netlist.
【0004】図2は、従来のLSI自動レイアウト装置
により配線レイアウトを行なったレイアウトを示すブロ
ック図である。図2において、メガセルのフロアプラン
決定後、メガセルA79の持つ外部端子56,57,5
8,59は、入力となるネットリストに従い、メガセル
C81の持つ外部端子72,73,74,75に対して
配線52,53,54,55で接続されている。この
時、メガセルの持つ端子位置については、セルライブラ
リに定義されている座標をそのまま使用していた。FIG. 2 is a block diagram showing a layout in which wiring layout has been performed by a conventional LSI automatic layout apparatus. In FIG. 2, after the floor plan of the megacell is determined, the external terminals 56, 57, and 5 of the megacell A79 are provided.
Reference numerals 8 and 59 are connected to external terminals 72, 73, 74 and 75 of the megacell C81 by wires 52, 53, 54 and 55 in accordance with the netlist to be input. At this time, the coordinates defined in the cell library were directly used for the terminal positions of the megacell.
【0005】メガセルB80の外部端子69,70,7
1は、メガセルC81の端子76,77,78にそれぞ
れ配線60,61,62で接続され、メガセルD82の
外部端子79,80,81はメガセルA79の端子6
6,67,68に配線63,64,65で接続されてい
る。The external terminals 69, 70, 7 of the megacell B80
1 is connected to the terminals 76, 77, 78 of the megacell C81 by wires 60, 61, 62, respectively, and the external terminals 79, 80, 81 of the megacell D82 are connected to the terminals 6 of the megacell A79.
6, 67, 68 via wiring 63, 64, 65.
【0006】[0006]
【発明が解決しようとする課題】このような従来のLS
I自動レイアウト装置では、配線を行なうシステムのア
ルゴリズムであるチャネルルータ,又はメーズルータに
限らず、セルライブラリ上で定義されたメガセルの端子
位置に対して配線レイアウトを行なうため、余分な配線
の回り込みが発生し、配線面積が増大する事で、チップ
サイズが大きくなるという欠点を有していた。SUMMARY OF THE INVENTION Such a conventional LS
In the automatic layout system, the wiring layout is performed not only for the channel router or the maze router, which is the algorithm of the wiring system, but also for the terminal position of the megacell defined in the cell library. However, there is a disadvantage that the chip size increases due to an increase in the wiring area.
【0007】また、この欠点を解消するために、多層ア
ルミニウム配線プロセスによりメガセル上部を配線可能
領域とする構造が考えられたが、メガセルのフロアプラ
ンと外部端子の関係によっては必ずしもメガセル上部は
配線領域として使用可能とはならず、未使用な配線領域
として残ってしまうという欠点も有していた。In order to solve this drawback, a structure was conceived in which the upper part of the megacell was made a wirable area by a multi-layer aluminum wiring process. However, it has a disadvantage that it cannot be used, and remains as an unused wiring area.
【0008】本発明の目的は、前記欠点を解決し、チッ
プサイズを増大させず、未使用な配線領域を造らないよ
うにしたLSI自動レイアウト装置を提供することにあ
る。An object of the present invention is to provide an LSI automatic layout apparatus which solves the above-mentioned drawbacks, does not increase the chip size, and does not create an unused wiring area.
【0009】[0009]
【課題を解決するための手段】本発明のLSI自動レイ
アウト装置は、メガセルの外形並びに外部端子の位置を
表すセルライブラリ情報とメガセル同士の接続を表す接
続情報とを用いてメガセルの配置位置を決定する手段
と、接続情報にしたがってメガセル同士の配線レイアウ
トを行う手段とを有するLSI自動レイアウト装置にお
いて、複数のメガセルの配置位置を決定した後、接続さ
れるべき第1のメガセルと第2のメガセルの、各々の外
部端子の位置が対向する座標に存在するか否かを判別す
る手段と、第1のメガセルの外部端子と第2のメガセル
の外部端子が対向する座標に存在しないとき、第1およ
び第2のメガセルの対向する外枠上にそれぞれ仮想外部
端子を設ける手段と、第1のメガセルに設けられた仮想
外部端子と第2のメガセルに設けられた仮想外部端子と
を接続する手段と、第1のメガセルの外部端子と仮想外
部端子とを当該第1のメガセル上部の配線領域で接続す
る手段と、第2のメガセルの外部端子と仮想外部端子と
を当該第2のメガセル上部の配線領域で接続する手段と
を備えることを特徴とする。An LSI automatic layout apparatus according to the present invention is capable of determining the outer shape of a megacell and the positions of external terminals.
Cell library information to represent the connection between megacells
Means for Determining Megacell Arrangement Position Using Connection Information
According to the connection information
LSI automatic layout device having means for performing
After determining the location of the multiple megacells,
Outside of each of the first megacell and the second megacell to be
Determine whether the position of the external terminal exists at the opposite coordinates
Means, an external terminal of the first megacell and a second megacell
When the external terminals of
Virtual externals on the opposite outer frames of the
Means for providing a terminal, and a virtual device provided in the first megacell.
An external terminal and a virtual external terminal provided in the second megacell.
Means for connecting the first megacell to the external terminal and the virtual external
And the external terminal in a wiring region above the first megacell.
Means, an external terminal and a virtual external terminal of the second megacell,
In the wiring area above the second megacell;
Characterized in that it comprises a.
【0010】[0010]
【実施例】図1は本発明の一実施例のLSI自動レイア
ウト装置によるレイアウトのブロック図である。FIG. 1 is a block diagram of a layout by an LSI automatic layout apparatus according to one embodiment of the present invention.
【0011】図1において、本実施例のLSI自動レイ
アウト装置では、メガセルのフロアプラン決定後、ネッ
トリスト上で定義されたメガセルA1の外部端子23,
24,25,26と、メガセルC3の外部端子40,4
1,42,43とが対向するメガセル外枠上の外部端子
が存在しない事が判明する。In FIG. 1, in the LSI automatic layout apparatus of the present embodiment, after the floor plan of the mega cell is determined, the external terminals 23 and 24 of the mega cell A1 defined on the netlist are determined.
24, 25, 26 and the external terminals 40, 4 of the megacell C3.
It turns out that there is no external terminal on the outer frame of the megacell facing 1, 42 and 43.
【0012】このため、仮想外部端子発生手段を用い、
それぞれのメガセルの対向するメガセル外枠上にメガセ
ルA1の仮想外部端子48,49,50,51と、メガ
セルC3の仮想外部端子44,45,46,47とを発
生させる。For this reason, using virtual external terminal generating means,
The virtual external terminals 48, 49, 50, 51 of the megacell A1 and the virtual external terminals 44, 45, 46, 47 of the megacell C3 are generated on the opposing megacell frames of each megacell.
【0013】発生された仮想外部端子は、仮想外部端子
接続手段を利用し、メガセルA1の仮想外部端子48,
49,50,51と、メガセルC3の仮想外部端子4
4,45,46,47との配線接続を配線5,6,7,
8で行なう。The generated virtual external terminal is connected to the virtual external terminal 48 of the megacell A1 using virtual external terminal connection means.
49, 50, 51 and the virtual external terminal 4 of the megacell C3
Wiring connections with 4, 45, 46, 47
Step 8
【0014】この後、メガセルA1の外部端子23,2
4,25,26と仮想外部端子48,49,50,5
1,メガセルC3の外部端子40,41,42,43と
仮想外部端子44,45,46,47については、仮想
外部端子接続手段により接続される。Thereafter, the external terminals 23, 2 of the megacell A1
4, 25, 26 and virtual external terminals 48, 49, 50, 5
1. The external terminals 40, 41, 42, 43 of the megacell C3 and the virtual external terminals 44, 45, 46, 47 are connected by virtual external terminal connection means.
【0015】尚、メガセルB2の端子34,35,36
は、配線9,10,11で、メガセルC3の端子37,
38,39に接続され、メガセルD4の端子31,3
2,33は、配線12,13,14で、メガセルA1の
端子28,29,30に接続される。The terminals 34, 35, 36 of the megacell B2
Are the wirings 9, 10, 11 and the terminals 37,
38, 39 and the terminals 31, 3 of the megacell D4.
2, 33 is a wiring 12, 13, 14, Ru is connected to the terminal 28, 29, and 30 of the mega-cell A1.
【0016】[0016]
【発明の効果】以上説明したように、本発明のLSI自
動レイアウト装置では、フロアプラン決定後に、メガセ
ルの持つ外部端子位置を変更する事が可能となり、余分
な配線の回り込み等により発生する配線領域の増加を防
ぐ事が可能となり、その結果としてチップサイズが縮少
可能となるという効果を有する。As described above, in the LSI automatic layout apparatus of the present invention, it is possible to change the position of the external terminals of the megacell after the floor plan is determined, and the wiring area generated due to extra wiring wraparound and the like. Can be prevented, and as a result, the chip size can be reduced.
【0017】尚、本発明は、外部端子位置の変更に際し
ては、従来多層アルミニウム配線プロセスを利用しても
有効に活用されていなかったメガセル上部の配線領域を
利用するため、この外部端子変更によるチップサイズに
対する影響は発生しない。According to the present invention, the position of the external terminal is changed by using the wiring region above the megacell, which has not been effectively used even by using the conventional multi-layer aluminum wiring process. No effect on size.
【図1】本発明の一実施例のレイアウトを示すブロック
図である。FIG. 1 is a block diagram showing a layout of an embodiment of the present invention.
【図2】従来の自動レイアウト装置によるレイアウトを
示すブロック図である。FIG. 2 is a block diagram showing a layout by a conventional automatic layout device.
1,2,3,4,79,80,81,82 メガセル 5,6,7,8,9,10,11,12,13,14,
52,53,54,55メガセル間配線 23,24,25,26,28,29,30,31,3
2,33,34,35,36,37,38,39,4
0,41,42,43,66,67,68,69,7
0,71,72,73,74,75,76,77,7
8,79,80,81メガセル外部端子 44,45,46,47,48,49,50,51
メガセル仮想外部端子 15,16,17,18,19,20,21,22
外部端子仮想端子間配線1,2,3,4,79,80,81,82 Megacell 5,6,7,8,9,10,11,12,13,14,
Wiring between 52, 53, 54, 55 megacells 23, 24, 25, 26, 28, 29, 30, 31, 3
2,33,34,35,36,37,38,39,4
0, 41, 42, 43, 66, 67, 68, 69, 7
0, 71, 72, 73, 74, 75, 76, 77, 7
8, 79, 80, 81 megacell external terminal 44, 45, 46, 47, 48, 49, 50, 51
Megacell virtual external terminals 15, 16, 17, 18, 19, 20, 21, 22
Wiring between external terminals and virtual terminals
Claims (1)
表すセルライブラリ情報とメガセル同士の接続を表す接
続情報とを用いて前記メガセルの配置位置を決定する手
段と、前記接続情報にしたがって前記メガセル同士の配
線レイアウトを行う手段とを有するLSI自動レイアウ
ト装置において、 前記複数のメガセルの配置位置を決定した後、接続され
るべき第1のメガセルと第2のメガセルの、各々の外部
端子の位置が対向する座標に存在するか否かを判別する
手段と、 前記第1のメガセルの外部端子と前記第2のメガセルの
外部端子が対向する座標に存在しないとき、前記第1お
よび第2のメガセルの対向する外枠上にそれぞれ仮想外
部端子を設ける手段と、 前記第1のメガセルに設けられた仮想外部端子と前記第
2のメガセルに設けられた仮想外部端子とを接続する手
段と、 前記第1のメガセルの前記外部端子と前記仮想外部端子
とを当該第1のメガセル上部の配線領域で接続する手段
と、前記第2のメガセルの前記外部端子と前記仮想外部
端子とを当該第2のメガセル上部の配線領域で接続する
手段とを備える ことを特徴とするLSI自動レイアウト
装置。1. The external shape of a megacell and the positions of external terminals
Cell library information to represent the connection between megacells
A method for determining an arrangement position of the megacell using the connection information
And the arrangement of the megacells according to the connection information.
LSI automatic layout having means for performing line layout
In winding device, after determining the arrangement positions of the plurality of mega-cells, it is connected
External to each of the first megacell and the second megacell to be
Determines if terminal location is at opposite coordinates
Means, external terminals of said first megacell and said second megacell.
If the external terminal does not exist at the opposing coordinates,
Virtual outside on the opposite outer frame of the second and the second megacell
Means for providing an external terminal; a virtual external terminal provided on the first megacell;
For connecting to virtual external terminals provided in the 2 megacells
A stage, the external terminal and the virtual external terminal of the first megacell
Means for connecting the first and second megacells in a wiring area above the first megacell
And the external terminal of the second megacell and the virtual external
The terminal is connected to the wiring area above the second megacell.
Means for automatically laying out an LSI.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3242234A JP2991389B2 (en) | 1991-09-24 | 1991-09-24 | LSI automatic layout device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3242234A JP2991389B2 (en) | 1991-09-24 | 1991-09-24 | LSI automatic layout device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0582643A JPH0582643A (en) | 1993-04-02 |
JP2991389B2 true JP2991389B2 (en) | 1999-12-20 |
Family
ID=17086232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3242234A Expired - Lifetime JP2991389B2 (en) | 1991-09-24 | 1991-09-24 | LSI automatic layout device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2991389B2 (en) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59215743A (en) * | 1983-05-24 | 1984-12-05 | Toshiba Corp | Large scale integrated circuit device |
JPS61240652A (en) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | Semiconductor integrated circuit device |
JPS61240651A (en) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | Designing method for semiconductor integrated circuit |
-
1991
- 1991-09-24 JP JP3242234A patent/JP2991389B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0582643A (en) | 1993-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05243379A (en) | Semiconductor integrated circuit device | |
US6657910B2 (en) | Semiconductor device having internal power terminals including a positive power terminal and a negative power terminal | |
JP2991389B2 (en) | LSI automatic layout device | |
JPH04256338A (en) | Automatic layout system of integrated circuit | |
JP3175812B2 (en) | Semiconductor integrated circuit wiring method | |
JP2862039B2 (en) | Automatic layout system | |
JP2910734B2 (en) | Layout method | |
JPH0547929A (en) | Automatic arrangement/wiring method | |
JP2858677B2 (en) | Semiconductor integrated circuit mask layout method | |
JPH09116018A (en) | Automatic arrangement wiring method | |
JP3105857B2 (en) | Layout method of semiconductor integrated circuit device and semiconductor integrated circuit device | |
JPS582055A (en) | Remodeling of logical package | |
JP3398710B2 (en) | General-purpose memory macro processing apparatus and general-purpose memory macro processing method | |
JPH05326836A (en) | Layout design supporting device | |
JPH01304583A (en) | Wiring design method for integrated circuit | |
JP3132218B2 (en) | Layout method for semiconductor integrated circuit device | |
JP3130891B2 (en) | Wiring method | |
JPH05120380A (en) | Wiring processing system | |
JPH04239977A (en) | Design device for electronic circuit pattern | |
JP2003091564A (en) | Layout method for semiconductor device | |
JPH0529497A (en) | Semiconductor device | |
JPH06231208A (en) | Method and device for wiring | |
JPH06216383A (en) | Semiconductor integrated circuit device | |
JPH06120346A (en) | Method for automatically designing semiconductor integrated circuit chip | |
JPH05235164A (en) | Automatic layout processing system for semiconductor integrated circuit |