JP2978870B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2978870B2 JP2978870B2 JP10018355A JP1835598A JP2978870B2 JP 2978870 B2 JP2978870 B2 JP 2978870B2 JP 10018355 A JP10018355 A JP 10018355A JP 1835598 A JP1835598 A JP 1835598A JP 2978870 B2 JP2978870 B2 JP 2978870B2
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Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）を含む半導体装
置の製造方法に関し、特にチャネル領域への不純物注入
によってＭＯＳトランジスタのしきい値（スレショルド
電圧）を所望の値に設定することを可能にした半導体装
置の製造方法に関する。
（絶縁ゲート型電界効果トランジスタ）を含む半導体装
置の製造方法に関し、特にチャネル領域への不純物注入
によってＭＯＳトランジスタのしきい値（スレショルド
電圧）を所望の値に設定することを可能にした半導体装
置の製造方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタを含む半導体装置の
製造工程では、製造するＭＯＳトランジスタのしきい値
を設計通りの値に設定するために、ゲート電極の形成前
にチャネル領域に不純物を注入することが行われてい
る。例えば、特開平３−４４０３７号公報に記載の技術
では、図４（ａ）に示すように、シリコン基板２１にゲ
ート絶縁膜２２と、ゲート電極形成用のポリシリコン２
３を形成した後、図４（ｂ）のように、シリコン基板２
１の表面に対してＰ型不純物を高いドーズ量、低エネル
ギでイオン注入し、さらに図４（ｃ）のように、Ｐ型不
純物を低ドーズ量、高エネルギでイオン注入し、所要の
濃度プロファイルのチャネル領域２４を得て、ＭＯＳト
ランジスタのしきい値調整を行っている。
製造工程では、製造するＭＯＳトランジスタのしきい値
を設計通りの値に設定するために、ゲート電極の形成前
にチャネル領域に不純物を注入することが行われてい
る。例えば、特開平３−４４０３７号公報に記載の技術
では、図４（ａ）に示すように、シリコン基板２１にゲ
ート絶縁膜２２と、ゲート電極形成用のポリシリコン２
３を形成した後、図４（ｂ）のように、シリコン基板２
１の表面に対してＰ型不純物を高いドーズ量、低エネル
ギでイオン注入し、さらに図４（ｃ）のように、Ｐ型不
純物を低ドーズ量、高エネルギでイオン注入し、所要の
濃度プロファイルのチャネル領域２４を得て、ＭＯＳト
ランジスタのしきい値調整を行っている。
【０００３】また、特開平４−２４９６３号公報に記載
の技術では、ＭＯＳトランジスタで構成されるＲＯＭの
製造技術であり、図５（ａ）のように、半導体基板３１
にフィールド酸化膜３２，ゲート酸化膜３３を形成した
のち、形成するＭＯＳトランジスタをディプレションと
するために、燐をイオン注入して燐拡散領域３４を形成
する。次いで、図５（ｂ）のように、ポリシリコンでゲ
ート電極３５を形成し、かつ図５（ｃ）のように、レジ
スト３７をマスクにして燐を高濃度にイオン注入してソ
ース・ドレイン領域３６を形成する。しかる後、図５
（ｄ）のように、別のレジスト３８を選択的に設け、レ
ジストで覆われていないＭＯＳトランジスタに対してホ
ウ素をイオン注入して拡散領域３９を形成し、エンハン
スメント化し、ＲＯＭを形成する。
の技術では、ＭＯＳトランジスタで構成されるＲＯＭの
製造技術であり、図５（ａ）のように、半導体基板３１
にフィールド酸化膜３２，ゲート酸化膜３３を形成した
のち、形成するＭＯＳトランジスタをディプレションと
するために、燐をイオン注入して燐拡散領域３４を形成
する。次いで、図５（ｂ）のように、ポリシリコンでゲ
ート電極３５を形成し、かつ図５（ｃ）のように、レジ
スト３７をマスクにして燐を高濃度にイオン注入してソ
ース・ドレイン領域３６を形成する。しかる後、図５
（ｄ）のように、別のレジスト３８を選択的に設け、レ
ジストで覆われていないＭＯＳトランジスタに対してホ
ウ素をイオン注入して拡散領域３９を形成し、エンハン
スメント化し、ＲＯＭを形成する。
【０００４】
【発明が解決しようとする課題】このように、従来から
ＭＯＳトランジスタのしきい値を調整するために、チャ
ネル領域に不純物を注入する技術は広く行われている
が、従来の技術では形成するＭＯＳトランジスタのしき
い値を所望の値に高精度に設定することが難しいという
問題がある。すなわち、ＭＯＳトランジスタの特性を示
す式として、次式が知られており、この式からＭＯＳト
ランジスタのしきい値Ｖthはゲート電極のチャネル長方
向に沿う電極長Ｌに依存されることが判る。 Ｉｄ＝Ｗ／Ｌ・μn ・Ｃｏ｛（ＶｇーＶth）ＶｄーＶｄ
2 ／２｝ なお、Ｗはゲート幅、μn は電子移動度、Ｃｏはゲート
酸化膜容量、Ｖｇはゲート電圧、Ｉｄはドレイン電流、
Ｖｄはドレイン電圧である。
ＭＯＳトランジスタのしきい値を調整するために、チャ
ネル領域に不純物を注入する技術は広く行われている
が、従来の技術では形成するＭＯＳトランジスタのしき
い値を所望の値に高精度に設定することが難しいという
問題がある。すなわち、ＭＯＳトランジスタの特性を示
す式として、次式が知られており、この式からＭＯＳト
ランジスタのしきい値Ｖthはゲート電極のチャネル長方
向に沿う電極長Ｌに依存されることが判る。 Ｉｄ＝Ｗ／Ｌ・μn ・Ｃｏ｛（ＶｇーＶth）ＶｄーＶｄ
2 ／２｝ なお、Ｗはゲート幅、μn は電子移動度、Ｃｏはゲート
酸化膜容量、Ｖｇはゲート電圧、Ｉｄはドレイン電流、
Ｖｄはドレイン電圧である。
【０００５】したがって、図４に示した技術では、予め
設計した値の不純物濃度となるように不純物を注入して
いるが、その後に形成されたゲート電極の電極長が設計
値に対して誤差が生じた場合には、設計通りのしきい値
を得ることができなくなる。このため、後工程の熱処理
工程によりゲートチャネル実効長の制御を実施すること
が行われているが、パターンの縮小化が進む近年ではこ
の方法でしきい値を制御することは非常に困難である。
一方、図５に示した技術では、ゲート電極を形成した後
にチャネル領域に不純物を注入しているが、この技術は
ＭＯＳトランジスタをディプレションあるいはエンハン
スメントに設定するという、おおまかなしきい値調整に
は適用できるが、この場合でも形成したゲート電極の電
極長については考慮されていないため、しきい値を高精
度に設定することは困難である。
設計した値の不純物濃度となるように不純物を注入して
いるが、その後に形成されたゲート電極の電極長が設計
値に対して誤差が生じた場合には、設計通りのしきい値
を得ることができなくなる。このため、後工程の熱処理
工程によりゲートチャネル実効長の制御を実施すること
が行われているが、パターンの縮小化が進む近年ではこ
の方法でしきい値を制御することは非常に困難である。
一方、図５に示した技術では、ゲート電極を形成した後
にチャネル領域に不純物を注入しているが、この技術は
ＭＯＳトランジスタをディプレションあるいはエンハン
スメントに設定するという、おおまかなしきい値調整に
は適用できるが、この場合でも形成したゲート電極の電
極長については考慮されていないため、しきい値を高精
度に設定することは困難である。
【０００６】
【課題を解決するための手段】本発明は、ゲート電極下
のチャネル領域に不純物を注入してＭＯＳトランジスタ
のしきい値を設定する半導体装置の製造方法において、
配線工程より前に、チャネル長方向に沿う前記ゲート電
極の電極長を測定し、測定された電極長に対応した注入
量で前記チャネル領域に前記不純物の注入を行うことを
特徴とする。すなわち、半導体基体の表面にゲート絶縁
膜、ゲート電極を形成する工程と、前記ゲート電極のチ
ャネル長方向に沿う電極長を測定する工程と、測定され
た電極長に対応して、ＭＯＳトランジスタのしきい値と
の相関から前記ゲート電極下のチャネル領域に注入する
不純物の注入量を求める工程と、求められた注入量で前
記ゲート電極を通して前記チャネル領域に不純物を注入
する工程とを含んでいる。
のチャネル領域に不純物を注入してＭＯＳトランジスタ
のしきい値を設定する半導体装置の製造方法において、
配線工程より前に、チャネル長方向に沿う前記ゲート電
極の電極長を測定し、測定された電極長に対応した注入
量で前記チャネル領域に前記不純物の注入を行うことを
特徴とする。すなわち、半導体基体の表面にゲート絶縁
膜、ゲート電極を形成する工程と、前記ゲート電極のチ
ャネル長方向に沿う電極長を測定する工程と、測定され
た電極長に対応して、ＭＯＳトランジスタのしきい値と
の相関から前記ゲート電極下のチャネル領域に注入する
不純物の注入量を求める工程と、求められた注入量で前
記ゲート電極を通して前記チャネル領域に不純物を注入
する工程とを含んでいる。
【０００７】
【課題を解決するための手段】本発明は、ゲート電極下
のチャネル領域に不純物を注入してＭＯＳトランジスタ
のしきい値を設定する半導体装置の製造方法において、
前記ゲート電極を形成した後、チャネル長方向に沿う前
記ゲート電極の電極長を測定し、測定された電極長に相
関のある注入量で前記不純物の注入を行うことを特徴と
する。すなわち、半導体基体の表面にゲート絶縁膜、ゲ
ート電極を形成する工程と、前記ゲート電極のチャネル
長方向に沿う電極長を測定する工程と、測定された電極
長とＭＯＳトランジスタのしきい値との相関から前記ゲ
ート電極下のチャネル領域に注入する不純物の注入量を
求める工程と、求められた注入量で前記ゲート電極を通
して前記チャネル領域に不純物を注入する工程とを含ん
でいる。
のチャネル領域に不純物を注入してＭＯＳトランジスタ
のしきい値を設定する半導体装置の製造方法において、
前記ゲート電極を形成した後、チャネル長方向に沿う前
記ゲート電極の電極長を測定し、測定された電極長に相
関のある注入量で前記不純物の注入を行うことを特徴と
する。すなわち、半導体基体の表面にゲート絶縁膜、ゲ
ート電極を形成する工程と、前記ゲート電極のチャネル
長方向に沿う電極長を測定する工程と、測定された電極
長とＭＯＳトランジスタのしきい値との相関から前記ゲ
ート電極下のチャネル領域に注入する不純物の注入量を
求める工程と、求められた注入量で前記ゲート電極を通
して前記チャネル領域に不純物を注入する工程とを含ん
でいる。
【０００８】図１は本発明の製造方法を工程順に示すフ
ローチャートである。まず、半導体基体の表面にゲート
絶縁膜を形成し（Ｓ１１）、さらにその上にポリシリコ
ン膜を成長する（Ｓ１２）。ついで、前記ポリシリコン
膜上にフォトレジスト膜を形成し、かつゲート電極を形
成する領域を開口するパターン形成を行う（Ｓ１３）。
そして、前記フォトレジスト膜をマスクにして前記ポリ
シリコン膜をエッチングしゲート電極を形成し（Ｓ１
４）、その後前記フォトレジスト膜を剥離する（Ｓ１
５）。しかる上で、形成されたゲート電極のチャネル長
方向の電極長を測定し（Ｓ１６）、測定された電極長及
び形成するＭＯＳトランジスタのしきい値との相関から
チャネル領域に注入する不純物の注入量を設定する（Ｓ
１７）。そして、前記ゲート電極の上から前記半導体基
体の表面に設定された注入量で不純物を注入する（Ｓ１
８）。しかる後は、これまでのＭＯＳトランジスタの製
造工程と同じ工程でＭＯＳトランジスタを製造する。
ローチャートである。まず、半導体基体の表面にゲート
絶縁膜を形成し（Ｓ１１）、さらにその上にポリシリコ
ン膜を成長する（Ｓ１２）。ついで、前記ポリシリコン
膜上にフォトレジスト膜を形成し、かつゲート電極を形
成する領域を開口するパターン形成を行う（Ｓ１３）。
そして、前記フォトレジスト膜をマスクにして前記ポリ
シリコン膜をエッチングしゲート電極を形成し（Ｓ１
４）、その後前記フォトレジスト膜を剥離する（Ｓ１
５）。しかる上で、形成されたゲート電極のチャネル長
方向の電極長を測定し（Ｓ１６）、測定された電極長及
び形成するＭＯＳトランジスタのしきい値との相関から
チャネル領域に注入する不純物の注入量を設定する（Ｓ
１７）。そして、前記ゲート電極の上から前記半導体基
体の表面に設定された注入量で不純物を注入する（Ｓ１
８）。しかる後は、これまでのＭＯＳトランジスタの製
造工程と同じ工程でＭＯＳトランジスタを製造する。
【０００９】本発明では、先にゲート電極を形成し、形
成されたゲート電極の電極長に対応した注入量でのイオ
ン注入を行うため、ゲート電極の電極長に誤差が生じて
いる場合でも、設計通りのしきい値のＭＯＳトランジス
タの製造が可能となる。
成されたゲート電極の電極長に対応した注入量でのイオ
ン注入を行うため、ゲート電極の電極長に誤差が生じて
いる場合でも、設計通りのしきい値のＭＯＳトランジス
タの製造が可能となる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図２は本発明の実施形態を工程順に
示す断面図である。先ず、図２（ａ）のように、Ｐ型シ
リコン基板あるいはＰ型ウェル等の半導体基体１１の表
面に素子分離となるフィールド酸化膜１２を形成して素
子形成領域を画成し、さらにこの素子形成領域の前記Ｐ
型半導体基体１１の表面にゲート酸化膜１３を形成す
る。次いで、図２（ｂ）のように、前記半導体基体１１
の表面上にゲート電極となるポリシリコン膜を堆積し、
かつ写真食刻法とゲートポリシリエッチングによって前
記ポリシリコン膜を選択的に除去し、ゲート電極１４を
形成する。そして、この形成されたゲート電極１４のチ
ャネル長方向の電極長Ｌを測定する。この測定に際して
は、例えばＩＴＶ等の撮像装置を用いてゲート電極１４
を半導体基体１１の上面方向から撮像し、得られたモニ
タ映像を表示装置に表示させるとともに、この表示画面
に同時に表示されるサイズ目盛りを利用して測定する方
法が採用できる。もちろん、他の方法での測定も可能で
ある。また、この測定に際しては、前記半導体基体１１
上に形成される多数個のゲート電極１４は同一プロセス
によって形成されているため、同一サイズに形成しよう
とする多数個のゲート電極のうち、１つあるいは数個の
ゲート電極の電極長Ｌを測定すれば、他のゲート電極は
ほぼ同じ寸法であるとみなすことができる。
参照して説明する。図２は本発明の実施形態を工程順に
示す断面図である。先ず、図２（ａ）のように、Ｐ型シ
リコン基板あるいはＰ型ウェル等の半導体基体１１の表
面に素子分離となるフィールド酸化膜１２を形成して素
子形成領域を画成し、さらにこの素子形成領域の前記Ｐ
型半導体基体１１の表面にゲート酸化膜１３を形成す
る。次いで、図２（ｂ）のように、前記半導体基体１１
の表面上にゲート電極となるポリシリコン膜を堆積し、
かつ写真食刻法とゲートポリシリエッチングによって前
記ポリシリコン膜を選択的に除去し、ゲート電極１４を
形成する。そして、この形成されたゲート電極１４のチ
ャネル長方向の電極長Ｌを測定する。この測定に際して
は、例えばＩＴＶ等の撮像装置を用いてゲート電極１４
を半導体基体１１の上面方向から撮像し、得られたモニ
タ映像を表示装置に表示させるとともに、この表示画面
に同時に表示されるサイズ目盛りを利用して測定する方
法が採用できる。もちろん、他の方法での測定も可能で
ある。また、この測定に際しては、前記半導体基体１１
上に形成される多数個のゲート電極１４は同一プロセス
によって形成されているため、同一サイズに形成しよう
とする多数個のゲート電極のうち、１つあるいは数個の
ゲート電極の電極長Ｌを測定すれば、他のゲート電極は
ほぼ同じ寸法であるとみなすことができる。
【００１１】次いで、図２（ｃ）のように、前記ゲート
電極１４を形成する際に用いたフォトレジストとは反対
特性、例えば、前記ゲート電極１４を形成する際にポジ
型フォトレジストを用いたときにはネガ型のフォトレジ
ストを全面に塗布形成し、前記ゲート電極１４を形成す
る際のフォトマスクを再度利用してフォトレジストを露
光、現像することによりフォトレジストのマスク１５を
形成する。これにより、前記ゲート電極１４のみがフォ
トレジストマスク１５から露呈されることになる。しか
る上で、前記半導体基体１１の表面側から燐をイオン注
入する。これにより、前記ゲート電極１４を通してのみ
前記半導体基体１１の表面、換言すればチャネル領域１
６に燐がイオン注入される。このとき、前工程で測定し
たゲート電極１４の電極長Ｌを参照して燐の注入量を調
整することにより、所望のしきい値を得ることが可能と
なる。
電極１４を形成する際に用いたフォトレジストとは反対
特性、例えば、前記ゲート電極１４を形成する際にポジ
型フォトレジストを用いたときにはネガ型のフォトレジ
ストを全面に塗布形成し、前記ゲート電極１４を形成す
る際のフォトマスクを再度利用してフォトレジストを露
光、現像することによりフォトレジストのマスク１５を
形成する。これにより、前記ゲート電極１４のみがフォ
トレジストマスク１５から露呈されることになる。しか
る上で、前記半導体基体１１の表面側から燐をイオン注
入する。これにより、前記ゲート電極１４を通してのみ
前記半導体基体１１の表面、換言すればチャネル領域１
６に燐がイオン注入される。このとき、前工程で測定し
たゲート電極１４の電極長Ｌを参照して燐の注入量を調
整することにより、所望のしきい値を得ることが可能と
なる。
【００１２】すなわち、図３は、ＭＯＳトランジスタに
おけるしきい値を、ゲート電極１４の電極長Ｌをパラメ
ータとして、チャネル領域１６への不純物の注入量に対
応して示す特性図である。この特性図から、不純物の注
入量としきい値には相関があること、及びこの相関はゲ
ート電極の電極長によって変化されることが判る。した
がって、今、所望のしきい値Ｖth１のＭＯＳトランジス
タを製造しようとする場合、前記工程で形成したゲート
電極１４の電極長Ｌを測定し、測定された電極長の特性
から対応する不純物の注入量を求めることができる。こ
れにより、前記したゲート電極１４の形成工程におい
て、実際に形成されたゲート電極１４の電極長Ｌが設計
値に対して誤差が生じている場合でも、ゲート電極下の
チャネル領域に前記した注入量で不純物を注入すること
により、設計値通りのしきい値のＭＯＳトランジスタを
製造することが可能となる。
おけるしきい値を、ゲート電極１４の電極長Ｌをパラメ
ータとして、チャネル領域１６への不純物の注入量に対
応して示す特性図である。この特性図から、不純物の注
入量としきい値には相関があること、及びこの相関はゲ
ート電極の電極長によって変化されることが判る。した
がって、今、所望のしきい値Ｖth１のＭＯＳトランジス
タを製造しようとする場合、前記工程で形成したゲート
電極１４の電極長Ｌを測定し、測定された電極長の特性
から対応する不純物の注入量を求めることができる。こ
れにより、前記したゲート電極１４の形成工程におい
て、実際に形成されたゲート電極１４の電極長Ｌが設計
値に対して誤差が生じている場合でも、ゲート電極下の
チャネル領域に前記した注入量で不純物を注入すること
により、設計値通りのしきい値のＭＯＳトランジスタを
製造することが可能となる。
【００１３】なお、実際の製造工程においては、図３の
特性をテーブルデータとしてメモリに記憶するととも
に、前記したゲート電極の電極長の測定を自動化するこ
とにより、測定されたゲート電極の電極長と、しきい値
の設計データとに基づいてメモリから対応する注入量を
読み出し、この注入量によりイオン注入装置を制御する
ことによって適切な注入量での不純物のイオン注入を自
動化することが可能となる。
特性をテーブルデータとしてメモリに記憶するととも
に、前記したゲート電極の電極長の測定を自動化するこ
とにより、測定されたゲート電極の電極長と、しきい値
の設計データとに基づいてメモリから対応する注入量を
読み出し、この注入量によりイオン注入装置を制御する
ことによって適切な注入量での不純物のイオン注入を自
動化することが可能となる。
【００１４】その後、図２（ｄ）のように、前記フォト
レジストマスク１５を除去し、前記ゲート電極１４を利
用した自己整合法により前記半導体基体１１の表面に砒
素を高濃度でイオン注入し、Ｎ型ソース、ドレイン領域
１７を形成し、ＭＯＳトランジスタが形成される。さら
に、図示は省略するが、層間絶縁膜の形成、コンタクト
ホールの開口、コンタクト配線の形成等の常法によって
半導体装置を製造する。
レジストマスク１５を除去し、前記ゲート電極１４を利
用した自己整合法により前記半導体基体１１の表面に砒
素を高濃度でイオン注入し、Ｎ型ソース、ドレイン領域
１７を形成し、ＭＯＳトランジスタが形成される。さら
に、図示は省略するが、層間絶縁膜の形成、コンタクト
ホールの開口、コンタクト配線の形成等の常法によって
半導体装置を製造する。
【００１５】
【効果の説明】以上説明したように本発明は、配線工程
より前に、チャネル長方向に沿う前記ゲート電極の電極
長を測定し、測定された電極長に対応してＭＯＳトラン
ジスタのしきい値との相関から設定される注入量でゲー
ト電極を通してチャネル領域に不純物を注入しているの
で、ゲート電極長が設計値に対して誤差が生じた場合で
も、このゲート電極長の誤差に対応して不純物の注入量
を調整することで、常に設計値通りのしきい値のＭＯＳ
トランジスタを製造することができる。これにより、所
望の特性及び品質のＭＯＳトランジスタを安定して製造
することが可能となる。
より前に、チャネル長方向に沿う前記ゲート電極の電極
長を測定し、測定された電極長に対応してＭＯＳトラン
ジスタのしきい値との相関から設定される注入量でゲー
ト電極を通してチャネル領域に不純物を注入しているの
で、ゲート電極長が設計値に対して誤差が生じた場合で
も、このゲート電極長の誤差に対応して不純物の注入量
を調整することで、常に設計値通りのしきい値のＭＯＳ
トランジスタを製造することができる。これにより、所
望の特性及び品質のＭＯＳトランジスタを安定して製造
することが可能となる。
【００１６】
【効果の説明】以上説明したように本発明は、ゲート電
極を形成した後に、チャネル長方向に沿う前記ゲート電
極の電極長を測定し、測定された電極長に対応して設定
される注入量でゲート電極の直下に不純物を注入してい
るので、ゲート電極長が設計値に対して誤差が生じた場
合でも、このゲート電極長の誤差に対応して不純物の注
入量を調整することで、常に設計値通りのしきい値のＭ
ＯＳトランジスタを製造することができる。これによ
り、所望の特性及び品質のＭＯＳトランジスタを安定し
て製造することが可能となる。
極を形成した後に、チャネル長方向に沿う前記ゲート電
極の電極長を測定し、測定された電極長に対応して設定
される注入量でゲート電極の直下に不純物を注入してい
るので、ゲート電極長が設計値に対して誤差が生じた場
合でも、このゲート電極長の誤差に対応して不純物の注
入量を調整することで、常に設計値通りのしきい値のＭ
ＯＳトランジスタを製造することができる。これによ
り、所望の特性及び品質のＭＯＳトランジスタを安定し
て製造することが可能となる。
【図１】本発明の製造工程を示すフローチャートであ
る。
る。
【図２】本発明の実施形態を工程順に示す断面図であ
る。
る。
【図３】しきい値と不純物の注入量との相関をゲート電
極の電極長をパラメータとして示す特性図である。
極の電極長をパラメータとして示す特性図である。
【図４】従来のしきい値調整技術を説明するための工程
断面図である。
断面図である。
【図５】従来のチャネル領域へのイオン注入技術の一例
を説明するための工程断面図である。
を説明するための工程断面図である。
１１ 半導体基体 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ゲート電極 １５ フォトレジストマスク １６ チャネル領域 １７ ソース・ドレイン領域 Ｌ ゲート電極の電極長
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 27/088 - 27/092 H01L 29/78
Claims (4)
- 【請求項１】 ゲート電極下のチャネル領域に不純物を
注入してＭＯＳトランジスタのしきい値を設定する半導
体装置の製造方法において、配線工程より前に、チャネ
ル長方向に沿う前記ゲート電極の電極長を測定し、測定
された電極長に対応した注入量で前記チャネル領域に不
純物の注入を行うことを特徴とする半導体装置の製造方
法。 - 【請求項２】 半導体装置の製造方法において、半導体
基体の表面にゲート絶縁膜、ゲート電極を形成する工程
と、前記ゲート電極のチャネル長方向に沿う電極長を測
定する工程と、測定された電極長に対応して、ＭＯＳト
ランジスタのしきい値との相関から前記ゲート電極下の
チャネル領域に注入する不純物の注入量を求める工程
と、求められた注入量で前記ゲート電極を通して前記チ
ャネル領域に不純物を注入する工程と、その後の配線工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記不純物を注入する工程で、前記ゲー
ト電極以外の前記半導体基体の表面をマスクすることを
特徴とする請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記不純物を注入する工程の後に、前記
ゲート電極を利用した自己整合法によって前記半導体基
体の表面に第２の不純物を注入してＭＯＳトランジスタ
のソース・ドレイン領域を形成する工程を含むことを特
徴とする請求項１ないし３のいずれかに記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018355A JP2978870B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
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| JP10018355A JP2978870B2 (ja) | 1998-01-30 | 1998-01-30 | 半導体装置の製造方法 |
Publications (2)
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| JPH11220033A JPH11220033A (ja) | 1999-08-10 |
| JP2978870B2 true JP2978870B2 (ja) | 1999-11-15 |
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Family Applications (1)
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-
1998
- 1998-01-30 JP JP10018355A patent/JP2978870B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11220033A (ja) | 1999-08-10 |
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