JP2976444B2

JP2976444B2 - くし型フィルター用信号系統切替回路

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Publication number: JP2976444B2
Application number: JP1184050A
Authority: JP
Inventors: 孝雄吉川; 功益田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-07-17
Filing date: 1989-07-17
Publication date: 1999-11-10
Anticipated expiration: 2014-11-10
Also published as: JPH0348512A

Description

【発明の詳細な説明】本発明くし型フィルター用信号系統切替回路の詳細を
以下の項目に従って説明する。

A.産業上の利用分野 B.発明の概要 C.背景技術 D.発明が解決しようとする課題 E.課題を解決するための手段 F.実施例 a.回路構成［第１図］ b.切替動作［第２図］ｂ−1.1系統モード時［第２図（Ａ）］ｂ−2.2系統モード時［第２図（Ｂ）］ c.作用 G.発明の効果（A.産業上の利用分野）本発明は新規なくし型フィルター用信号系統切替回路
に関する。詳しくは、複数の信号系用のくし型フィルタ
ー回路において、一の遅延線を共用したり、あるいは各
遅延線を信号系毎に独立に使用するといったことがスイ
ッチの切替えだけで簡単に行なうことができるようにし
た新規なくし型フィルター用信号系統切替回路を提供し
ようとするものであり、該くし型フィルター用信号系統
切替回路のIC化又はモジュール化による汎用性の拡大を
図るのに好適なくし型フィルターシステムに関する。

（B.発明の概要）本発明くし型フィルター用信号系統切替回路は、複数
の信号入力端子及びこれに対応した信号出力端子と、複
数の遅延線を含む遅延部に対して遅延線毎に各別に接続
される複数の接続端子と、該接続端子に遅延部が接続さ
れたときに、信号入力端子の各々に対して遅延部の各遅
延線をそれぞれ含むくし型フィルター回路が信号系毎に
互いに独立して形成されるモードと、信号入力端子に対
して複数の信号系の間で遅延部の一の遅延線を共用する
くし型フィルター回路が形成されるモードとの間で信号
系統の切替えを行なう切替スイッチ手段とを設けること
によって、一の遅延線を複数の信号系用くし型フィルタ
ーに共用したり、各信号系毎に遅延線を独立して使用し
たい場合にこれをスイッチの切替えだけで対応し得るよ
うにしたものである。

（C.背景技術） VTR等におけるくし型フィルター回路には遅延要素と
してガラス遅延線を用いたものがあり、Ｙ（輝度）信号
用のガラス遅延線と、Ｃ（クロマ）信号用のガラス遅延
線とを各々別々に使用したものがある。

また、カスタムIC化された一のCCD遅延線を種々のく
し型フィルターやDOC（ドロップアウト補償）回路等に
共用しているものもある。

（D.発明が解決しようとする課題）ところで、上記したように、ある場合には複数のくし
型フィルター回路の間で一の遅延線を共用したり、ま
た、他の場合には各別の遅延線を用いて各信号系のくし
型フィルターを構成するというようなこと、例えば、低
コストを狙ったシステムにあっては汎用の一本のCCD遅
延線を共用したり、また、高画質用のシステムのように
Ｙ信号用くし型フィルターの遅延線と、Ｃ信号用くし型
フィルターの遅延線とを２つのCCD遅延線を用いて各別
に構成するといったことがあると、その毎にくし型フィ
ルターを個別設計しなければならず、非能率的であり、
また、くし型フィルターにおける遅延線以外の回路部分
をIC化したとしても、モデルに応じて複数のICを選択的
に用いなければならず、部品の共通化を図ることができ
ないという問題がある。

（E.課題を解決するための手段）そこで、上記した課題を解決するために、本発明くし
型フィルター用信号系統切替回路は、複数の信号入力端
子及びこれに対応した信号出力端子と、複数の遅延線を
含む遅延部に対して遅延線毎に各別に接続される複数の
接続端子と、該接続端子に遅延部が接続されたときに、
信号入力端子の各々に対して遅延部の各遅延線をそれぞ
れ含むくし型フィルター回路が信号系毎に互いに独立し
て形成されるモードと、信号入力端子に対して複数の信
号系の間で遅延部の一の遅延線を共用するくし型フィル
ター回路が形成されるモードとの間で信号系統の切替え
を行なう切替スイッチ手段とを設けたものである。

従って、本発明によれば、一の遅延線を共用したり、
あるいは各遅延線を信号系毎に独立に使用するといった
ことがスイッチの切替えだけで簡単に行なうことがで
き、該くし型フィルター用信号系統切替回路のIC化によ
って部品の共通化を図り、複数のモデルに用いることで
部品コストの低減を図ることができる。

（F.実施例）以下に、本発明くし型フィルター用信号系統切替回路
の詳細を図示した実施例に従って説明する。

尚、図示した実施例は本発明くし型フィルター用信号
系統切替回路をVTRにおけるくし型フィルター回路に適
用したものである。

（a.回路構成）［第１図］図中１は再生時におけるくし型フィルター用信号系統
切替回路を示しており、第１図に一点鎖線で囲まれた部
分２が遅延部であり、それ以外の２点鎖線で囲まれた部
分がチップ化されており、その接続端子３、３′及び
４、４′にCCD遅延線５、６が接続されるようになって
いる。

図中７は信号入力端子であり、再生Ｙ信号（これを
「PB−Ｙ」とする。）が入力される。

８はDOC（ドロップアウトコンペンセーター）スイッ
チであり、２つの入力側端子8a、8bのうちの一方8aが通
常時に出力側端子8cと接続され、ドロップアウト検出時
にはその接点が図示しないDOC検波回路からの信号によ
って8b側に切替えられるようになっている。

９は切替スイッチであり、２つの入力側端子9a、9bを
有し、上記したCCD遅延線６のみを使用する場合（以
下、「１系統モード時」と言う。）には第１図に実線で
示すように、その一方の入力側端子9aと出力側端子9cと
が接続された状態となる。また、CCD遅延線５、６の両
者を使用する場合（以下、「２系統モード時」と言
う。）には、同図に破線で示すように入力側端子9bと出
力側端子9cとが接続され、該入力側端子9bには図示しな
い回路からの補助パルス信号（水平同期信号Hsに同期
し、かつ、これよりもパルス幅の狭い疑似同期信号であ
り、これを「Hs^＊」とする。）が入力されるようになっ
ている。そして、切替スイッチ９の入力側端子9aはDOC
スイッチ８の出力側端子8c及び接続端子３に接続されて
いる。

10は信号入力端子であり、再生クロマ信号（以下、
「PB−Ｃ」とする。）が入力される。

11は加算器であり、上記信号入力端子10からの信号PB
−Ｃと切替スイッチ９を介して送られてくる信号（つま
り、PB−Ｙ又はHs^＊）とを混合するために設けられてお
り、その出力を接続端子３′や後述する減算器やクロマ
用AGC検出回路に送出するようになっている。

CCD遅延線の一方５は、その入力端子が接続端子３に
接続されると共に、その出力端子がローパスフィルター
12を介して切替スイッチ13の３つの入力側端子13a、13
b、13cのうちの１つ13aに接続されている。

また、CCD遅延線６の入力端子が接続端子３′に接続
されると共に、該CCD遅延線６の２つの出力のうちの一
方がローパスフィルター14を介して切替スイッチ13の入
力側端子13bに送出され、他方の出力がローパスフィル
ター15及びイコライザー16を介して切替スイッチ13の入
力側端子13c及び接続端子４′に送出されるようになっ
ている。そして、１系統モード時には入力信号の形態に
応じて、つまり、PAL方式かNTSC方式かに応じて図示し
ない制御手段によって切替スイッチ13のスイッチング制
御がされるようになっており、PAL時には切替スイッチ1
3の入力側端子13bと出力側端子13dとが接続され、この
時の信号が接続端子４に送られる。また、NTSC時には切
替スイッチ13の接点が入力側端子13c側に切替えられ
る。

17はＹ用VCA（電圧制御型可変利得増幅器）であり、C
CD遅延線５又は６による利得損失を補償するために設け
られており、その入力端子が接続端子４に接続されてお
り、後述するＹ用AGC検出回路からの制御信号によって
その利得が制御されるようになっている。

上記Ｙ用VCA17の出力は２つに分岐されて、その一方
の出力がDOC用のトラップ回路18とクランプ回路19とを
介して切替スイッチ20の入力側端子の一方20aに送出さ
れ、他方の出力はクランプ回路21を介して切替スイッチ
20の他方の入力側端子20bと減算器22の入力端子に送出
されるようになっている。尚、切替スイッチ20は１系統
モード時には第１図に実線で示すようにその接点が入力
側端子20a側にあり、２系統モード時には入力側端子20b
側に切替わるようになっている。

そして、切替スイッチ20を経た信号はＹ用AGC検出回
路23に送られ、ここで信号入力端子７からの信号PB−Ｙ
の本信号とレベル比較され、その出力がＹ用VCA17への
制御電圧として送出されるようになっている。また、切
替スイッチ20の出力側端子20cはDOCスイッチ８の入力側
端子8bに接続されており、これによってドロップアウト
の補償がなされる。

24はイコライザーであり、その入力端子がDOCスイッ
チ８の出力側端子8cに接続されると共に、その出力端子
が切替スイッチ25の一方の入力側端子25aに接続されて
いる。そして、DOCスイッチ８からの信号はイコライザ
ー24に入る手前で分岐されて切替スイッチ25の他方の入
力側端子25bに送出され、これによって信号がイコライ
ザー24を経由するか否かの選択がなされる。この場合、
切替スイッチ25は、１系統モード時には第１図に実線で
示すようにその入力側端子25aと出力側端子25cとが接続
され、イコライザー24の出力が切替スイッチ25の後段に
設けられた減算器26に送出され、２系統モード時には同
図に破線で示すように切替わり、DOCスイッチ８からの
信号がそのまま減算器26に送られるようになっている。

また、信号入力端子７から分岐した信号PB−Ｙは前記
した減算器22に送られ、ここで信号PB−Ｙからクランプ
回路21の出力信号が差し引かれる。その後、減算器22の
出力は２つに分岐され、その一方の出力がクロマトラッ
プ回路27を介して切替スイッチ28の一方の入力側端子28
aに送出され、地方の出力がそのまま切替スイッチ28の
他方の入力側端子28bに接続されている。尚、切替スイ
ッチ28の接点は１系統モード時には第１図に実線で示す
ように入力側端子28aと出力側端子28cとを接続する状態
となっており、２系統モード時には同図に破線で示すよ
うにその接点が入力側端子28bに切替えられるようにな
っている。

そして、該切替スイッチ28を経た信号はリミッター回
路29、アッテネータ30を介して減算器26へ差信号として
送出されるようになっており、該減算器26の出力は信号
出力端子31にくし型フィルターを通したＹ信号（以下、
「Y_COMB」とする。）として取り出される。

32はＣ用VCAであり、その入力端子が接続端子４′に
接続されており、CCD遅延線６による利得損失を補償す
るために設けられている。そして、その出力はクランプ
回路33を介して減算器34に差信号として送られ、該減算
器34において、前記加算器11の出力信号から遅延信号が
差し引かれるようになっている。

35はＣ用AGC検出回路であり、加算器11からの信号
と、クランプ回路33からの遅延信号とのレベル比較を行
ない、その結果をＣ用VCA32に制御信号として送出し、
該Ｃ用VCA32利得制御を行なうように設けられている。

そして、減算器34の出力はバンドパスフィルター36を
介して信号出力端子37にくし型フィルターを通ったPB−
Ｃ信号（以下、「C_COMB」とする。）として出力される
ことになる。

（b.切替動作）［第２図］しかして、上記したくし型フィルター用信号系統切替
回路１にあっては、切替スイッチ９、20、25、28が図示
しない制御信号によってCCD遅延線５、６の一方６のみ
を用いた回路構成とするか、あるいは、両者を共に用い
た回路構成とするかが選択される。即ち、低コスト用の
システムとする場合には、これら切替スイッチ９、20、
25、28を第１図に実線で示される状態にすれば、１系統
モード時、つまりCCD遅延線６をＹ信号系及びＣ信号系
くし型フィルターの遅延線として共用するモードとな
り、他方切替スイッチ９、25、28を同図に破線で示す状
態にすれば２系統モード時、つまり、CCD遅延線５、６
を各々Ｙ信号系とＣ信号系のくし型フィルター用に独立
して用いるモードとなる。

以下では、各場合に形成されるくし型フィルターにつ
いて説明する。尚、理解を容易にするために図ではくし
型フィルターの要部となる部分だけを取り出して回路ブ
ロックの簡略化を図ることにし、DOC回路やAGC回路等の
部分については省略する。

（ｂ−1.1系統モード時）［第２図（Ａ）］この場合、第２図（Ａ）に示すくし型フィルター38の
ように、信号入力端子７から入力された信号PB−Ｙは加
算器11により信号入力端子10からの信号PB−Ｃと混合さ
れ、これがCCD遅延線６によって本信号に対して所定の
遅延量、例えば、1H（１水平走査期間）だけ遅れ、該遅
延信号が減算器22及び34に送られる。

そして、減算器22において信号PB−Ｙから遅延信号が
差し引かれ、これがトラップ回路27、リミッター回路2
9、アッテネータ30を介して減算器26に差信号として送
られる。この不要成分が、イコライザー24の出力信号か
ら差し引かれ、信号Y_COMBとして信号出力端子31から出
力される。

また、CCD遅延線６の手前で分岐した信号が減算器34
に送られ、ここからCCD遅延線６による遅延信号が差し
引かれてバンドパスフィルター36を介して信号出力端子
37に送られ、信号C_COMBとして出力される。

（ｂ−2.2系統モード時）［第２図（Ｂ）］先ず、Ｙ信号用くし型フィルター39に関しては、信号
入力端子７からの信号PB−Ｙは２つに分岐され、その一
方がそのまま減算器22に送られると共に、イコライザー
24を介さないで減算器26に送られる。そして、他方の分
岐出力はCCD遅延線５を介して減算器22に負信号として
送出され、該減算器22の出力がリミッター回路29及びア
ッテネータ30を介して減算器26に負信号として送出され
る。よって、信号PB−Ｙの本信号からアッテネータ30の
出力信号を差し引いた出力が信号出力端子31から信号Y
_COMBとして取り出される。

また、Ｃ信号用くし型フィルター40に関しては、信号
入力端子10からの信号PB−ＣとDC成分をもつ補助信号Hs
^＊とが加算器11によって混合される。そして、該加算器
11の出力が２つに分岐し、その一方の出力が減算器34に
正信号として送られ、他方の出力がCCD遅延線６を介し
て減算器34に負信号として送られ、該減算器34の出力が
バンドパスフィルター36を介して信号出力端子37に送出
され、最終的に信号C_OCMBとして取り出されることにな
る。

（c.作用）しかして、上記くし型フィルター用信号系統切替回路
１にあっては、切替スイッチ９、25、28の制御だけで信
号系統の切替ができ、使用するCCD遅延線の数に応じ
て、所望のくし型フィルターを構成することができ、し
かもこの場合遅延部２を除いた回路部をIC化することに
よって汎用性の高い部品として製品間での共通化を図る
ことができる。

（G.発明の効果）以上に記載したことから明らかなように、本発明くし
型フィルター用信号系統切替回路は、複数の信号入力端
子及びこれに対応した信号出力端子と、複数の遅延線を
含む遅延部に対して遅延線毎に各別に接続される複数の
接続端子と、該接続端子に遅延部が接続されたときに、
信号入力端子の各々に対して遅延部の各遅延線をそれぞ
れ含むくし型フィルター回路が信号系毎に互いに独立し
て形成されるモードと、信号入力端子に対して複数の信
号系の間で遅延部の一の遅延線を共用するくし型フィル
ター回路が形成されるモードとの間で信号系統の切替え
を行なう切替スイッチ手段とを設けたことを特徴とす
る。

従って、本発明によれば、一の遅延部を共用したり、
あるいは各遅延線を信号系毎に独立に使用するといった
ことがスイッチの切替えだけで簡単に行なうことがで
き、該くし型フィルター用信号系統切替回路のIC化によ
って部品の共通化を図り、複数のモデルに用いることで
部品コストの低減を図ることができる。

尚、前記した実施例にあっては、２つの信号系として
Ｙ信号及びＣ信号を例にし、２つのCCD遅延線を用いた
ものを示したが、本発明くし型フィルター用信号系統切
替回路はこれに限らず２以上のCCD遅延線を用いた複数
の信号系用くし型フィルターに適用できることは勿論で
ある。

【図面の簡単な説明】

第１図及び第２図は本発明くし型フィルター用信号系統
切替回路の実施の一例を示すものであり、第１図は全体
のブロック図、第２図は切替動作によって形成されるく
し型フィルターの要部を示すブロック図であり、（Ａ）
は１系統モード時、（Ｂ）は２系統モード時における各
々のブロック図である。符号の説明１……くし型フィルター用信号系統切替回路、２……遅延部、３、３′、４、４′……接続端子、５、６……遅延線、７、10……信号入力端子、９、25、28……切替スイッチ手段、 31、37……信号出力端子、 38……（一の遅延線を共用する）くし型フィルター回
路、 39、40……（信号系毎に独立した）くし型フィルター回
路

Claims

(57)【特許請求の範囲】

【請求項１】複数の信号入力端子及びこれに対応した信
号出力端子と、複数の遅延線を含む遅延部に対して遅延線毎に各別に接
続される複数の接続端子と、該接続端子に上記遅延部が接続されたときに、上記信号
入力端子の各々に対して遅延部の各遅延線をそれぞれ含
むくし型フィルター回路が信号系毎に互いに独立して形
成されるモードと、上記信号入力端子に対して複数の信
号系の間で上記遅延部の一の遅延線を共用するくし型フ
ィルター回路が形成されるモードとの間で信号系統の切
替えを行なう切替スイッチ手段とを設けたことを特徴とするくし型フィルター用信号系統切替回
路。