JP2971532B2 - 不平衡検出回路 - Google Patents
不平衡検出回路Info
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- JP2971532B2 JP2971532B2 JP17532890A JP17532890A JP2971532B2 JP 2971532 B2 JP2971532 B2 JP 2971532B2 JP 17532890 A JP17532890 A JP 17532890A JP 17532890 A JP17532890 A JP 17532890A JP 2971532 B2 JP2971532 B2 JP 2971532B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は不平衡検出回路、特に３相交流の電圧差、
位相差を検出する不平衡検出回路に関するものである。
位相差を検出する不平衡検出回路に関するものである。
［従来の技術］ 第２図は、東京電機大学出版局より昭和58年11月20日
発行の「図解リニアICの基礎」に示された回路図であ
り、図において、（１）はＵ相の入力用抵抗器、（３）
はＶ相の入力用抵抗器、（５）はＷ相の入力用抵抗器で
あって、これ等はその他端が共通接続されて演算増幅器
（13）の入力側に接続され、その出力側が入力用抵抗器
（16）を介して演算増幅器（14）の入力側に接続され、
その出力側がダイオード（20）のカソード−アノード及
び入力用抵抗器（17）を介して演算増幅器（15）の入力
側に接続される。演算増幅器（13）の入力出端子間には
フイードバック用抵抗器（７）が接続される。演算増幅
器（14）の入出力端子間にダイオード（19）のアソード
−アノードが接続され、演算増幅器（14）の入力端子と
ダイオード（20）のアノードの間にフィードバック用抵
抗器（11）が接続され、演算増幅器（13）の出力端子と
演算増幅器（15）の入力端子間にフィードバック用抵抗
器（18）が接続され、演算増幅器（15）の入出力端子間
にフィードバック用抵抗器（12）が接続される。
発行の「図解リニアICの基礎」に示された回路図であ
り、図において、（１）はＵ相の入力用抵抗器、（３）
はＶ相の入力用抵抗器、（５）はＷ相の入力用抵抗器で
あって、これ等はその他端が共通接続されて演算増幅器
（13）の入力側に接続され、その出力側が入力用抵抗器
（16）を介して演算増幅器（14）の入力側に接続され、
その出力側がダイオード（20）のカソード−アノード及
び入力用抵抗器（17）を介して演算増幅器（15）の入力
側に接続される。演算増幅器（13）の入力出端子間には
フイードバック用抵抗器（７）が接続される。演算増幅
器（14）の入出力端子間にダイオード（19）のアソード
−アノードが接続され、演算増幅器（14）の入力端子と
ダイオード（20）のアノードの間にフィードバック用抵
抗器（11）が接続され、演算増幅器（13）の出力端子と
演算増幅器（15）の入力端子間にフィードバック用抵抗
器（18）が接続され、演算増幅器（15）の入出力端子間
にフィードバック用抵抗器（12）が接続される。
次に動作について説明する。U.V.W平衡３相電圧が、
各相の入力用抵抗器（１）、（３）、（５）に入力され
ると、フィードバック用抵抗器（７）と演算増幅器（1
3）により平衡３相電圧が加算される。３相入力電圧
は、VU＝Emsinwt であり、演算増幅器（13）の出力VAは、VU＋VV＋VW＝０
となる。よって、演算増幅器（14）の出力VB、演算増幅
器（15）の出力VOも０である。次に３相の位相差が０
で、１相のみ、例えばVUがＫ倍になった場合、VAはKVU
＋VV＋VW＝（Ｋ−１）VU＝（Ｋ−１）Emsinwtとなる。
各相の入力用抵抗器（１）、（３）、（５）に入力され
ると、フィードバック用抵抗器（７）と演算増幅器（1
3）により平衡３相電圧が加算される。３相入力電圧
は、VU＝Emsinwt であり、演算増幅器（13）の出力VAは、VU＋VV＋VW＝０
となる。よって、演算増幅器（14）の出力VB、演算増幅
器（15）の出力VOも０である。次に３相の位相差が０
で、１相のみ、例えばVUがＫ倍になった場合、VAはKVU
＋VV＋VW＝（Ｋ−１）VU＝（Ｋ−１）Emsinwtとなる。
VAの電圧が正極性の時は、フィードバック用抵抗器
（11）と演算増幅器（14）により、反転整流され、VBは
−（Ｋ−１）VUとなり入力用抵抗器（17）を介して演算
増幅器（15）に加えられる。他方、（Ｋ−１）VUが入力
用抵抗器（18）を介して演算増幅器（15）に加えられて
おり、例えば、入力用抵抗器（11）、（12）、（16）、
（18）、（17）の抵抗値R1、R2、R6、R8、R7の比率が
R1:R2:R6:R8:R7＝2:2:2:2:1の時、演算増幅器（15）の
出力VOは−｛−２（Ｋ−１）VU＋（Ｋ−１）VU｝＝（Ｋ
−１）VUとなる。
（11）と演算増幅器（14）により、反転整流され、VBは
−（Ｋ−１）VUとなり入力用抵抗器（17）を介して演算
増幅器（15）に加えられる。他方、（Ｋ−１）VUが入力
用抵抗器（18）を介して演算増幅器（15）に加えられて
おり、例えば、入力用抵抗器（11）、（12）、（16）、
（18）、（17）の抵抗値R1、R2、R6、R8、R7の比率が
R1:R2:R6:R8:R7＝2:2:2:2:1の時、演算増幅器（15）の
出力VOは−｛−２（Ｋ−１）VU＋（Ｋ−１）VU｝＝（Ｋ
−１）VUとなる。
VAの電圧が負極性の時は、ダイオード（19）、（20）
によりVBは０となる。他方、−（Ｋ−１）VUが反転整流
され、VOは−｛−（Ｋ−１）VU｝＝（Ｋ−１）VUとな
り、両極性を加算すると、（Ｋ−１）VUの全波整流波形
となり、電圧差が生じていることを意味する。第３図に
各部の波形を示す。
によりVBは０となる。他方、−（Ｋ−１）VUが反転整流
され、VOは−｛−（Ｋ−１）VU｝＝（Ｋ−１）VUとな
り、両極性を加算すると、（Ｋ−１）VUの全波整流波形
となり、電圧差が生じていることを意味する。第３図に
各部の波形を示す。
次に電圧差が０で、１相のみ、例えばＵ相のみが位相
角θ遅れた場合VAは 後段の回路動作は前記と等しく、VOは２（１−cosθ）E
msin（wt＋θ０）の全波整流波形となり位相差を生じて
いることを意味する。
角θ遅れた場合VAは 後段の回路動作は前記と等しく、VOは２（１−cosθ）E
msin（wt＋θ０）の全波整流波形となり位相差を生じて
いることを意味する。
第４図に各部の波形を示す。
［発明が解決しようとする課題］ 従来の不平衡検出回路は以上のように構成されている
ので回路が複雑で、部品点数が多い問題点があった。
ので回路が複雑で、部品点数が多い問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、回路が簡単で、部品点数が少なく、安価な
不平衡検出回路を得ることを目的とする。
れたもので、回路が簡単で、部品点数が少なく、安価な
不平衡検出回路を得ることを目的とする。
［課題を解決するための手段］ この発明に係る不平衡検出回路は、３相交流の出力点
より等しい抵抗値の入力用抵抗器を複数個半波整流回路
を構成する演算増幅器に接続するとともに上記３相交流
の出力点より上記半波整流回路の出力点に第１のフィー
ドバック用抵抗器を接続し、この第１のフィードバック
用抵抗器と上記演算増幅器の第２のフィードバック用抵
抗器の抵抗値が上記入力用抵抗器の抵抗値の1/2とした
ものである。
より等しい抵抗値の入力用抵抗器を複数個半波整流回路
を構成する演算増幅器に接続するとともに上記３相交流
の出力点より上記半波整流回路の出力点に第１のフィー
ドバック用抵抗器を接続し、この第１のフィードバック
用抵抗器と上記演算増幅器の第２のフィードバック用抵
抗器の抵抗値が上記入力用抵抗器の抵抗値の1/2とした
ものである。
［作用］ この発明においては、初段の演算増幅器が、３相の加
算と、半波整流動作と、半波整流された値と正弦波を加
算する機能を有する。
算と、半波整流動作と、半波整流された値と正弦波を加
算する機能を有する。
［実施例］ 以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例を示す回路図であり、同図に
おいて、（１）、（３）、（５）、（７）は従来装置と
全く同じものである。入力用抵抗器（１）、（３）、
（５）の各地端を共通接続して演算増幅器（10）の入力
端子に接続する。演算増幅器（10）の入出力端子間にダ
イオード（８）のアノードカソードを接続し、演算増幅
器（10）の出力端子にダイオード（９）のアノードを接
続する。演算増幅器（10）の入力端子とダイオード
（９）のカソードの間にフィードバツク用抵抗器（７）
を接続し、フィードバック用抵抗器（２）、（４）、
（６）の各一端を夫々入力用抵抗器（１）、（３）、
（５）の各一端に接続し、フィードバック用抵抗器
（２）、（４）、（６）の各他端を共通接続してダイオ
ード（９）のカソードに接続する。なお、演算増幅器
（10）、フィードバック用抵抗器（７）、ダイオード
（８）、（９）は半波整流回路を構成する。
１図はこの発明の一実施例を示す回路図であり、同図に
おいて、（１）、（３）、（５）、（７）は従来装置と
全く同じものである。入力用抵抗器（１）、（３）、
（５）の各地端を共通接続して演算増幅器（10）の入力
端子に接続する。演算増幅器（10）の入出力端子間にダ
イオード（８）のアノードカソードを接続し、演算増幅
器（10）の出力端子にダイオード（９）のアノードを接
続する。演算増幅器（10）の入力端子とダイオード
（９）のカソードの間にフィードバツク用抵抗器（７）
を接続し、フィードバック用抵抗器（２）、（４）、
（６）の各一端を夫々入力用抵抗器（１）、（３）、
（５）の各一端に接続し、フィードバック用抵抗器
（２）、（４）、（６）の各他端を共通接続してダイオ
ード（９）のカソードに接続する。なお、演算増幅器
（10）、フィードバック用抵抗器（７）、ダイオード
（８）、（９）は半波整流回路を構成する。
次に動作について説明する。Ｕ、Ｖ、Ｗ平衡３相電圧
が、各相の入力用抵抗器（１）、（３）、（５）及びフ
ィードバック抵抗器（２）、（４）、（６）に入力され
た場合、VU＝Emsinwt であり、３相電圧の和はVU＋VV＋VW＝０となり出力VOも
０である。
が、各相の入力用抵抗器（１）、（３）、（５）及びフ
ィードバック抵抗器（２）、（４）、（６）に入力され
た場合、VU＝Emsinwt であり、３相電圧の和はVU＋VV＋VW＝０となり出力VOも
０である。
次に３相の位相差が０で、１相のみ、例えばVUがＫ倍
になった場合３相電圧の和はKVU＋VV＋VW＝（Ｋ−１）V
U＝（Ｋ−１）Emsinwtとなる。例えば入力用抵抗器
（１）、（３）、（５）及びフィードバック用抵抗器
（２）、（４）、（６）、（７）の抵抗値R1、R3、R5、
R2、R4、R6、R7の比率をR1:R3:R5:R2:R4:R6:R7＝2:2:2:
1:1:1:1とする。３相電圧の和が正極性の時は、演算増
幅器（10）の出力は０となり、出力VOは となる。
になった場合３相電圧の和はKVU＋VV＋VW＝（Ｋ−１）V
U＝（Ｋ−１）Emsinwtとなる。例えば入力用抵抗器
（１）、（３）、（５）及びフィードバック用抵抗器
（２）、（４）、（６）、（７）の抵抗値R1、R3、R5、
R2、R4、R6、R7の比率をR1:R3:R5:R2:R4:R6:R7＝2:2:2:
1:1:1:1とする。３相電圧の和が正極性の時は、演算増
幅器（10）の出力は０となり、出力VOは となる。
３相電圧の和が負極性の時は、フィードバック用抵抗
器（７）と演算増幅器（10）により、反転整流され、出
力VOは となり両極性を加算すると、 の全波整流波形となり電圧差が生じていることを意味す
る。
器（７）と演算増幅器（10）により、反転整流され、出
力VOは となり両極性を加算すると、 の全波整流波形となり電圧差が生じていることを意味す
る。
次に電圧差が０で、１相のみ、例えばＵ相のみが位相
角θ遅れた場合、３相電圧の和は ３相電圧の和が正極性と負極性の時の回路動作は前記と
等しく出力VOは の全波整流波形となり位相差を生じていることを意味す
る。
角θ遅れた場合、３相電圧の和は ３相電圧の和が正極性と負極性の時の回路動作は前記と
等しく出力VOは の全波整流波形となり位相差を生じていることを意味す
る。
［発明の効果］ 以上のように、この発明によれば、３相交流の出力点
より等しい抵抗値の入力用抵抗器を複数個半波整流回路
を構成する演算増幅器に接続するとともに上記３相交流
の出力点より上記半波整流回路の出力点に第１のフィー
ドバック用抵抗器を接続し、この第１のフィードバック
用抵抗器と上記演算増幅器の第２のフィードバック用抵
抗器の抵抗値が上記入力用抵抗器の抵抗値の1/2とした
ので、回路が簡単で、部品点数が少なく、安価なものが
得られるという効果がある。
より等しい抵抗値の入力用抵抗器を複数個半波整流回路
を構成する演算増幅器に接続するとともに上記３相交流
の出力点より上記半波整流回路の出力点に第１のフィー
ドバック用抵抗器を接続し、この第１のフィードバック
用抵抗器と上記演算増幅器の第２のフィードバック用抵
抗器の抵抗値が上記入力用抵抗器の抵抗値の1/2とした
ので、回路が簡単で、部品点数が少なく、安価なものが
得られるという効果がある。
第１図はこの発明による不平衡検出回路の一実施例を示
す回路図、第２図は従来の不平衡検出回路を示す回路
図、第３図、第４図は第２図の動作説明に供するための
図である。 図において、（１）、（３）、（５）は入力用抵抗器、
（２）、（４）、（６）、（７）はフィードバック用抵
抗器、（８）、（９）はダイオード、（10）は演算増幅
器。 なお、図中、同一符号は同一、又は相当部分を示す。
す回路図、第２図は従来の不平衡検出回路を示す回路
図、第３図、第４図は第２図の動作説明に供するための
図である。 図において、（１）、（３）、（５）は入力用抵抗器、
（２）、（４）、（６）、（７）はフィードバック用抵
抗器、（８）、（９）はダイオード、（10）は演算増幅
器。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】３相交流の出力点より等しい抵抗値の入力
用抵抗器を複数個半波整流回路を構成する演算増幅器に
接続するとともに上記３相交流の出力点より上記半波整
流回路の出力点に第１のフィードバック用抵抗器を接続
し、 この第１のフィードバック用抵抗器と上記演算増幅器の
第２のフィードバック用抵抗器の抵抗値が上記入力用抵
抗器の抵抗値の1/2としたことを特徴とする不平衡検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532890A JP2971532B2 (ja) | 1990-07-04 | 1990-07-04 | 不平衡検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17532890A JP2971532B2 (ja) | 1990-07-04 | 1990-07-04 | 不平衡検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464071A JPH0464071A (ja) | 1992-02-28 |
| JP2971532B2 true JP2971532B2 (ja) | 1999-11-08 |
Family
ID=15994156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17532890A Expired - Fee Related JP2971532B2 (ja) | 1990-07-04 | 1990-07-04 | 不平衡検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2971532B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066263A2 (en) | 2003-01-15 | 2004-08-05 | Owned Llc | Electronic musical performance instrument with creative flexibility |
-
1990
- 1990-07-04 JP JP17532890A patent/JP2971532B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464071A (ja) | 1992-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |