JP2952743B2 - デジタルコンバーゼンス補正装置 - Google Patents
デジタルコンバーゼンス補正装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＲＴディスプレイ装
置の表示画面上に想定した格子模様の交点に対応する代
表的な補正データの値を基準にした補間演算によって各
補正データを設定し、前記補正データに基づく補正電流
をコンバーゼンスヨークの補正コイルに流すよう構成さ
れたデジタルコンバーゼンス補正装置に関するものであ
る。
置の表示画面上に想定した格子模様の交点に対応する代
表的な補正データの値を基準にした補間演算によって各
補正データを設定し、前記補正データに基づく補正電流
をコンバーゼンスヨークの補正コイルに流すよう構成さ
れたデジタルコンバーゼンス補正装置に関するものであ
る。
【０００２】
【従来の技術】図７は、従来のデジタルコンバーゼンス
補正装置の一般的な構成を示すブロック図である。図に
おいて、１はラスタースキャンに同期した水平アドレス
と垂直アドレスからなるアドレス信号ＡＤ１を出力する
アドレス発生回路、３は補正データを記憶するフレーム
メモリで，入力されるアドレス信号ＡＤ１に対応したデ
ジタル補正データＤＸを出力する。４はＤ／Ａコンバー
タであり、フレームメモリ３から出力されるデジタル補
正データＤＸをアナログ量の電圧（電流）値に変換す
る。５はローパスフィルタであり、Ｄ／Ａコンバータ４
の出力に対して水平方向の補間を行う。６は電流出力回
路であり、ローパスフィルタ５の出力により駆動され、
前記補正データＤＸに基づく補正電流をコンバーゼンス
ヨークの補正コイル１０に供給する。
補正装置の一般的な構成を示すブロック図である。図に
おいて、１はラスタースキャンに同期した水平アドレス
と垂直アドレスからなるアドレス信号ＡＤ１を出力する
アドレス発生回路、３は補正データを記憶するフレーム
メモリで，入力されるアドレス信号ＡＤ１に対応したデ
ジタル補正データＤＸを出力する。４はＤ／Ａコンバー
タであり、フレームメモリ３から出力されるデジタル補
正データＤＸをアナログ量の電圧（電流）値に変換す
る。５はローパスフィルタであり、Ｄ／Ａコンバータ４
の出力に対して水平方向の補間を行う。６は電流出力回
路であり、ローパスフィルタ５の出力により駆動され、
前記補正データＤＸに基づく補正電流をコンバーゼンス
ヨークの補正コイル１０に供給する。
【０００３】なお、前記フレームメモリ３の補正データ
ＤＸの調整と設定はコントロールパネル７の操作により
ＣＰＵ制御回路８を制御して行い、ＣＰＵ制御回路８は
前記コントロールパネル７から入力される指令に基づ
き、補正データＤＸの演算処理や読み書きを制御する。
ＤＸの調整と設定はコントロールパネル７の操作により
ＣＰＵ制御回路８を制御して行い、ＣＰＵ制御回路８は
前記コントロールパネル７から入力される指令に基づ
き、補正データＤＸの演算処理や読み書きを制御する。
【０００４】また、フレームメモリ３における補正デー
タＤＸの読み書き時には、アドレス発生回路１から出力
されるアドレス信号ＡＤ１は無効となるほか、補正デー
タＤＸの読み書きはＣＰＵ制御回路８から出力されるア
ドレス信号ＡＤ３とデータ信号ＤＳおよびコントロール
信号ＣＳによって行われるよう構成されている。
タＤＸの読み書き時には、アドレス発生回路１から出力
されるアドレス信号ＡＤ１は無効となるほか、補正デー
タＤＸの読み書きはＣＰＵ制御回路８から出力されるア
ドレス信号ＡＤ３とデータ信号ＤＳおよびコントロール
信号ＣＳによって行われるよう構成されている。
【０００５】このように構成されたデジタルコンバーゼ
ンス補正装置１２では、ＣＲＴディスプレイ装置の表示
画面上に補正点として想定した格子模様の各交点に対応
する代表的な補正データの値に基づき、格子模様の全補
正点について補間演算により補正データを設定し、コン
バーゼンス調整を行っていた。
ンス補正装置１２では、ＣＲＴディスプレイ装置の表示
画面上に補正点として想定した格子模様の各交点に対応
する代表的な補正データの値に基づき、格子模様の全補
正点について補間演算により補正データを設定し、コン
バーゼンス調整を行っていた。
【０００６】
【発明が解決しようとする課題】これらのデジタルコン
バーゼンス補正装置において、格子模様の各補正点の補
正データを補間演算により設定して実際にコンバーゼン
ス調整を行うためには、ＣＲＴディスプレイ装置の表示
画面の観測や画面上における測定作業が必要で、かつ、
補正データはリアルタイムでフレームメモリに設定され
る必要がある。ところが、補正データの補間演算と設定
に必要な処理時間は補正データの数に比例するので、補
正データの数を多くすると補正データの補間演算と設定
のための処理時間が増加する結果、調整に要する待ち時
間が長くなり、作業性が大幅に低下してしまう問題点が
あった。
バーゼンス補正装置において、格子模様の各補正点の補
正データを補間演算により設定して実際にコンバーゼン
ス調整を行うためには、ＣＲＴディスプレイ装置の表示
画面の観測や画面上における測定作業が必要で、かつ、
補正データはリアルタイムでフレームメモリに設定され
る必要がある。ところが、補正データの補間演算と設定
に必要な処理時間は補正データの数に比例するので、補
正データの数を多くすると補正データの補間演算と設定
のための処理時間が増加する結果、調整に要する待ち時
間が長くなり、作業性が大幅に低下してしまう問題点が
あった。
【０００７】本発明の目的は、コンバーゼンス調整時の
補間演算と設定のための処理時間が短く、作業性に優れ
たデジタルコンバーゼンス補正装置の提供にある。
補間演算と設定のための処理時間が短く、作業性に優れ
たデジタルコンバーゼンス補正装置の提供にある。
【０００８】
【課題を解決するための手段】ＣＲＴディスプレイ装置
のコンバーゼンス調整にあたって、表示画面上で補正点
として想定した格子模様の交点に対応する代表的な補正
データを基準にして補間演算されたコンバーゼンス補正
データＤＸを記憶するフレームメモリ３と、前記フレー
ムメモリ３の補正データＤＸをラスタースキャンに同期
して順次読みだすための水平アドレスと垂直アドレスか
らなるアドレス信号ＡＤ１を出力するアドレス発生回路
１と、前記アドレス信号ＡＤ１と前記アドレス信号ＡＤ
１のうちのＭビット（Ｍは１より大きな整数）の垂直ア
ドレスの下位ビットＮ個（Ｎは１以上でＭより小さな整
数）の値を固定値に置き換えてなるアドレス信号ＡＤ２
とを切り換えて前記フレームメモリ３のアドレス信号と
して出力するアドレス置換回路２と、前記フレームメモ
リ３より出力される補正データＤＸをアナログ量に変換
するＤ／Ａコンバータ４と、前記Ｄ／Ａコンバータ４よ
り出力されるアナログ量の水平方向の補間を行うローパ
スフィルタ５と、前記各回路を制御するＣＰＵ制御回路
８と、前記ＣＰＵ制御回路８を操作するためのコントロ
ールパネル７と、ＣＲＴディスプレイ装置にビデオ信号
を供給する表示パターン発生回路９および前記フレーム
メモリ３から読みだされた補正データＤＸに基づく補正
電流をコンバーゼンスヨークの補正コイル１０に供給す
る電流出力回路６とを具備し、コンバーゼンス調整に必
要な補間演算による補正データＤＸの補間を調整時の粗
補間と調整終了時の密補間の二段階で行い、調整時の粗
補間時には前記アドレス信号ＡＤ２をフレームメモリ３
のアドレス信号として出力せしめてリアルタイムで粗補
間演算による補正データの設定を行い、調整終了時には
密補間演算による補正データの設定を行なうよう構成す
る。
のコンバーゼンス調整にあたって、表示画面上で補正点
として想定した格子模様の交点に対応する代表的な補正
データを基準にして補間演算されたコンバーゼンス補正
データＤＸを記憶するフレームメモリ３と、前記フレー
ムメモリ３の補正データＤＸをラスタースキャンに同期
して順次読みだすための水平アドレスと垂直アドレスか
らなるアドレス信号ＡＤ１を出力するアドレス発生回路
１と、前記アドレス信号ＡＤ１と前記アドレス信号ＡＤ
１のうちのＭビット（Ｍは１より大きな整数）の垂直ア
ドレスの下位ビットＮ個（Ｎは１以上でＭより小さな整
数）の値を固定値に置き換えてなるアドレス信号ＡＤ２
とを切り換えて前記フレームメモリ３のアドレス信号と
して出力するアドレス置換回路２と、前記フレームメモ
リ３より出力される補正データＤＸをアナログ量に変換
するＤ／Ａコンバータ４と、前記Ｄ／Ａコンバータ４よ
り出力されるアナログ量の水平方向の補間を行うローパ
スフィルタ５と、前記各回路を制御するＣＰＵ制御回路
８と、前記ＣＰＵ制御回路８を操作するためのコントロ
ールパネル７と、ＣＲＴディスプレイ装置にビデオ信号
を供給する表示パターン発生回路９および前記フレーム
メモリ３から読みだされた補正データＤＸに基づく補正
電流をコンバーゼンスヨークの補正コイル１０に供給す
る電流出力回路６とを具備し、コンバーゼンス調整に必
要な補間演算による補正データＤＸの補間を調整時の粗
補間と調整終了時の密補間の二段階で行い、調整時の粗
補間時には前記アドレス信号ＡＤ２をフレームメモリ３
のアドレス信号として出力せしめてリアルタイムで粗補
間演算による補正データの設定を行い、調整終了時には
密補間演算による補正データの設定を行なうよう構成す
る。
【０００９】
【作用】調整時の粗補間演算では、フレームメモリのア
ドレス信号のうちの垂直アドレス信号の下位ビットＮ個
の値が固定値に置き換えられたことで、調整時の補間演
算に必要な補正データの数が従来の密補間によるものに
比べて１／２N に減少する結果、補間演算と設定のため
の処理時間が減少し、コンバーゼンス調整時の待ち時間
が短縮化され、作業性が向上する。
ドレス信号のうちの垂直アドレス信号の下位ビットＮ個
の値が固定値に置き換えられたことで、調整時の補間演
算に必要な補正データの数が従来の密補間によるものに
比べて１／２N に減少する結果、補間演算と設定のため
の処理時間が減少し、コンバーゼンス調整時の待ち時間
が短縮化され、作業性が向上する。
【００１０】
【実施例】以下、本発明を図に沿って説明する。図１は
本発明のデジタルコンバーゼンス補正装置の構成を示す
ブロック図、図２は本発明に用いられるアドレス置換回
路の構成をしめす回路構成図である。尚、従来のデジタ
ルコンバーゼンス補正装置と機能を一にするものは同じ
符号で表示してある。また、説明を簡単にするためにア
ドレスのビット数を実際のものより大幅に少なくしてい
るが、実際にはアドレスのビット数が多い程、その効果
も顕著となるものである。
本発明のデジタルコンバーゼンス補正装置の構成を示す
ブロック図、図２は本発明に用いられるアドレス置換回
路の構成をしめす回路構成図である。尚、従来のデジタ
ルコンバーゼンス補正装置と機能を一にするものは同じ
符号で表示してある。また、説明を簡単にするためにア
ドレスのビット数を実際のものより大幅に少なくしてい
るが、実際にはアドレスのビット数が多い程、その効果
も顕著となるものである。
【００１１】本発明のデジタルコンバーゼンス補正装置
１１は、水平アドレスと垂直アドレスからなる信号を出
力するアドレス発生回路１と、コンバーゼンス調整時に
は前記アドレス信号ＡＤ１のうちのＭビット（Ｍは１よ
り大きな整数）の垂直アドレスの下位ビットＮ個（Ｎは
１以上でＭより小さな整数）の値を固定値に置き換えて
なるアドレス信号ＡＤ２を出力するよう切り換えるアド
レス置換回路２と、補間演算されたコンバーゼンス補正
データＤＸを記憶するフレームメモリ３と、Ｄ／Ａコン
バータ４と、ローパスフィルタ５と、電流出力回路６
と、コントロールパネル７と、ＣＰＵ制御回路８及び表
示パターン発生回路９とで構成される。
１１は、水平アドレスと垂直アドレスからなる信号を出
力するアドレス発生回路１と、コンバーゼンス調整時に
は前記アドレス信号ＡＤ１のうちのＭビット（Ｍは１よ
り大きな整数）の垂直アドレスの下位ビットＮ個（Ｎは
１以上でＭより小さな整数）の値を固定値に置き換えて
なるアドレス信号ＡＤ２を出力するよう切り換えるアド
レス置換回路２と、補間演算されたコンバーゼンス補正
データＤＸを記憶するフレームメモリ３と、Ｄ／Ａコン
バータ４と、ローパスフィルタ５と、電流出力回路６
と、コントロールパネル７と、ＣＰＵ制御回路８及び表
示パターン発生回路９とで構成される。
【００１２】アドレス発生回路１は、ラスタースキャン
に同期した２ビットの水平アドレス（Ｈ０，Ｈ１）と，
４ビットの垂直アドレス（Ｖ０〜Ｖ３）からなる信号を
アドレス信号ＡＤ１（図２参照）として出力する。な
お、アドレス信号ＡＤ１とアドレス信号ＡＤ２が同じ場
合には、アドレス信号ＡＤ１とＣＲＴ表示画面とは図３
に図示する如く対応する。また、アドレス発生回路１は
ＣＰＵ制御回路８から入力されるコントロール信号ＣＳ
によって制御され、フレームメモリ３や表示パターン発
生回路９がＣＰＵ制御回路８により制御される時は、ア
ドレス信号ＡＤ１を無効状態にするよう制御される。
に同期した２ビットの水平アドレス（Ｈ０，Ｈ１）と，
４ビットの垂直アドレス（Ｖ０〜Ｖ３）からなる信号を
アドレス信号ＡＤ１（図２参照）として出力する。な
お、アドレス信号ＡＤ１とアドレス信号ＡＤ２が同じ場
合には、アドレス信号ＡＤ１とＣＲＴ表示画面とは図３
に図示する如く対応する。また、アドレス発生回路１は
ＣＰＵ制御回路８から入力されるコントロール信号ＣＳ
によって制御され、フレームメモリ３や表示パターン発
生回路９がＣＰＵ制御回路８により制御される時は、ア
ドレス信号ＡＤ１を無効状態にするよう制御される。
【００１３】アドレス置換回路２は、図２に図示する如
く、第一のマルチプレクサＭＰ１と第二のマルチプレク
サＭＰ２とで構成されている。そして、前記マルチプレ
クサＭＰ１とＭＰ２それぞれのＡ端子にはアドレス発生
回路１から出力されたアドレス信号ＡＤ１のうちの垂直
アドレスの下位２ビットのＶ０とＶ１が入力され、第一
のマルチプレクサＭＰ１のＢ端子はローレベルＬに、第
二のマルチプレクサＭＰ２のＢ端子はハイレベルＨに固
定されている。
く、第一のマルチプレクサＭＰ１と第二のマルチプレク
サＭＰ２とで構成されている。そして、前記マルチプレ
クサＭＰ１とＭＰ２それぞれのＡ端子にはアドレス発生
回路１から出力されたアドレス信号ＡＤ１のうちの垂直
アドレスの下位２ビットのＶ０とＶ１が入力され、第一
のマルチプレクサＭＰ１のＢ端子はローレベルＬに、第
二のマルチプレクサＭＰ２のＢ端子はハイレベルＨに固
定されている。
【００１４】また、各マルチプレクサのＳ端子には、Ｃ
ＰＵ制御回路８からのコントロール信号Ｓが入力され、
それぞれのＹ端子からはフレームメモリ３に対してアド
レス信号ＡＤ２の下位２ビット（Ａ０，Ａ１）を出力す
るよう接続されている。そして、アドレス信号ＡＤ１の
残りのビットＶ２，Ｖ３，Ｈ０，Ｈ１はそれぞれアドレ
ス信号ＡＤ２の残りのビットＡ２，Ａ３，Ａ４，Ａ５に
対応して、直接フレームメモリ３に出力されるよう接続
されている。
ＰＵ制御回路８からのコントロール信号Ｓが入力され、
それぞれのＹ端子からはフレームメモリ３に対してアド
レス信号ＡＤ２の下位２ビット（Ａ０，Ａ１）を出力す
るよう接続されている。そして、アドレス信号ＡＤ１の
残りのビットＶ２，Ｖ３，Ｈ０，Ｈ１はそれぞれアドレ
ス信号ＡＤ２の残りのビットＡ２，Ａ３，Ａ４，Ａ５に
対応して、直接フレームメモリ３に出力されるよう接続
されている。
【００１５】従って、アドレス信号ＡＤ１はアドレス置
換回路２を介してアドレス信号ＡＤ２に切り換えられ、
フレームメモリ３に入力されるよう構成されている。そ
して、アドレス信号ＡＤ２とＣＲＴ表示画面とはコント
ロール信号ＳがローレベルＬの時は従来と同様図３に図
示する如く対応し、コントロール信号ＳがハイレベルＨ
の時はアドレス信号ＡＤ２の下位２ビットがＡ０＝０，
Ａ１＝１と固定化される結果、図４に図示の如く対応す
るようになる。
換回路２を介してアドレス信号ＡＤ２に切り換えられ、
フレームメモリ３に入力されるよう構成されている。そ
して、アドレス信号ＡＤ２とＣＲＴ表示画面とはコント
ロール信号ＳがローレベルＬの時は従来と同様図３に図
示する如く対応し、コントロール信号ＳがハイレベルＨ
の時はアドレス信号ＡＤ２の下位２ビットがＡ０＝０，
Ａ１＝１と固定化される結果、図４に図示の如く対応す
るようになる。
【００１６】ところで、フレームメモリ３には一画面分
のデジタル補正データＤＸが格納されており、アドレス
信号ＡＤ２により指定されたデジタル補正データＤＸが
出力される。そして、フレームメモリ３から出力された
デジタル補正データＤＸはＤ／Ａコンバータ４によりア
ナログ量の電圧値（電流値）に変換出力されてから、ロ
ーパスフィルタ５により水平方向の補間がなされる。そ
して、ローパスフィルタ５の出力は電流出力回路６を駆
動せしめ、補正データに基づく補正電流がコンバーゼン
スヨークの補正コイル１０に供給される。
のデジタル補正データＤＸが格納されており、アドレス
信号ＡＤ２により指定されたデジタル補正データＤＸが
出力される。そして、フレームメモリ３から出力された
デジタル補正データＤＸはＤ／Ａコンバータ４によりア
ナログ量の電圧値（電流値）に変換出力されてから、ロ
ーパスフィルタ５により水平方向の補間がなされる。そ
して、ローパスフィルタ５の出力は電流出力回路６を駆
動せしめ、補正データに基づく補正電流がコンバーゼン
スヨークの補正コイル１０に供給される。
【００１７】コントロールパネル７はＣＰＵ制御回路８
を操作するためのキースイッチ群からなり、ＣＰＵ制御
回路８に対して指令信号を出力する。一方、ＣＰＵ制御
回路８はコントロールパネル７からの指令信号を受け、
補間演算やフレームメモリ３への補正データＤＸの設定
を行うほか、コンバーゼンス調整時にＣＲＴディスプレ
イ装置の表示画面に調整パターンとカーソルを表示させ
るビデオ信号を発生する表示パターン発生回路９を制御
する。
を操作するためのキースイッチ群からなり、ＣＰＵ制御
回路８に対して指令信号を出力する。一方、ＣＰＵ制御
回路８はコントロールパネル７からの指令信号を受け、
補間演算やフレームメモリ３への補正データＤＸの設定
を行うほか、コンバーゼンス調整時にＣＲＴディスプレ
イ装置の表示画面に調整パターンとカーソルを表示させ
るビデオ信号を発生する表示パターン発生回路９を制御
する。
【００１８】このように構成されたデジタルコンバーゼ
ンス補正装置１１においては、コンバーゼンス調整に必
要な補間演算による補正データの補間が調整時の粗補間
と調整終了時の密補間の二段階に分けて行われる。そし
て、調整時における粗補間ではアドレス置換回路２に対
するコントロール信号ＳがＣＰＵ制御回路８によりハイ
レベルＨに切り換えられ、アドレス信号ＡＤ２の下位２
ビットはＡ０＝０，Ａ１＝１に固定化される。この結
果、アドレス信号ＡＤ２とＣＲＴディスプレイ装置表示
画面とは図４に図示する如く対応するようになる。ま
た、この時の表示画面に対応する補正データは図６に図
示する如く、Ｄ０２，Ｄ１２，……，Ｄ３Ｅとなり、単
に１６個の補正データのみが必要となる。従って、調整
時の粗補間ではこの１６個の補正データだけが補間演算
によりリアルタイムで演算処理されデータ設定される。
実施例では、４ビットの垂直アドレスの下位２ビットの
値が固定値に置き換えられた結果、調整時の粗補間に必
要な補正データの数は密補間による調整に比べ、１／４
（２N ＝４）に減少している。
ンス補正装置１１においては、コンバーゼンス調整に必
要な補間演算による補正データの補間が調整時の粗補間
と調整終了時の密補間の二段階に分けて行われる。そし
て、調整時における粗補間ではアドレス置換回路２に対
するコントロール信号ＳがＣＰＵ制御回路８によりハイ
レベルＨに切り換えられ、アドレス信号ＡＤ２の下位２
ビットはＡ０＝０，Ａ１＝１に固定化される。この結
果、アドレス信号ＡＤ２とＣＲＴディスプレイ装置表示
画面とは図４に図示する如く対応するようになる。ま
た、この時の表示画面に対応する補正データは図６に図
示する如く、Ｄ０２，Ｄ１２，……，Ｄ３Ｅとなり、単
に１６個の補正データのみが必要となる。従って、調整
時の粗補間ではこの１６個の補正データだけが補間演算
によりリアルタイムで演算処理されデータ設定される。
実施例では、４ビットの垂直アドレスの下位２ビットの
値が固定値に置き換えられた結果、調整時の粗補間に必
要な補正データの数は密補間による調整に比べ、１／４
（２N ＝４）に減少している。
【００１９】一方、調整終了時においては、アドレス信
号ＡＤ２はアドレス信号ＡＤ１に切り換えられ、アドレ
ス信号ＡＤ２（アドレス信号ＡＤ２＝アドレス信号ＡＤ
１）とＣＲＴディスプレイ装置表示画面とは図３に図示
する如く対応するようになる。そして、この時の表示画
面に対応する補正データは図５に図示する如く対応する
ようになり、Ｄ００，Ｄ１０，……，Ｄ３Ｆの６４個全
ての補正データについて補間演算が密補間により行わ
れ、補正データの設定が行われるものである。
号ＡＤ２はアドレス信号ＡＤ１に切り換えられ、アドレ
ス信号ＡＤ２（アドレス信号ＡＤ２＝アドレス信号ＡＤ
１）とＣＲＴディスプレイ装置表示画面とは図３に図示
する如く対応するようになる。そして、この時の表示画
面に対応する補正データは図５に図示する如く対応する
ようになり、Ｄ００，Ｄ１０，……，Ｄ３Ｆの６４個全
ての補正データについて補間演算が密補間により行わ
れ、補正データの設定が行われるものである。
【００２０】以上、説明したように本発明によるデータ
設定に必要な処理時間は、１つの補正データの補間演算
と設定に要する時間をｔとすると、調整開始時に必要な
１回当たり１６ｔの粗補間を必要回数繰り返す時間と、
調整終了時の密補間に必要な６４ｔの時間の和となり、
密補間演算によるだけの時に比べ補正データの補間演算
と設定のために必要な処理時間が減少される。
設定に必要な処理時間は、１つの補正データの補間演算
と設定に要する時間をｔとすると、調整開始時に必要な
１回当たり１６ｔの粗補間を必要回数繰り返す時間と、
調整終了時の密補間に必要な６４ｔの時間の和となり、
密補間演算によるだけの時に比べ補正データの補間演算
と設定のために必要な処理時間が減少される。
【００２１】
【発明の効果】本発明によれば、コンバーゼンス調整に
必要な補間演算による補正データの補間を調整時の粗補
間と調整終了時の密補間の二段階で行い、かつ、調整時
の粗補間に必要な補正データ数を減少させたことで、補
正データの補間演算と設定のために必要な処理時間を大
幅に減少させることが出来、コンバーゼンス調整時の待
ち時間が短縮化され、コンバーゼンス調整時の作業性に
優れたデジタルコンバーゼンス補正装置が得られた。
必要な補間演算による補正データの補間を調整時の粗補
間と調整終了時の密補間の二段階で行い、かつ、調整時
の粗補間に必要な補正データ数を減少させたことで、補
正データの補間演算と設定のために必要な処理時間を大
幅に減少させることが出来、コンバーゼンス調整時の待
ち時間が短縮化され、コンバーゼンス調整時の作業性に
優れたデジタルコンバーゼンス補正装置が得られた。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】本発明に用いるアドレス置換回路の具体例を示
す回路構成図である。
す回路構成図である。
【図３】ＣＲＴディスプレイ装置の表示画面とアドレス
信号との対応関係を示す説明図である。
信号との対応関係を示す説明図である。
【図４】粗補間時のＣＲＴディスプレイ装置の表示画面
とアドレス信号との対応関係を示す説明図である。
とアドレス信号との対応関係を示す説明図である。
【図５】ＣＲＴディスプレイ装置の表示画面と補正デー
タとの対応関係を示す説明図である。
タとの対応関係を示す説明図である。
【図６】粗補間時のＣＲＴディスプレイ装置の表示画面
と補正データとの対応関係を示す説明図である。
と補正データとの対応関係を示す説明図である。
【図７】従来例の回路構成を示すブロック図である。
１ アドレス発生回路 ２ アドレス置換回路 ３ フレームメモリ ４ Ｄ／Ａコンバータ ５ ローパスフィルタ ６ 電流出力回路 ７ コントロールパネル ８ ＣＰＵ制御回路 ９ 表示パターン発生回路 １０ 補正コイル １１，１２ デジタルコンバーゼンス補正装置 ＭＰ１，ＭＰ２ マルチプレクサ
Claims (1)
- 【請求項１】 ＣＲＴディスプレイ装置のコンバーゼン
ス調整にあたって、表示画面上で補正点として想定した
格子模様の交点に対応する代表的な補正データを基準に
して補間演算されたコンバーゼンス補正データＤＸを記
憶するフレームメモリ３と、前記フレームメモリ３の補
正データＤＸをラスタースキャンに同期して順次読みだ
すための水平アドレスと垂直アドレスからなるアドレス
信号ＡＤ１を出力するアドレス発生回路１と、前記アド
レス信号ＡＤ１と前記アドレス信号ＡＤ１のうちのＭビ
ット（Ｍは１より大きな整数）の垂直アドレスの下位ビ
ットＮ個（Ｎは１以上でＭより小さな整数）の値を固定
値に置き換えてなるアドレス信号ＡＤ２とを切り換えて
前記フレームメモリ３のアドレス信号として出力するア
ドレス置換回路２と、前記フレームメモリ３より出力さ
れる補正データＤＸをアナログ量に変換するＤ／Ａコン
バータ４と、前記Ｄ／Ａコンバータ４より出力されるア
ナログ量の水平方向の補間を行うローパスフィルタ５
と、前記各回路を制御するＣＰＵ制御回路８と、前記Ｃ
ＰＵ制御回路８を操作するためのコントロールパネル７
と、ＣＲＴディスプレイ装置にビデオ信号を供給する表
示パターン発生回路９および前記フレームメモリ３から
読みだされた補正データＤＸに基づく補正電流をコンバ
ーゼンスヨークの補正コイル１０に供給する電流出力回
路６とを具備し、コンバーゼンス調整に必要な補間演算
による補正データＤＸの補間を調整時の粗補間と調整終
了時の密補間の二段階で行い、調整時の粗補間時には前
記アドレス信号ＡＤ２をフレームメモリ３のアドレス信
号として出力せしめリアルタイムで粗補間演算による補
正データの設定を行い、調整終了時には密補間演算によ
る補正データの設定を行なうよう構成したことを特徴と
するデジタルコンバーゼンス補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26293393A JP2952743B2 (ja) | 1993-09-27 | 1993-09-27 | デジタルコンバーゼンス補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26293393A JP2952743B2 (ja) | 1993-09-27 | 1993-09-27 | デジタルコンバーゼンス補正装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0799665A JPH0799665A (ja) | 1995-04-11 |
| JP2952743B2 true JP2952743B2 (ja) | 1999-09-27 |
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ID=17382603
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| JP26293393A Expired - Fee Related JP2952743B2 (ja) | 1993-09-27 | 1993-09-27 | デジタルコンバーゼンス補正装置 |
Country Status (1)
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| JP (1) | JP2952743B2 (ja) |
Families Citing this family (1)
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|---|---|---|---|---|
| DE19704775A1 (de) * | 1997-02-08 | 1998-08-13 | Thomson Brandt Gmbh | Verfahren zur Korrektur der Konvergenz bei einem Projektionsfernsehgerät |
-
1993
- 1993-09-27 JP JP26293393A patent/JP2952743B2/ja not_active Expired - Fee Related
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| JPH0799665A (ja) | 1995-04-11 |
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