JP2944321B2 - 論理評価システム - Google Patents
論理評価システムInfo
- Publication number
- JP2944321B2 JP2944321B2 JP22111092A JP22111092A JP2944321B2 JP 2944321 B2 JP2944321 B2 JP 2944321B2 JP 22111092 A JP22111092 A JP 22111092A JP 22111092 A JP22111092 A JP 22111092A JP 2944321 B2 JP2944321 B2 JP 2944321B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- random test
- test program
- random
- simulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
【０００１】
【産業上の利用分野】本発明は論理評価システム、特に
ハードウェア論理モデルの正常性を確認するためのシミ
ュレーションを行なう論理シミュレータと命令レベルの
シミュレーションを行なうソフトウェアシミュレータと
を有機的に接続した論理評価システムに関する。
ハードウェア論理モデルの正常性を確認するためのシミ
ュレーションを行なう論理シミュレータと命令レベルの
シミュレーションを行なうソフトウェアシミュレータと
を有機的に接続した論理評価システムに関する。
【０００２】
【従来の技術】従来、この種の論理評価システムでは、
実マシンの評価に使用する試験プログラムは、図５に示
すように前処理命令群と試験対象命令群と後処理命令群
とを有していて、前処理命令群と後処理命令群とを汎用
コンピュータ上の命令インタプリタで実行し、試験対象
命令群を論理シミュレータで実行するようにしている。
さらに論理モデルがマルチプロセッサ構成のときは、命
令インタプリタと論理シミュレータとの間の乗移りは１
台のプロセッサで行ない、マルチプロセッサ構成には論
理シミュレータ上で動作する試験対象命令群の処理とし
て実現している。
実マシンの評価に使用する試験プログラムは、図５に示
すように前処理命令群と試験対象命令群と後処理命令群
とを有していて、前処理命令群と後処理命令群とを汎用
コンピュータ上の命令インタプリタで実行し、試験対象
命令群を論理シミュレータで実行するようにしている。
さらに論理モデルがマルチプロセッサ構成のときは、命
令インタプリタと論理シミュレータとの間の乗移りは１
台のプロセッサで行ない、マルチプロセッサ構成には論
理シミュレータ上で動作する試験対象命令群の処理とし
て実現している。
【０００３】
【発明が解決しようとする課題】上述した従来の論理評
価システムは、試験項目を全て事前に準備する必要があ
り、全項目を評価してしまえば、他に試験項目がなく、
充分な評価ができないうえ試験項目を人手で作成するた
め、試験漏れが発生する可能性が大きいという欠点があ
る。さらに、マルチプロセッサ構成の試験項目は、マル
チプロセッサ構成に設定する処理を実行速度の極端に遅
い論理シミュレータで毎回実行するため、評価効率が悪
いという欠点がある。
価システムは、試験項目を全て事前に準備する必要があ
り、全項目を評価してしまえば、他に試験項目がなく、
充分な評価ができないうえ試験項目を人手で作成するた
め、試験漏れが発生する可能性が大きいという欠点があ
る。さらに、マルチプロセッサ構成の試験項目は、マル
チプロセッサ構成に設定する処理を実行速度の極端に遅
い論理シミュレータで毎回実行するため、評価効率が悪
いという欠点がある。
【０００４】
【課題を解決するための手段】本発明の論理評価システ
ムは、汎用コンピュータと論理シミュレータとを相互に
接続して論理モデルの正常性を検証する論理評価システ
ムにおいて、汎用コンピュータ上で動作し、乱数を用い
て生成した複数の命令とプログラムの終了を通知する乗
移り命令とからなる試験手順と，乱数を用いて生成した
レジスタ用データとメモリ用データを含む試験データと
からなるランダム試験プログラムを生成するランダム試
験プログラム生成手段と、このランダム試験プログラム
生成手段で生成されたランダム試験プログラムを用いて
論理シミューレータを起動する論理シミューレータ起動
手段と、前記ランダム試験プログラムの実行結果期待値
を生成する汎用コンピュータ上の命令インタプリタと、
このの命令インタプリタが生成した期待値と前記論理シ
ミュレータの実行結果とを比較する汎用コンピュータ上
の実行結果判定手段とを有することにより構成され、更
に前記論理モデルがマルチプロセッサ構成であり、前記
ランダム試験プログラム生成手段は各プロセッサごとの
前記ランダム試験プログラムを生成するランダム試験プ
ログラム生成手段であり、論理シミュレータにおけるシ
ミュレーションの終了検出に各プロセッサが前記プログ
ラムの終了を通知する乗移り命令を実行して始めて終了
と判断することにより構成される。
ムは、汎用コンピュータと論理シミュレータとを相互に
接続して論理モデルの正常性を検証する論理評価システ
ムにおいて、汎用コンピュータ上で動作し、乱数を用い
て生成した複数の命令とプログラムの終了を通知する乗
移り命令とからなる試験手順と，乱数を用いて生成した
レジスタ用データとメモリ用データを含む試験データと
からなるランダム試験プログラムを生成するランダム試
験プログラム生成手段と、このランダム試験プログラム
生成手段で生成されたランダム試験プログラムを用いて
論理シミューレータを起動する論理シミューレータ起動
手段と、前記ランダム試験プログラムの実行結果期待値
を生成する汎用コンピュータ上の命令インタプリタと、
このの命令インタプリタが生成した期待値と前記論理シ
ミュレータの実行結果とを比較する汎用コンピュータ上
の実行結果判定手段とを有することにより構成され、更
に前記論理モデルがマルチプロセッサ構成であり、前記
ランダム試験プログラム生成手段は各プロセッサごとの
前記ランダム試験プログラムを生成するランダム試験プ
ログラム生成手段であり、論理シミュレータにおけるシ
ミュレーションの終了検出に各プロセッサが前記プログ
ラムの終了を通知する乗移り命令を実行して始めて終了
と判断することにより構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例のシステム構成図
である。図１の実施例は汎用コンピュータ１と論理シミ
ュレータ２とは物理チャネル６を介して互の接続されて
おり、汎用コンピュータ１の主記憶装置１０には試験プ
ログラムファイル３から読出された試験プログラム７０
が格納されるようになっている。試験プログラム７０は
ランダム試験プログラムを生成するランダム試験タスク
７５と、論理シミュレータ２を起動するシミュレーショ
ン制御タスク８０と、論理モデルと同一のアーキテクチ
ャの命令インタプリタ７１とから構成され、ランダム試
験タスク７５は試験実行制御部７６，ランダム試験プロ
グラム生成部７７，ランダム試験プログラム起動部７
８，およびランダム試験プログラムを命令インタプリタ
７１と論理シミュレータ２とで実行した結果を比較する
実行結果判定部７９を有し、命令インタプリタ７１は疑
似主記憶装置７２，疑似レジスタ部７３，おもび疑似命
令処理部７４を有し、シミュレーション制御タスク８０
は初期制定部８１，および乗移り制御部８２を有して構
成される。
である。図１の実施例は汎用コンピュータ１と論理シミ
ュレータ２とは物理チャネル６を介して互の接続されて
おり、汎用コンピュータ１の主記憶装置１０には試験プ
ログラムファイル３から読出された試験プログラム７０
が格納されるようになっている。試験プログラム７０は
ランダム試験プログラムを生成するランダム試験タスク
７５と、論理シミュレータ２を起動するシミュレーショ
ン制御タスク８０と、論理モデルと同一のアーキテクチ
ャの命令インタプリタ７１とから構成され、ランダム試
験タスク７５は試験実行制御部７６，ランダム試験プロ
グラム生成部７７，ランダム試験プログラム起動部７
８，およびランダム試験プログラムを命令インタプリタ
７１と論理シミュレータ２とで実行した結果を比較する
実行結果判定部７９を有し、命令インタプリタ７１は疑
似主記憶装置７２，疑似レジスタ部７３，おもび疑似命
令処理部７４を有し、シミュレーション制御タスク８０
は初期制定部８１，および乗移り制御部８２を有して構
成される。
【０００７】図２は図１の実施例で論理シミュレーショ
ンの対象となる論理モデルのシステム構成を示す図で、
＃０プロセッサ（＃０ＥＰＵ）４３と＃１プロセッサ
（＃１ＥＰＵ）４４との２台のプロセッサが、システム
制御装置４２を介してメモリ４１に接続されている場合
を示している。
ンの対象となる論理モデルのシステム構成を示す図で、
＃０プロセッサ（＃０ＥＰＵ）４３と＃１プロセッサ
（＃１ＥＰＵ）４４との２台のプロセッサが、システム
制御装置４２を介してメモリ４１に接続されている場合
を示している。
【０００８】図３はランダム試験タスク７５が生成した
ランダム試験プログラムの内容例を示す図で、乱数を用
いて生成した１００個の命令とランダム試験プログラム
の終了を通知する乗移り命令とから成るランダム試験手
順と、乱数を用いて生成したレジスタ用データとメモリ
用データとから成るランダム試験データとが＃０ＥＰＵ
用と＃１ＥＰＵ用とに作られることを示している。
ランダム試験プログラムの内容例を示す図で、乱数を用
いて生成した１００個の命令とランダム試験プログラム
の終了を通知する乗移り命令とから成るランダム試験手
順と、乱数を用いて生成したレジスタ用データとメモリ
用データとから成るランダム試験データとが＃０ＥＰＵ
用と＃１ＥＰＵ用とに作られることを示している。
【０００９】図４は論理シミュレータ２の論理シミュレ
ーション終了条件の検出メカニズムを示す図であり、シ
ミュレーションエンジン９３が＃０ＥＰＵ４３のランダ
ム試験手順を実行し、乗移り命令を実行したときに
“１”に設定される＃０ＥＰＵフラグ１０１と、＃１Ｅ
ＰＵ４４のランダム試験手順を実行し、乗移り命令を実
行したときに“１”に設定される＃１ＥＰＵフラグ１０
２とがＡＮＤ回路１０３の入力となり、論理積演算の結
果を信号線１０５でシミュレーション制御処理部２２
と、信号線１０４でシミュレーションエンジン９３とに
通知するようになっている。
ーション終了条件の検出メカニズムを示す図であり、シ
ミュレーションエンジン９３が＃０ＥＰＵ４３のランダ
ム試験手順を実行し、乗移り命令を実行したときに
“１”に設定される＃０ＥＰＵフラグ１０１と、＃１Ｅ
ＰＵ４４のランダム試験手順を実行し、乗移り命令を実
行したときに“１”に設定される＃１ＥＰＵフラグ１０
２とがＡＮＤ回路１０３の入力となり、論理積演算の結
果を信号線１０５でシミュレーション制御処理部２２
と、信号線１０４でシミュレーションエンジン９３とに
通知するようになっている。
【００１０】図６は試験プログラム７０の処理の流れ図
である。以下図６を参照して図１の実施例の動作を説明
する。まず、オペレーティングシステム８５が試験プロ
グラムファイル３から試験プログラム７０を読出し、主
記憶装置１０に格納して各タスクを起動する。
である。以下図６を参照して図１の実施例の動作を説明
する。まず、オペレーティングシステム８５が試験プロ
グラムファイル３から試験プログラム７０を読出し、主
記憶装置１０に格納して各タスクを起動する。
【００１１】命令インタプリタ７１はランダム試験タス
ク７５からの起動を待合わせる（ステップ２０１）。
ク７５からの起動を待合わせる（ステップ２０１）。
【００１２】シミュレーション制御タスク８０は、物理
チャネル６を経由して、論理シミュレータ２の初期設定
を行い（ステップ４０１）、論理モデルファイル４の論
理モデルを物理チャネル６を経由して論理シミュレータ
２の論理モデル格納エリア９２に格納し、論理モデルを
解析して図４に示した＃０ＥＰＵフラグ１０１と＃１Ｅ
ＰＵフラグ１０２とを論理シミュレータ２の実フリップ
フロップに割付ける（ステップ４０２）。次いでシミュ
レーション制御タスク８０は、ランダム試験タスク７５
からの起動要求を待合わせる（ステップ４０３）。
チャネル６を経由して、論理シミュレータ２の初期設定
を行い（ステップ４０１）、論理モデルファイル４の論
理モデルを物理チャネル６を経由して論理シミュレータ
２の論理モデル格納エリア９２に格納し、論理モデルを
解析して図４に示した＃０ＥＰＵフラグ１０１と＃１Ｅ
ＰＵフラグ１０２とを論理シミュレータ２の実フリップ
フロップに割付ける（ステップ４０２）。次いでシミュ
レーション制御タスク８０は、ランダム試験タスク７５
からの起動要求を待合わせる（ステップ４０３）。
【００１３】ランダム試験タスク７５は起動されると図
３に示した形式のランダム試験手順を＃０ＥＰＵ用と＃
１ＥＰＵ用とに生成し（ステップ３０１）、続いてラン
ダム試験手順が使用するランダム試験データを生成する
（ステップ３０２）。次に論理シミュレーション２の開
始指示をシミュレーション制御タスク８０に出し（ステ
ップ３０３）、その後、命令インタプリタ７１に対し
て、＃０ＥＰＵ用のランダム試験手順とメモリ用データ
とを疑似主記憶装置７２に移送し、レジスタ用データを
疑似レジスタ部７３に移送した後、疑似命令処理部７４
を起動する（ステップ３０４）。
３に示した形式のランダム試験手順を＃０ＥＰＵ用と＃
１ＥＰＵ用とに生成し（ステップ３０１）、続いてラン
ダム試験手順が使用するランダム試験データを生成する
（ステップ３０２）。次に論理シミュレーション２の開
始指示をシミュレーション制御タスク８０に出し（ステ
ップ３０３）、その後、命令インタプリタ７１に対し
て、＃０ＥＰＵ用のランダム試験手順とメモリ用データ
とを疑似主記憶装置７２に移送し、レジスタ用データを
疑似レジスタ部７３に移送した後、疑似命令処理部７４
を起動する（ステップ３０４）。
【００１４】起動された命令インタプリタ７１は疑似レ
ジスタ部７３内の命令カウンタが示すアドレスをもと
に、疑似主記憶装置７２から命令語を一語読出し（ステ
ップ２０２）、命令コードを解析して命令コードに従っ
た処理を行なう（ステップ２０３，２０４）。次に、命
令コードが乗移り命令か否かの判断し（ステップ２０
５）、乗移り命令でなければ命令カウンタを更新した後
にステップ２０２に戻り、次の命令語を読出す。ステッ
プ２０５で命令コードが乗移り命令と判断したときは、
ランダム試験タスク７５に終了を通知し、ステップ２０
１に戻って再度起動されるのを待合わせる。
ジスタ部７３内の命令カウンタが示すアドレスをもと
に、疑似主記憶装置７２から命令語を一語読出し（ステ
ップ２０２）、命令コードを解析して命令コードに従っ
た処理を行なう（ステップ２０３，２０４）。次に、命
令コードが乗移り命令か否かの判断し（ステップ２０
５）、乗移り命令でなければ命令カウンタを更新した後
にステップ２０２に戻り、次の命令語を読出す。ステッ
プ２０５で命令コードが乗移り命令と判断したときは、
ランダム試験タスク７５に終了を通知し、ステップ２０
１に戻って再度起動されるのを待合わせる。
【００１５】ステップ３０４で命令インタプリタ７１を
起動したランダム試験タスク７５は、命令インタプリタ
７１からの終了通知を待合わせ、終了通知があれば疑似
主記憶装置７２と疑似レジスタ部７３との内容を実行結
果として退避し（ステップ３０５）、＃０ＥＰＵ同様に
＃１ＥＰＵについても命令インタプリタ７１を起動し、
実行結果を退避する。次にシミュレーション制御タスク
８０からの論理シミュレーション終了通知を待合わせ
（ステップ３０８）、通知を受取った後、退避済の命令
インタプリタ７１の実行結果と、シミュレーション制御
タスク８０が後述のステップ４０７で退避した論理シミ
ュレーション結果とを比較し（ステップ３０９）、不一
致であればエラーメッセージをプリンタ５に出力する
（ステップ３１０）。
起動したランダム試験タスク７５は、命令インタプリタ
７１からの終了通知を待合わせ、終了通知があれば疑似
主記憶装置７２と疑似レジスタ部７３との内容を実行結
果として退避し（ステップ３０５）、＃０ＥＰＵ同様に
＃１ＥＰＵについても命令インタプリタ７１を起動し、
実行結果を退避する。次にシミュレーション制御タスク
８０からの論理シミュレーション終了通知を待合わせ
（ステップ３０８）、通知を受取った後、退避済の命令
インタプリタ７１の実行結果と、シミュレーション制御
タスク８０が後述のステップ４０７で退避した論理シミ
ュレーション結果とを比較し（ステップ３０９）、不一
致であればエラーメッセージをプリンタ５に出力する
（ステップ３１０）。
【００１６】一方、ランダム試験タスク７５からの起動
を待つシミュレーション制御タスク８０が起動通知を受
付けると（ステップ４０３）、＃０ＥＰＵ用と＃１ＥＰ
Ｕ用とのランダム試験手順とメモリ用データとをメモリ
格納エリア９０に、レジスタ用データをレジスタ格納エ
リア９１に格納した後、＃０ＥＰＵフラグ１０１と＃１
ＥＰＵフラグ１０２とを“０”に初期化する（ステップ
４０４）。続いて、シミュレーション制御処理部２２に
シミュレーションの開始を指示すると、シミュレーショ
ン制御処理部２２は論理シミュレーション部２１を起動
する（ステップ４０５）。そこで、シミュレーションエ
ンジン９３が論理モデルに従ってシミュレーションを実
行するが、シミュレーション中に乗移り命令を実行した
シミュレーションエンジン９３は、実行したプロセッサ
に対応するフラグ（＃０ＥＰＵ１０１または＃１ＥＰＵ
１０２）を“１”に設定する。両フラグが“１”に設定
されると信号線１０４が“１”になり、シミュレーショ
ンエンジン９３にシミュレーションの停止が指示され、
信号線１０５も“１”になって、シミュレーション制御
処理部２２にシミュレーションの終了が通知される。
を待つシミュレーション制御タスク８０が起動通知を受
付けると（ステップ４０３）、＃０ＥＰＵ用と＃１ＥＰ
Ｕ用とのランダム試験手順とメモリ用データとをメモリ
格納エリア９０に、レジスタ用データをレジスタ格納エ
リア９１に格納した後、＃０ＥＰＵフラグ１０１と＃１
ＥＰＵフラグ１０２とを“０”に初期化する（ステップ
４０４）。続いて、シミュレーション制御処理部２２に
シミュレーションの開始を指示すると、シミュレーショ
ン制御処理部２２は論理シミュレーション部２１を起動
する（ステップ４０５）。そこで、シミュレーションエ
ンジン９３が論理モデルに従ってシミュレーションを実
行するが、シミュレーション中に乗移り命令を実行した
シミュレーションエンジン９３は、実行したプロセッサ
に対応するフラグ（＃０ＥＰＵ１０１または＃１ＥＰＵ
１０２）を“１”に設定する。両フラグが“１”に設定
されると信号線１０４が“１”になり、シミュレーショ
ンエンジン９３にシミュレーションの停止が指示され、
信号線１０５も“１”になって、シミュレーション制御
処理部２２にシミュレーションの終了が通知される。
【００１７】さて、シミュレーション制御タスク８０は
論理シミュレーション部２１を起動後シミュレーション
終了を待合せており、（ステップ４０６）、通知を受け
ると、メモリ格納エリア９０とレジスタ格納エリア９１
とに格納されている実行結果を読出し退避した後（ステ
ップ４０７）、ランダム試験タスク７５にシミュレーシ
ョンの終了を通知し（ステップ４０８）、ステップ４０
３に戻って再度起動を待合わせる。
論理シミュレーション部２１を起動後シミュレーション
終了を待合せており、（ステップ４０６）、通知を受け
ると、メモリ格納エリア９０とレジスタ格納エリア９１
とに格納されている実行結果を読出し退避した後（ステ
ップ４０７）、ランダム試験タスク７５にシミュレーシ
ョンの終了を通知し（ステップ４０８）、ステップ４０
３に戻って再度起動を待合わせる。
【００１８】このようにして１回の試験が終了ると、ラ
ンダム試験タスク７５は試験の終了要求が有るか否か判
断し、なければステップ３０１に戻って次の試験を実施
する。終了要求があれば試験プログラム７０の終了処理
を行ない全てを終了する。
ンダム試験タスク７５は試験の終了要求が有るか否か判
断し、なければステップ３０１に戻って次の試験を実施
する。終了要求があれば試験プログラム７０の終了処理
を行ない全てを終了する。
【００１９】
【発明の効果】以上説明したように本発明は、汎用コン
ピュータでランダム試験プログラムを生成し、命令イン
タプリタで期待値を作りながら論理評価を実行するの
で、試験項目を人手で準備する必要がなく、試験漏れの
ない評価を行なえるという効果がある。さらに、マルチ
プロセッサ構成の評価においても、環境設定を論理シミ
ュレータが行なう必要がなく、効率を良い評価が行なえ
るという効果もある。
ピュータでランダム試験プログラムを生成し、命令イン
タプリタで期待値を作りながら論理評価を実行するの
で、試験項目を人手で準備する必要がなく、試験漏れの
ない評価を行なえるという効果がある。さらに、マルチ
プロセッサ構成の評価においても、環境設定を論理シミ
ュレータが行なう必要がなく、効率を良い評価が行なえ
るという効果もある。
【図１】本発明の一実施例のシステム構成図である。
【図２】図１の実施例で論理シミュレーションの対象と
なる論理モデルのシステム構成図である。
なる論理モデルのシステム構成図である。
【図３】図１の実施例のラダム試験タスクが生成するラ
ンダム試験プログラムの内容例を示す図である。
ンダム試験プログラムの内容例を示す図である。
【図４】図１の実施例の論理シミュレーション部の論理
シミュレーション終了条件の検出メカニズムを示す図で
ある。
シミュレーション終了条件の検出メカニズムを示す図で
ある。
【図５】従来の論理評価システムに用いられる試験プロ
グラムの代表例を示す図である。
グラムの代表例を示す図である。
【図６】図１の実施例の試験プログラムの処理の流れ図
である。
である。
１ 汎用コンピュータ ２ 論理シミュレータ ３ 試験プログラムファイル ４ 論理モデルファイル ５ プリンタ ６ 物理チャネル １０ 主記憶装置 ２０ 記憶部 ２１ 論理シミュレーション部 ２２ シミュレーション制御処理部 ７０ 試験プログラム ７１ 命令インタプリタ ７５ ランダム試験タクク ７７ ランダム試験プログラム生成部 ７９ 実行結果判定部 ８０ シミュレーション制御タスク ８１ 初期設定部 ８２ 乗移り制御部 ９０ メモリ格納エリア ９１ レジスタ格納エリア ９２ 論理モデル格納エリア ９３ シミュレーションエンジン ９４ 乗移り条件検出部
Claims (1)
- 【請求項１】 汎用コンピュータと論理シミュレータと
を相互に接続して論理モデルの正常性を検証する論理評
価システムにおいて、汎用コンピュータ上で動作し、乱
数を用いて生成した複数の命令とプログラムの終了を通
知する乗移り命令とからなる試験手順と，乱数を用いて
生成したレジスタ用データとメモリ用データを含む試験
データとからなるランダム試験プログラムを生成するラ
ンダム試験プログラム生成手段と、このランダム試験プ
ログラム生成手段で生成されたランダム試験プログラム
を用いて論理シミューレータを起動する論理シミューレ
ータ起動手段と、前記ランダム試験プログラムの実行結
果期待値を生成する汎用コンピュータ上の命令インタプ
リタと、このの命令インタプリタが生成した期待値と前
記論理シミュレータの実行結果とを比較する汎用コンピ
ュータ上の実行結果判定手段とを有し、前記論理モデル
がマルチプロセッサ構成であり、前記ランダム試験プロ
グラム生成手段は各プロセッサごとの前記ランダム試験
プログラムを生成するランダム試験プログラム生成手段
であり、論理シミュレータにおけるシミュレーションの
終了検出に各プロセッサが前記プログラムの終了を通知
する乗移り命令を実行して始めて終了と判断することを
特徴とする論理評価システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111092A JP2944321B2 (ja) | 1992-08-20 | 1992-08-20 | 論理評価システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22111092A JP2944321B2 (ja) | 1992-08-20 | 1992-08-20 | 論理評価システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0668193A JPH0668193A (ja) | 1994-03-11 |
| JP2944321B2 true JP2944321B2 (ja) | 1999-09-06 |
Family
ID=16761642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22111092A Expired - Fee Related JP2944321B2 (ja) | 1992-08-20 | 1992-08-20 | 論理評価システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944321B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012106383A3 (en) * | 2011-01-31 | 2012-10-11 | Fiske Software, LLC. | Secure active element machine |
| US10268843B2 (en) | 2011-12-06 | 2019-04-23 | AEMEA Inc. | Non-deterministic secure active element machine |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8887287B2 (en) * | 2004-10-27 | 2014-11-11 | Alcatel Lucent | Method and apparatus for software integrity protection using timed executable agents |
| JP5308098B2 (ja) * | 2008-08-13 | 2013-10-09 | 株式会社日立情報通信エンジニアリング | 情報処理装置試験プログラム及び方法 |
-
1992
- 1992-08-20 JP JP22111092A patent/JP2944321B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012106383A3 (en) * | 2011-01-31 | 2012-10-11 | Fiske Software, LLC. | Secure active element machine |
| US10268843B2 (en) | 2011-12-06 | 2019-04-23 | AEMEA Inc. | Non-deterministic secure active element machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0668193A (ja) | 1994-03-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6336185B1 (en) | Use of other processors during BIOS boot sequence to minimize boot time | |
| JP3553946B2 (ja) | データ処理命令の実行 | |
| JP2944321B2 (ja) | 論理評価システム | |
| KR920003044B1 (ko) | 가상 머신 시스템용의 게스트 머신 실행 제어 시스템 | |
| WO2021247074A1 (en) | Resumable instruction generation | |
| AU1490888A (en) | Apparatus and method for synchronization of arithmetic exceptions in parallel pipelined execution units | |
| JP2525492B2 (ja) | プログラマブルコントロ―ラ | |
| JPH07253909A (ja) | マイクロプログラム検証方法 | |
| JP2770743B2 (ja) | ウエイト制御方式 | |
| JPH10187484A (ja) | シミュレータ | |
| JPH03218539A (ja) | 並列計算機システムにおけるデバッグ方法 | |
| JP3057732B2 (ja) | 情報処理装置 | |
| JP2967741B2 (ja) | Ｃｐｕ互換性テスト装置 | |
| JPS59195751A (ja) | 情報処理装置の診断方式 | |
| JPH02231634A (ja) | ソフトウェア互換性維持方法 | |
| CN114741117A (zh) | 一种跨平台的程序指令重排的验证方法 | |
| JPH10187494A (ja) | シミュレーション装置 | |
| JPH11149489A (ja) | シミュレーション装置 | |
| JPH09231094A (ja) | 情報処理装置の論理検証装置 | |
| JPH05342034A (ja) | 情報処理装置の試験方式 | |
| JPS6270942A (ja) | 情報処理装置の試験方式 | |
| JPH04275638A (ja) | 情報処理装置の試験方式 | |
| JPH05274142A (ja) | 命令疑似実行装置 | |
| JP2002366603A (ja) | 論理シミュレーション方式 | |
| JPS6358550A (ja) | シミユレ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |