JP2941654B2

JP2941654B2 - 駆動回路

Info

Publication number: JP2941654B2
Application number: JP14787494A
Authority: JP
Inventors: 廣伊藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-06-29
Filing date: 1994-06-29
Publication date: 1999-08-25
Anticipated expiration: 2014-08-25
Also published as: JPH0811340A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は，例えば，感熱記録装
置のサーマルヘッドに利用され，特に，サーマルヘッド
の発熱素子を駆動する駆動回路およびそれを用いた電子
部品に関するものである。

【０００２】

【従来の技術】サーマルヘッドを利用した感熱記録方式
は，その構成が簡便であるがため近年広く利用されてい
る。この感熱記録方式におけるサーマルヘッドは，基板
上に配列された多数の発熱素子を選択的に通電駆動し，
発熱した発熱素子に接触している記録紙の部分を発色さ
せて印字するものであり，その駆動方式として種々のも
のが知られており，その代表的なものとしては図１２に
示すものがある。

【０００３】図１２は，特開昭５９−２７５６４号公報
に開示されている従来におけるサーマルヘッドの回路図
を示すものであり，図において，１はサーマルヘッドを
構成するＮ個の発熱素子であり，被駆動素子となる。ま
た，２はこのＮ個の発熱素子１のそれぞれに駆動信号を
供給して駆動する駆動回路である。

【０００４】また，駆動回路２内において，３はＮ個の
発熱素子１のそれぞれに対応して設けられたスイッチン
グ素子としてのＮＡＮＤ回路，４は発熱素子１に対する
駆動信号となるシリアルの信号情報をクロック信号に同
期させてシフトさせるシフトレジスタ，５はシフトレジ
スタ４の内容を所定のラッチ信号に基づいて保持する保
持手段としてのラッチ回路である。

【０００５】また，６はシフトレジスタ４にシリアルに
信号情報（ＤＡＴＡ信号）を入力するデータ入力端子，
７はシフトレジスタ４のクロック信号（ＣＬＯＣＫ信
号）が入力されるクロック入力端子，８はシフトレジス
タ４内をシフトされた信号情報（ＤＡＴＡＯＵＴ信
号）が出力されるデータ出力端子，９はラッチ回路５に
対するラッチ信号（ＬＡＴＣＨ信号）が入力されるラッ
チ入力端子，１０はＮＡＮＤ回路３に対するストローブ
信号（ＳＴＲＯＢＥ信号）が入力されるストローブ入力
端子，１１は各発熱素子１が共通に接続された共通電極
である。なお，回路の電源および接地端子は，その図示
を省略する。

【０００６】次に，動作について説明する。発熱素子１
を駆動するＤＡＴＡ信号はデータ入力端子６よりシフト
レジスタ４にシリアルに入力され，クロック入力端子７
に与えられるＣＬＯＣＫ信号に同期してシフトレジスタ
４内を順次シフトされていく。シフトレジスタ４に１ラ
イン分のＤＡＴＡ信号が入力されると，ラッチ回路５の
ラッチ入力端子９にはＬＡＴＣＨ信号が入力され，その
結果，ラッチ回路５は，このＬＡＴＣＨ信号に基づいて
シフトレジスタ４の内容を保持する。この場合におい
て，シフトレジスタ４のデータをラッチ回路５へ転送す
るのをＬＡＴＣＨ信号の“Ｌｏｗ”，保持継続は“Ｈｉ
ｇｈ”という論理に設定しておく。

【０００７】なお，シフトレジスタ４とラッチ回路５と
を図１２に示したように構成しているのは，発熱素子１
の駆動中にＤＡＴＡ信号の転送を行うようにして高速印
字処理を可能とするためであり，このラッチ回路５の内
容が発熱素子１のＤＡＴＡ信号となる。また，各発熱素
子１に対応したスイッチング素子（ＮＡＮＤ回路）３
は，ストローブ入力端子１０に入力されるＳＴＲＯＢＥ
信号と，ラッチ回路５に保持されている駆動信号の論理
状態に基づいてスイッチング動作が行われる。すなわ
ち，ＳＴＲＯＢＥ信号が“Ｌｏｗ”の期間が，発熱素子
１の駆動時間となる。

【０００８】図１３は，上記図１２に示したサーマルヘ
ッドの動作を示すタイミングチャートである。図中，Ｃ
ＯＭＭＯＮは，共通電極１１に入力される電圧を示すも
のであり，例えば，１２Ｖ，２４Ｖ等である。また，図
中，ＤＡＴＡ信号，ＣＬＯＣＫ信号，ＬＡＴＣＨ信号，
ＳＴＲＯＢＥ信号は上記各端子にそれぞれ入力される信
号の種類を示すものである。

【０００９】このような構成のサーマルヘッドは，発熱
素子１を選択的に通電することで感熱紙に画像を記録す
るものであり，環境温度やサーマルヘッド自体の温度に
より発熱素子１の通電時間を変化させて画像品位を高め
ている。通常，低温時には通電時間を長くし，高温時に
は通電時間を短くする制御を実行する。一方，感熱記録
装置としてはサーマルヘッドの発熱素子駆動電源は，低
温時の印字品位を無視することができるならば発熱素子
１の抵抗値を高くして，駆動電源容量を小さくすること
ができる。この環境温度と発熱素子駆動時間（ＳＴＲＯ
ＢＥパルス幅）の関係を図１４に示す。したがって，携
帯用のバッテリー駆動用感熱記録装置等においては，低
温時の印字品位を無視せざるを得ないような場合もあ
る。しかしながら，その対策として，印字待機中に感熱
紙およびサーマルヘッド自体を予備加熱しておき，低温
時でも印字品位を満足させるようなことが行われる。

【００１０】この制御のタイミング例を図１５のタイミ
ングチャートに示す。図示のように発熱素子１には，全
黒データの信号情報によるプリヒートと駆動情報による
データＯＮとを合わせた時間だけ通電されることにな
る。なお，この場合，電磁干渉（Ｅｌｅｃｔｒｏｍａｇ
ｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ，以下，ＥＭＩ
という）対策を考慮すると，クロック信号の周波数は低
いことが望まれ，実験結果によれば，クロック信号の転
送速度は５００ＫＨｚ以下が最適であることが明らかに
なっている。

【００１１】上記プリヒート用の信号情報の転送を行わ
ない回路構成としては，図１６に示すもの（特開昭６３
−２１８３７５号公報）が知られている。この回路構成
の場合には，発熱素子１の駆動情報をＯＮとするＮＯＲ
回路２０を設け，該ＮＯＲ回路２０への入力信号端子１
３（ＡＬＬＯＮ信号）に“Ｈｉｇｈ”を入力すること
により，発熱素子１の駆動情報をラッチ回路５の駆動情
報によらずＯＮに変更できる。また，駆動情報はラッチ
回路５へのデータ転送保持，ＳＴＲＯＢＥ信号の“Ｌｏ
ｗ”にて駆動可能となるタイミングを図１７のタイミン
グチャートに示す。

【００１２】その他，この発明に関連する参考技術文献
として，特開平５−９６７６９号公報に開示されている
「駆動回路」がある。

【００１３】

【発明が解決しようとする課題】しかしながら，図１２
に示した従来例では，低温時等においてプリヒート用の
信号情報の転送を行うことが必要となり，また，クロッ
ク信号の転送速度等にしたがって印字速度が決定される
ので，処理速度の向上を図れないという問題点があっ
た。

【００１４】また，図１６に示した従来例では，サーマ
ルヘッド制御用の信号が増加すると共に，感熱記録装置
のハードウェア自体の変更も必要となり，従来のサーマ
ルヘッドとの互換性がなくなるという問題点があった。

【００１５】この発明は，上記に鑑みてなされたもので
あって，プリヒート用の信号情報の転送を必要とせず，
また，従来のサーマルヘッドの駆動回路の制御信号と互
換性を持たせた駆動回路およびそれを用いた電子部品を
得ることを第１の目的とする。

【００１６】また，携帯用感熱記録装置のバッテリー電
源等小容量の電源に適した発熱素子の駆動回路を提供す
ること，およびそれらの回路を用いた電子部品を得るこ
とを第２の目的とする。

【００１７】

【課題を解決するための手段】請求項１に係る駆動回路
は、複数の被駆動素子と、これらの被駆動素子にそれぞ
れ対応して設けられ、上記被駆動素子を駆動する複数の
スイッチング素子と、上記被駆動素子を駆動するデータ
信号を順次にシフトさせるシフトレジスタと、第１信号
レベルと第２信号レベルとを有するラッチ信号が入力さ
れ、このラッチ信号が第１信号レベルのときに上記シフ
トレジスタから上記データ信号を転送させ、上記ラッチ
信号が第２信号レベルのときに上記データ信号を保持す
るラッチ回路と、上記ラッチ信号が第１信号レベルのと
きにその第１信号レベルのラッチ信号に基づいて上記複
数のスイッチング素子を強制的に駆動して上記被駆動素
子をプリヒートさせ、上記ラッチ信号が第２信号レベル
のときに上記ラッチ回路に保持された上記データ信号に
よって上記スイッチング素子を駆動して上記被駆動素子
を選択的に駆動させる駆動信号出力手段とを備えたもの
である。

【００１８】また、請求項２に係る駆動回路は、複数の
被駆動素子と、これらの被駆動素子にそれぞれ対応して
設けられ、上記被駆動素子を駆動する複数のスイッチン
グ素子と、上記被駆動素子を駆動するデータ信号をクロ
ック信号に同期して順次にシフトさせるシフトレジスタ
と、入力されるラッチ信号に基づいて上記シフトレジス
タのデータ信号を転送させてこれを保持するラッチ回路
と、このラッチ回路からの上記データ信号によって上記
スイッチング素子を駆動して上記被駆動素子を選択的に
駆動させるとともに、上記クロック信号が入力されたと
きに上記複数のスイッチング素子を強制的に駆動して上
記被駆動素子をプリヒートさせる駆動信号出力手段とを
備えたものである。

【００１９】また、請求項３に係る駆動回路は、上記ラ
ッチ信号が入力される上記駆動信号出力手段の入力側に
プルダウン抵抗又はプルアップ抵抗を設けたことを特徴
とする請求項１に記載のものである。

【００２０】また、請求項４に係る駆動回路は、上記ク
ロック信号が入力される上記駆動信号出力手段の入力側
にプルダウン抵抗又はプルアップ抵抗を設けたことを特
徴とする請求項２に記載のものである。

【００２１】また、請求項５に係る駆動回路は、上記複
数のスイッチング素子にそれぞれチョップ信号を入力し
て隣接する上記被駆動素子を互いに反転した論理動作を
行わせるようにしたことを特徴とする請求項１又は２に
記載のものである。

【００２２】さらに、請求項６に係る駆動回路は、上記
スイッチング素子、上記シフトレジスタ、上記ラッチ回
路、及び上記駆動信号出力手段をＩＣチップとしたこと
を特徴とする請求項１乃至５のいずれかに記載のもので
ある。

【００２３】

【作用】請求項１における上記駆動信号出力手段は、上
記ラッチ信号が第１信号レベルのときにその第１信号レ
ベルのラッチ信号に基づいて上記複数のスイッチング素
子を強制的に駆動して上記被駆動素子をプリヒートさ
せ、上記ラッチ信号が第２信号レベルのときに上記ラッ
チ回路に保持された上記データ信号によって上記スイッ
チング素子を駆動して上記被駆動素子を選択的に駆動さ
せる。

【００２４】また、請求項２における上記駆動信号出力
手段は、上記ラッチ回路からの上記データ信号によって
上記スイッチング素子を駆動して上記被駆動素子を選択
的に駆動させるとともに、上記シフトレジスタにおいて
データ信号を順次にシフトさせるためのクロック信号が
入力されたときに上記複数のスイッチングを強制的に駆
動して上記被駆動素子をプリヒートさせる。

【００２５】また、請求項３に係る駆動回路において、
上記ラッチ信号が入力される上記駆動信号出力手段の入
力側にプルダウン抵抗又はプルアップ抵抗を設けたこと
により、ケーブルの断線等によってラッチ信号の入力が
なかった場合に、上記駆動信号出力手段は上記被駆動素
子を非駆動とする。

【００２６】また、請求項４に係る駆動回路において、
上記クロック信号が入力される上記駆動信号出力手段の
入力側にプルダウン抵抗又はプルアップ抵抗を設けたこ
とにより、ケーブルの断線等によってクロック信号の入
力がなかった場合に、上記駆動信号出力手段は上記被駆
動素子を非駆動とする。

【００２７】請求項５に係る駆動回路において、上記複
数のスイッチング素子にそれぞれチョップ信号を入力し
て隣接する上記被駆動素子を互いに反転した論理動作を
行わせるようにしたことにより、２分割チョッピング駆
動を可能とする。

【００２８】さらに、請求項６に係る駆動回路におい
て、上記スイッチング素子、上記シフトレジスタ、上記
ラッチ回路、及び上記駆動信号出力手段をＩＣチップと
したことにより、被駆動素子をＩＣチップに接続する。

【００２９】

【実施例】

〔実施例１〕以下，この発明の一実施例を図について説
明する。図１は，実施例１に係る駆動回路を示す回路図
であり，図において，１はサーマルヘッドのＮ個の発熱
素子であり，被駆動素子となる。また，２はＮ個の発熱
素子１のそれぞれを駆動するために駆動信号を供給する
駆動回路である。

【００３０】また，上記駆動回路２内において，３はＮ
個の発熱素子１のそれぞれに対応して設けられたスイッ
チング素子としてのＮＡＮＤ回路，４は発熱素子１の駆
動信号となるシリアルの情報信号をクロック信号に同期
させて，その内部をシフトさせるシフトレジスタ，５は
このシフトレジスタ４内における内容を所定のラッチ信
号に基づいて保持する保持手段としてのラッチ回路であ
る。

【００３１】また，６はシフトレジスタ４にシリアルに
情報信号（ＤＡＴＡ信号）を入力するデータ入力端子，
７はシフトレジスタ４のクロック信号（ＣＬＯＣＫ信
号）が入力されるクロック入力端子，８はシフトレジス
タ４内をシフトされた情報信号（ＤＡＴＡＯＵＴ信
号）が出力されるデータ出力端子，１０はＮＡＮＤ回路
３に対するストローブ信号（ＳＴＲＯＢＥ信号）が入力
されるストローブ入力端子，１１は各発熱素子１が共通
に接続された共通電極である。

【００３２】また，１２は駆動信号とは無関係に発熱素
子１を駆動するためのＯＮ情報を出力するＯＲ回路から
構成されたＯＮ情報出力手段，１４はラッチ回路５に対
する制御信号（ＬＡＴＯＮ信号）のラッチ入力端子であ
り，上記ＯＮ情報出力手段（ＯＲ回路）１２の制御信号
入力端子ともなる。また，１５はＬＡＴＯＮ信号の反転
出力回路であり，該反転出力回路１５からの出力は上記
ＯＲ回路１２の入力信号となる。

【００３３】次に，動作について説明する。ラッチ入力
端子１４からのＬＡＴＯＮ信号が“Ｈｉｇｈ”の場合，
ラッチ回路５はデータを保持し，反対に，“Ｌｏｗ”の
場合，シフトレジスタ４のデータがラッチ回路５へ転送
される動作は従来例と同様である。ところで，ラッチ入
力端子１４からのＬＡＴＯＮ信号が“Ｌｏｗ”である場
合，反転出力回路１５によりＯＮ情報となるＯＲ回路１
２に対する入力信号は“Ｈｉｇｈ”となり，その結果，
ＯＲ回路１２からの出力信号は，駆動情報に関係なくＯ
Ｎ情報となる。このことから，従来例，図１６に示した
入力信号端子１３（ＡＬＬＯＮ）をラッチ入力端子９
と共用できる回路構成を実現できる。

【００３４】したがって，図２のタイミングチャートに
示すように，ＬＡＴＯＮ信号が“Ｌｏｗ”のとき，ＳＴ
ＲＯＢＥ信号が“Ｌｏｗ”であればプリヒート可能とな
り，ＬＡＴＯＮ信号が“Ｈｉｇｈ”のとき，ＳＴＲＯＢ
Ｅ信号が“Ｌｏｗ”であれば駆動データに基づく発熱素
子１の駆動となり，従来における駆動回路の信号数と同
じであり，しかも，ＬＡＴＣＨ信号の論理をソフトウェ
アにより変更することで従来の駆動回路とのハードウェ
アにおける互換性を得ることができる。

【００３５】〔実施例２〕次に，実施例２について説明
する。上記実施例１においては，ＬＡＴＯＮ信号にて，
ラッチ回路５の制御信号とＯＮ情報出力手段１２の制御
信号を兼ねていたが，図３に示すように，クロック信号
とＯＮ情報出力手段１２の制御信号を兼ねて，クロック
信号入力端子（ＣＬＫＯＮ信号）としてもよく，このよ
うな構成にあっても上記実施例１と同様の効果を奏す
る。このタイミングを図４のタイミングチャートに示
す。この場合，ＣＬＫＯＮ信号の“Ｈｉｇｈ”時がデー
タオンとなり，ＳＴＲＯＢＥ信号の“Ｌｏｗ”時がプリ
ヒートとなる。

【００３６】〔実施例３〕次に，実施例３について説明
する。図５，図６は，図１，図３に示した回路におい
て，ラッチ入力端子１４（ＬＡＴＯＮ），クロック信号
入力端子１６（ＣＬＫＯＮ）にそれぞれプルアップ抵抗
１７，プルダウン抵抗１８を接続したものであり，それ
ぞれサーマルヘッドの接続ケーブルとなるＬＡＴＯＮ信
号，ＣＬＫＯＮ信号のケーブルが，例えば，断線等によ
りラッチ入力端子１４にＬＡＴＯＮ信号の入力が，ま
た，クロック信号入力端子１６にＣＬＫＯＮ信号の入力
がなかった場合には，ＯＲ回路１２の入力信号を“Ｌｏ
ｗ”として駆動情報に基づいたスイッチング動作を行う
ことにより，発熱素子１の誤印字の発生を排除し，信頼
性をより高めることができる。

【００３７】当然ながら，ストローブ入力端子１０にプ
ルアップ抵抗１７を接続することにより，ＳＴＲＯＢＥ
信号の信号入力がなかった場合における信頼性も高める
ことができる。なお，回路および信号論理に関しては，
任意に変更することができる。

【００３８】〔実施例４〕次に，実施例４について説明
する。図７に示すのは図５に示した回路の変形例であ
り，図５に示したものと異なる部分は，隣接素子が互い
に反転した論理動作を行うようにＣＨＯＰ信号の信号端
子１９を設けたことである。このときにおける各信号の
タイミングを図９に示す。これは，１分割駆動にてプリ
ヒートを行う場合においては，電子部品としたとき，内
部の共通電極の抵抗や接地抵抗等による損失電圧を少な
くし電源容量を効果的にするため，２分割チョッピング
駆動を行う駆動回路を示している。

【００３９】〔実施例５〕次に，実施例５について説明
する。図８は，図７に示した回路の変形例であり，ＣＨ
ＯＰ信号を発振回路２０の内部において作成するもので
ある。この場合は，従来における駆動回路の信号と同一
のものにおいて互換性を有しながらプリヒート用データ
転送を不要とし，かつ，２分割チョッピング駆動を行う
ことができるものである。このときのタイミングチャー
トは，図９に示したＣＨＯＰ信号がないものとなる。

【００４０】また，図１０は，損失電圧と電流の関係を
示したものであり，電流が大きくなればなるほど，当然
のことながら損失電圧が大きくなる。サーマルヘッドの
如き被駆動素子となる発熱素子の抵抗値が１ＫΩとして
も，複数個あるので，総合電流は多くなってしまい，そ
の場合，ＳＴＲＯＢＥ信号の分割による分割印字を行う
ことになるが，チョッピング駆動を行うＣＨＯＰ信号を
発生させる駆動回路に内蔵することで分割駆動を感熱記
録装置側のハードウェアを変更することなく実現するこ
とができる。

【００４１】〔実施例６〕次に，実施例６について説明
する。被駆動素子を発熱素子とし，駆動回路をＩＣチッ
プ化して一体とした電子部品の概略構成を図１１に示
す。図１１は，いわゆるサーマルヘッドの如き電子部品
であり，図において，２１は絶縁基板，２２は電極，２
３は電極をまたぐように配設される帯状の抵抗体であ
り，２４が１個の発熱素子となる。また，２５は上記実
施例１〜５に示した駆動回路をＩＣ化したチップ（以
下，ＩＣチップという），２６はＩＣチップ２５と電極
２２および外部接続部となるコネクタ２７のピンまで任
意に接続する，例えば，ワイヤ，２８は，例えば，プリ
ント配線基板，２９は絶縁基板２１，プリント配線基板
２８等の支持台である。

【００４２】このように，個々の発熱素子２４をＩＣチ
ップ２５に接続し，制御入力信号をコネクタ２７に引き
出すことにより，駆動回路の変更はＩＣチップ２５の変
更にて従来の電子部品との互換性がコネクタ２７により
可能となる。

【００４３】

【発明の効果】以上説明したように、請求項１に係る駆
動回路は、上記駆動信号出力手段により、上記ラッチ信
号が第１信号レベルのときにその第１信号レベルのラッ
チ信号に基づいて上記複数のスイッチング素子を強制的
に駆動して上記被駆動素子をプリヒートさせ、上記ラッ
チ信号が第２信号レベルのときに上記ラッチ回路に保持
された上記データ信号によって上記スイッチング素子を
駆動して上記被駆動素子を選択的に駆動させるため、プ
リヒート用信号の転送を不要とすることができ、従来の
駆動回路との互換性を持たせることができる。

【００４４】また、請求項２に係る駆動回路は、上記駆
動信号出力手段により、上記ラッチ回路からの上記デー
タ信号によって上記スイッチング素子を駆動して上記被
駆動素子を選択的に駆動させるとともに、上記シフトレ
ジスタにおいてデータ信号を順次にシフトさせるための
クロック信号が入力されたときに上記複数のスイッチン
グを強制的に駆動して上記被駆動素子をプリヒートさせ
るため、プリヒート用信号の転送を不要とすることがで
き、従来の駆動回路との互換性を持たせることができ
る。

【００４５】また、請求項３に係る駆動回路は、上記ラ
ッチ信号が入力される上記駆動信号出力手段の入力側に
プルダウン抵抗又はプルアップ抵抗を設けたことによ
り、ケーブルの断線等によってラッチ信号の入力がなか
った場合に、上記駆動信号出力手段は上記被駆動素子を
非駆動とするため、被駆動素子の誤印字の発生を排除で
き、信頼性を高めることができる。

【００４６】また、請求項４に係る駆動回路は、上記ク
ロック信号が入力される上記駆動信号出力手段の入力側
にプルダウン抵抗又はプルアップ抵抗を設けたことによ
り、ケーブルの断線等によってクロック信号の入力がな
かった場合に、上記駆動信号出力手段は上記被駆動素子
を非駆動とするため、被駆動素子の誤印字の発生を排除
でき、信頼性を高めることができる。

【００４７】また、請求項５に係る駆動回路は、上記複
数のスイッチング素子にそれぞれチョップ信号を入力し
て隣接する上記被駆動素子を互いに反転した論理動作を
行わせるようにしたことにより、２分割チョッピング駆
動を可能とし、損失電圧を少なくすることができる。

【００４８】さらに、請求項６に係る駆動回路は、上記
スイッチング素子、上記シフトレジスタ、上記ラッチ回
路、及び上記駆動信号出力手段をＩＣチップとしたこと
により、被駆動素子をＩＣチップに接続するため、従来
の駆動回路との変更が容易となる。

【図面の簡単な説明】

【図１】実施例１に係る駆動回路の構成を示す回路図
である。

【図２】図１に示した駆動回路の動作を示すタイミン
グチャートである。

【図３】実施例２に係る駆動回路の構成を示す回路図
である。

【図４】図３に示した駆動回路の動作を示すタイミン
グチャートである。

【図５】実施例３に係る駆動回路の構成を示す回路図
である。

【図６】実施例３に係る駆動回路の構成を示す回路図
である。

【図７】実施例４に係る駆動回路の構成を示す回路図
である。

【図８】実施例５に係る駆動回路の構成を示す回路図
である。

【図９】図７に示した駆動回路の動作を示すタイミン
グチャートである。

【図１０】配線抵抗と損失電圧との関係を示すグラフ
である。

【図１１】実施例６による電子部品の構成を示す斜視
図である。

【図１２】従来における駆動回路の構成を示す回路図
である。

【図１３】従来における駆動回路の構成を示す回路図
である。

【図１４】図１３に示した駆動回路の動作を示すタイ
ミングチャートである。

【図１５】環境温度と発熱素子駆動時間との関係を示
すグラフである。

【図１６】図１２に示した駆動回路のプリヒートを行
う場合におけるタイミングを示すタイミングチャートで
ある。

【図１７】図１１に示した駆動回路のプリヒートを行
う場合におけるタイミングを示すタイミングチャートで
ある。

【符号の説明】

１被駆動素子，２駆動回路，３スイッチング素
子，４シフトレジスタ，５ラッチ回路，６データ
入力端子，７クロック入力端子，１２ＯＮ情報出力
手段，１４ラッチ入力端子，１６クロック信号入力
端子，１７プルアップ抵抗，１８プルダウン抵抗，
２０発振回路

Claims

(57)【特許請求の範囲】

【請求項１】複数の被駆動素子と、これらの被駆動素
子にそれぞれ対応して設けられ、前記被駆動素子を駆動
する複数のスイッチング素子と、前記被駆動素子を駆動
するデータ信号を順次にシフトさせるシフトレジスタ
と、第１信号レベルと第２信号レベルとを有するラッチ
信号が入力され、このラッチ信号が第１信号レベルのと
きに前記シフトレジスタから前記データ信号を転送さ
せ、前記ラッチ信号が第２信号レベルのときに前記デー
タ信号を保持するラッチ回路と、前記ラッチ信号が第１
信号レベルのときにその第１信号レベルのラッチ信号に
基づいて前記複数のスイッチング素子を強制的に駆動し
て前記被駆動素子をプリヒートさせ、前記ラッチ信号が
第２信号レベルのときに前記ラッチ回路に保持された前
記データ信号によって前記スイッチング素子を駆動して
前記被駆動素子を選択的に駆動させる駆動信号出力手段
とを備えたことを特徴とする駆動回路。
【請求項２】複数の被駆動素子と、これらの被駆動素
子にそれぞれ対応して設けられ、前記被駆動素子を駆動
する複数のスイッチング素子と、前記被駆動素子を駆動
するデータ信号をクロック信号に同期して順次にシフト
させるシフトレジスタと、入力されるラッチ信号に基づ
いて前記シフトレジスタのデータ信号を転送させてこれ
を保持するラッチ回路と、このラッチ回路からの前記デ
ータ信号によって前記スイッチング素子を駆動して前記
被駆動素子を選択的に駆動させるとともに、前記クロッ
ク信号が入力されたときに前記複数のスイッチング素子
を強制的に駆動して前記被駆動素子をプリヒートさせる
駆動信号出力手段とを備えたことを特徴とする駆動回
路。
【請求項３】前記ラッチ信号が入力される前記駆動信
号出力手段の入力側にプルダウン抵抗又はプルアップ抵
抗を設けたことを特徴とする請求項１に記載の駆動回
路。
【請求項４】前記クロック信号が入力される前記駆動
信号出力手段の入力側にプルダウン抵抗又はプルアップ
抵抗を設けたことを特徴とする請求項２に記載の駆動回
路。
【請求項５】前記複数のスイッチング素子にそれぞれ
チョップ信号を入力して隣接する前記被駆動素子を互い
に反転した論理動作を行わせるようにしたことを特徴と
する請求項１又は２に記載の駆動回路。
【請求項６】前記スイッチング素子、前記シフトレジ
スタ、前記ラッチ回路、及び前記駆動信号出力手段をＩ
Ｃチップとしたことを特徴とする請求項１乃至５のいず
れかに記載の駆動回路。