JP2936632B2 - ＢｉＣＭＯＳ集積回路の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路の製造方法Info
- Publication number
- JP2936632B2 JP2936632B2 JP7986790A JP7986790A JP2936632B2 JP 2936632 B2 JP2936632 B2 JP 2936632B2 JP 7986790 A JP7986790 A JP 7986790A JP 7986790 A JP7986790 A JP 7986790A JP 2936632 B2 JP2936632 B2 JP 2936632B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- integrated circuit
- oxide film
- forming
- bicmos integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はBiCMOS集積回路の製造方法に関するものであ
る。
る。
〔従来の技術〕 バイポーラトランジスタとCMOSFETとを混載したBiCMO
S集積回路は、高速高出力と低消費電力とを併せ持つ特
徴を生かして、高速・高集積デバイスの開発が進められ
ている。
S集積回路は、高速高出力と低消費電力とを併せ持つ特
徴を生かして、高速・高集積デバイスの開発が進められ
ている。
従来技術によるBiCMOS集積回路について、第３図
（ａ）〜（ｃ）を参照して説明する。
（ａ）〜（ｃ）を参照して説明する。
第３図（ｃ）のＡ−Ｂ断面図を第３図（ｂ）に示す。
はじめに第３図（ａ）に示すように、Ｐ型シリコン基
板１の表面にN+型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長する。
板１の表面にN+型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長する。
つぎにLOCOS法により、フィールド酸化膜12を形成し
たのちＰウェル３を形成し、熱酸化によりゲート酸化膜
７を形成し、ゲート電極８と酸化シリコン膜14とを形成
する。
たのちＰウェル３を形成し、熱酸化によりゲート酸化膜
７を形成し、ゲート電極８と酸化シリコン膜14とを形成
する。
つぎに第３図（ｂ）に示すように、Ｐ型ベース10を形
成し、N+型ソース−ドレイン19、N+型エミッタ11、N+型
コレクタ20を形成し、P+型ソース−ドレイン６、P+型ベ
ース10を形成して、アルミ配線18を形成して完成する。
成し、N+型ソース−ドレイン19、N+型エミッタ11、N+型
コレクタ20を形成し、P+型ソース−ドレイン６、P+型ベ
ース10を形成して、アルミ配線18を形成して完成する。
BiCMOS集積回路は高速・高集積を目指して開発が進め
られているが、素子数が数十万〜数百万に達する規模の
BiCMOS集積回路を、実現可能なチップサイズに収容する
ことは困難であった。
られているが、素子数が数十万〜数百万に達する規模の
BiCMOS集積回路を、実現可能なチップサイズに収容する
ことは困難であった。
大規模な集積回路を設計するときは、CAD技術が駆使
した自動設計技術が不可欠であるが、従来技術によるBi
CMOS集積回路においては、バイポーラトランジスタとCM
OSFETとのデバイス構造が異質であるため、CMOSFET部の
みを自動設計し、バイポーラトランジスタ部を手作業で
追加する外なく、特にマスクパターンのレイアウト設計
効率が著しく悪かった。
した自動設計技術が不可欠であるが、従来技術によるBi
CMOS集積回路においては、バイポーラトランジスタとCM
OSFETとのデバイス構造が異質であるため、CMOSFET部の
みを自動設計し、バイポーラトランジスタ部を手作業で
追加する外なく、特にマスクパターンのレイアウト設計
効率が著しく悪かった。
本発明のBiCMOS集積回路の製造方法は、ＰチャネルMO
SFETのドレイン層とNPNバイポーラトランジスタのＰ型
ベース層とを共通とする、前記MOSFETのゲート酸化膜と
ポリシリコンゲート電極とを形成するときに、前記トラ
ンジスタのエミッタ形成予定領域に、ゲート酸化膜とダ
ミーポリシリコンとを形成し、前記ダミーポリシリコン
を除去して形成した開口部を通して、選択的に前記トラ
ンジスタのＰ型ベース層とN+型エミッタ層とを形成する
ものである。
SFETのドレイン層とNPNバイポーラトランジスタのＰ型
ベース層とを共通とする、前記MOSFETのゲート酸化膜と
ポリシリコンゲート電極とを形成するときに、前記トラ
ンジスタのエミッタ形成予定領域に、ゲート酸化膜とダ
ミーポリシリコンとを形成し、前記ダミーポリシリコン
を除去して形成した開口部を通して、選択的に前記トラ
ンジスタのＰ型ベース層とN+型エミッタ層とを形成する
ものである。
本発明の一実施例について、平面図である第１図
（ａ）、そのＡ−Ｂ断面図である第１図（ｂ）およびそ
の等価回路である第１図（ｃ）を参照して説明する。
（ａ）、そのＡ−Ｂ断面図である第１図（ｂ）およびそ
の等価回路である第１図（ｃ）を参照して説明する。
ここではVDD配線、GND配線およびグループ毎に設けら
れるN+VDD、P+GNDサブストレートコタクトは省略してあ
る。
れるN+VDD、P+GNDサブストレートコタクトは省略してあ
る。
第１図（ｃ）において、ＰチャネルMOSFETP1のドレイ
ンとNPNバイポーラトランジスタB1のベースとが、第１
図（ｂ）に示すように共通となっていて、ＮチャネルMO
SFETN1、N2と組み合わせて、第１図（ａ）に示すように
コンパクトなBiCMOSインバータ回路を構成している。
ンとNPNバイポーラトランジスタB1のベースとが、第１
図（ｂ）に示すように共通となっていて、ＮチャネルMO
SFETN1、N2と組み合わせて、第１図（ａ）に示すように
コンパクトなBiCMOSインバータ回路を構成している。
つぎにその製造工程について、ＰチャネルMOSFETおよ
びNPNバイポーラトランジスタの部分についてのみ、断
面図である第２図（ａ）〜（ｆ）を参照して説明する。
びNPNバイポーラトランジスタの部分についてのみ、断
面図である第２図（ａ）〜（ｆ）を参照して説明する。
はじめに第２図（ａ）に示すように、Ｐ型シリコン基
板１の表面にN+型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長し、ゲート酸化膜７を形成したのち、ゲー
ト電極８とダミーポリシリコン９とを形成する。
板１の表面にN+型埋込層２を形成し、Ｎ型エピタキシャ
ル層４を成長し、ゲート酸化膜７を形成したのち、ゲー
ト電極８とダミーポリシリコン９とを形成する。
つぎに第２図（ｂ）に示すように、ゲート電極８とダ
ミーポリシリコン９とをマスクとして、硼素イオンを加
速エネルギー40keV、注入量（ドース）５×1013cm-2注
入してLDD（Lightly Doped Drain）Ｐ型層13を形成す
る。
ミーポリシリコン９とをマスクとして、硼素イオンを加
速エネルギー40keV、注入量（ドース）５×1013cm-2注
入してLDD（Lightly Doped Drain）Ｐ型層13を形成す
る。
つぎに第２図（ｃ）に示すように、CVD法により厚さ
0.1〜0.3μｍの酸化シリコン膜14を形成する。
0.1〜0.3μｍの酸化シリコン膜14を形成する。
つぎに第２図（ｄ）に示すように、RIE法によりエッ
チバックしてダミーポリシリコン９を頭出しして、酸化
シリコン膜14からなるサイドウォール15を形成する。
チバックしてダミーポリシリコン９を頭出しして、酸化
シリコン膜14からなるサイドウォール15を形成する。
つぎに第２図（ｅ）に示すように、硼素イオンを加速
エネルギー30keV、注入量（ドース）５×1015cm-2注入
してP+型ソース−ドレイン６を形成する。
エネルギー30keV、注入量（ドース）５×1015cm-2注入
してP+型ソース−ドレイン６を形成する。
つぎに第２図（ｆ）に示すように、酸化シリコン膜16
を形成する。
を形成する。
つぎに第２図（ｇ）に示すように、ダミーポリシリコ
ン９の直上の酸化シリコン膜16を選択エッチングする。
ン９の直上の酸化シリコン膜16を選択エッチングする。
引続いて第２図（ｈ）に示すように、ダミーポリシリ
コン９を自己整合的にエッチングして、硼素イオンを加
速エネルギー30keV、注入量５×1013cm-2注入してＰ型
ベース10を形成する。
コン９を自己整合的にエッチングして、硼素イオンを加
速エネルギー30keV、注入量５×1013cm-2注入してＰ型
ベース10を形成する。
さらに第２図（ｉ）に示すように、厚さ1000〜3000Å
のポリシリコン層を堆積し、砒素イオンを加速エネルギ
ー50keV、注入量１×1016cm-2注入して選択エッチング
して、エミッタポリシリコン17とN+型エミッタ11とを形
成する。
のポリシリコン層を堆積し、砒素イオンを加速エネルギ
ー50keV、注入量１×1016cm-2注入して選択エッチング
して、エミッタポリシリコン17とN+型エミッタ11とを形
成する。
最後に第１図（ｂ）に示すように、層間絶縁膜21を形
成し、アルミ配線18を形成して、BiCMOS集積回路が完成
する。
成し、アルミ配線18を形成して、BiCMOS集積回路が完成
する。
本発明のBiCMOS集積回路は、LDD構造を有するMOSFET
のドレインと、ダミーポリシリコンを用いて自己整合的
に形成されたNPNバイポーラトランジスタのベースとが
共通となっているので、半導体基板上の占有面積を著し
く小さくすることができる。
のドレインと、ダミーポリシリコンを用いて自己整合的
に形成されたNPNバイポーラトランジスタのベースとが
共通となっているので、半導体基板上の占有面積を著し
く小さくすることができる。
これにより、集積度が極めて大きく、高速動作が可能
な、BiCMOS集積回路を得ることができた。
な、BiCMOS集積回路を得ることができた。
第１図（ａ）は本発明の一実施例を示す平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ｂ断面図、第１図（ｃ）は
第１図（ｃ）は第１図（ａ）の等価回路図、第２図
（ａ）〜（ｉ）は本発明の一実施例を製造工程順に示す
断面図、第３図（ａ），（ｂ）は従来技術によるBiCMOS
集積回路の製造方法を示す断面図、第３図（ｃ）は従来
技術によるBiCMOS集積回路の平面図である。 １……Ｐ型シリコン基板、２……N+型埋込層、３……Ｐ
ウェル、４……Ｎ型エピタキシャル層、５……N+型コレ
クタ、６……P+型ソース−ドレイン、6a……P+型ベー
ス、７……ゲート酸化膜、８……ゲートポリシリコン、
９……ダミーポリシリコン、10……Ｐ型ベース、11……
N+型エミッタ、12……フィールド酸化膜、13……LDDP型
層、14……酸化シリコン膜、15……LDD用サイドウォー
ル、16……酸化シリコン膜、17……エミッタポリシリコ
ン、18……アルミ配線、19……N+型ソース−ドレイン、
20……N+型コレクタ、21……層間絶縁膜。
（ｂ）は第１図（ａ）のＡ−Ｂ断面図、第１図（ｃ）は
第１図（ｃ）は第１図（ａ）の等価回路図、第２図
（ａ）〜（ｉ）は本発明の一実施例を製造工程順に示す
断面図、第３図（ａ），（ｂ）は従来技術によるBiCMOS
集積回路の製造方法を示す断面図、第３図（ｃ）は従来
技術によるBiCMOS集積回路の平面図である。 １……Ｐ型シリコン基板、２……N+型埋込層、３……Ｐ
ウェル、４……Ｎ型エピタキシャル層、５……N+型コレ
クタ、６……P+型ソース−ドレイン、6a……P+型ベー
ス、７……ゲート酸化膜、８……ゲートポリシリコン、
９……ダミーポリシリコン、10……Ｐ型ベース、11……
N+型エミッタ、12……フィールド酸化膜、13……LDDP型
層、14……酸化シリコン膜、15……LDD用サイドウォー
ル、16……酸化シリコン膜、17……エミッタポリシリコ
ン、18……アルミ配線、19……N+型ソース−ドレイン、
20……N+型コレクタ、21……層間絶縁膜。
Claims (1)
- 【請求項１】ＰチャネルMOSFETのドレイン層とNPNバイ
ポーラトランジスタのＰ型ベース層とを共通とする、前
記MOSFETのゲート酸化膜とポリシリコンゲート電極とを
形成するときに、前記トランジスタのエミッタ形成予定
領域に、ゲート酸化膜とダミーポリシリコンとを形成
し、前記ダミーポリシリコンを除去して形成した開口部
を通して、選択的に前記トランジスタのＰ型ベース層と
N+型エミッタ層とを形成することを特徴とするBiCMOS集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986790A JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7986790A JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278567A JPH03278567A (ja) | 1991-12-10 |
| JP2936632B2 true JP2936632B2 (ja) | 1999-08-23 |
Family
ID=13702160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7986790A Expired - Lifetime JP2936632B2 (ja) | 1990-03-28 | 1990-03-28 | ＢｉＣＭＯＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2936632B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4617527B2 (ja) * | 1999-04-08 | 2011-01-26 | 株式会社デンソー | 回路装置 |
-
1990
- 1990-03-28 JP JP7986790A patent/JP2936632B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03278567A (ja) | 1991-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5856003A (en) | Method for forming pseudo buried layer for sub-micron bipolar or BiCMOS device | |
| JPH058583B2 (ja) | ||
| JPH04345064A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3030963B2 (ja) | 半導体装置の製造方法 | |
| JPH0799764B2 (ja) | 集積回路及びその製造方法 | |
| JPH0410226B2 (ja) | ||
| JP3097092B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| US5786622A (en) | Bipolar transistor with a ring emitter | |
| JP2936632B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP2982420B2 (ja) | 半導体集積回路装置 | |
| JP3153358B2 (ja) | 半導体装置の製造方法 | |
| JP2633559B2 (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JP2528926B2 (ja) | 半導体装置およびその製造方法 | |
| JP3013784B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JPH045851A (ja) | 半導体装置の製造方法 | |
| JPH02162760A (ja) | 半導体集積回路 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JPH07101715B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2881833B2 (ja) | 半導体装置の製造方法 | |
| JP2616809B2 (ja) | 半導体装置 | |
| KR100321700B1 (ko) | 래치업방지를 위한 소자분리막을 갖는 합체된 바이폴라 트랜지스터와 모스트랜지스터 | |
| JP2982393B2 (ja) | 半導体装置の製造方法 | |
| JPS62293665A (ja) | 半導体集積回路装置の製造方法 | |
| JPH04267554A (ja) | ＢｉＭＯＳ半導体装置及びその製造方法 | |
| JPH07101717B2 (ja) | 半導体装置の製造方法 |