JP2910933B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2910933B2 JP2910933B2 JP2160333A JP16033390A JP2910933B2 JP 2910933 B2 JP2910933 B2 JP 2910933B2 JP 2160333 A JP2160333 A JP 2160333A JP 16033390 A JP16033390 A JP 16033390A JP 2910933 B2 JP2910933 B2 JP 2910933B2
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- Japan
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- frame
- data
- transmission
- data signal
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Description
【発明の詳細な説明】 〔概要〕 半導体装置に関し、 被試験データ通信制御装置単体で、かつ、被試験デー
タ通信制御装置内部および回線を含めた全体の試験を行
える半導体装置を提供することを目的とし、 送信チャネルデータに基づいて送信フレームを生成
し、該送信フレームをデータ信号としてデータ伝送相手
先に回線を介して直列データ伝送を行う送信フレーム組
立手段と、回線から直列データとして伝送されたデータ
信号を受信フレームとして取り込み、該受信フレームか
ら受信チャネルデータを生成する受信フレーム分解手段
と、を備えた半導体装置において、前記送信フレーム組
立手段から直列に伝送されるデータ信号を、直接、ある
いは回線を介して取り込むとともに、該取り込んだデー
タ信号の形式および内容を変更し、前記受信フレーム分
解手段に同期するデータ信号として該受信フレーム分解
手段に伝送するデータ変更手段を備えるように構成す
る。
タ通信制御装置内部および回線を含めた全体の試験を行
える半導体装置を提供することを目的とし、 送信チャネルデータに基づいて送信フレームを生成
し、該送信フレームをデータ信号としてデータ伝送相手
先に回線を介して直列データ伝送を行う送信フレーム組
立手段と、回線から直列データとして伝送されたデータ
信号を受信フレームとして取り込み、該受信フレームか
ら受信チャネルデータを生成する受信フレーム分解手段
と、を備えた半導体装置において、前記送信フレーム組
立手段から直列に伝送されるデータ信号を、直接、ある
いは回線を介して取り込むとともに、該取り込んだデー
タ信号の形式および内容を変更し、前記受信フレーム分
解手段に同期するデータ信号として該受信フレーム分解
手段に伝送するデータ変更手段を備えるように構成す
る。
本発明は、半導体装置に係り、詳しくは、例えば、IS
DN等の直列データ伝送における通信の分野に用いて好適
な、データの送受信が正常に行われたかどうかを試験す
るループバック試験回路を内蔵した半導体装置に関す
る。
DN等の直列データ伝送における通信の分野に用いて好適
な、データの送受信が正常に行われたかどうかを試験す
るループバック試験回路を内蔵した半導体装置に関す
る。
近年、データの送受信が正常に行われたかどうかを確
かめるために、被試験データ通信制御装置（以下、TEと
いう）から送信されたデータを、TE内部で、あるいは、
回線を介して、再度TEに折り返し、この折り返されたデ
ータと元の送信データとを比較して、回線や各種部品に
異常がないかを試験する、いわゆる、ループバック試験
回路を内蔵した半導体装置が数多く開発されている。
かめるために、被試験データ通信制御装置（以下、TEと
いう）から送信されたデータを、TE内部で、あるいは、
回線を介して、再度TEに折り返し、この折り返されたデ
ータと元の送信データとを比較して、回線や各種部品に
異常がないかを試験する、いわゆる、ループバック試験
回路を内蔵した半導体装置が数多く開発されている。
また、技術の進歩に伴って通信の利用方法もより一層
複雑になり、通信網も今までの単なる延長線上から新し
い概念のもとに、最新の技術と利用方法とを見通して、
社会のインフラストラクチャ（基盤設備）としての使用
に耐え得る新しい通信網としてのISDN（Integrated Ser
vices Digtal Network:サービス総合デジタル網）と呼
ばれる通信網が提供されている。
複雑になり、通信網も今までの単なる延長線上から新し
い概念のもとに、最新の技術と利用方法とを見通して、
社会のインフラストラクチャ（基盤設備）としての使用
に耐え得る新しい通信網としてのISDN（Integrated Ser
vices Digtal Network:サービス総合デジタル網）と呼
ばれる通信網が提供されている。
ISDNでの通信プロトコルは、従来の通信網でのプロト
コルと異なるため、データの送受信が正常に行われたか
どうかの試験も従来の簡単な試験方法を用いることがで
きず、複雑なものとなる。そこで、ISDNにおいても従来
通りの簡単な試験方法で試験が行えることが要求され
る。
コルと異なるため、データの送受信が正常に行われたか
どうかの試験も従来の簡単な試験方法を用いることがで
きず、複雑なものとなる。そこで、ISDNにおいても従来
通りの簡単な試験方法で試験が行えることが要求され
る。
従来、ISDN以前の例えば、HDLC（Highlevel Data Lin
k Control:ハイレベルデータリンク制御手順）等におい
て、その送受信フレームのフレーム構成は別表１に示す
ように、送信フレームと受信フレームとの間には時間的
な位相差がなく、また仮に、位相差があった場合でもフ
レーム同期用ビット（以下、Ｆビットという）によって
データ信号の始まりを検出して同期を取るために位相差
を考慮する必要がない。すなわち、直列データの通信制
御用装置において、データの送受信が正常に行われたか
どうかを確かめるためループバック試験を行うために
は、第４図に示すように、TE1に接続された回線２の任
意のポイントＰを短絡させることにより、簡単にループ
バック試験を行うことができる。ところが、近年注目さ
れているISDNでは、その通信プロトコルにより別表２に
示すように、送信側と受信側との間に２ビットの位相差
（以下、オフセットという）が存在する。すなわち、こ
のオフセットのため、前述のように、短絡によるループ
バック試験を行おうとしても受信側へのデータ信号に対
して送信側は常にオフセットを維持しようとするため
に、いつまでたっても同期が取れず、結果として短絡に
よるループバック試験を行うことはできない。この場
合、第５図に示すように、通信相手３として疑似的な網
終端装置（以下、NTという）を用意して対向通信させる
ことで、ループバック試験を行うことができるが、試験
の際にNTを必要とするため、可動性に乏しいものとな
る。
k Control:ハイレベルデータリンク制御手順）等におい
て、その送受信フレームのフレーム構成は別表１に示す
ように、送信フレームと受信フレームとの間には時間的
な位相差がなく、また仮に、位相差があった場合でもフ
レーム同期用ビット（以下、Ｆビットという）によって
データ信号の始まりを検出して同期を取るために位相差
を考慮する必要がない。すなわち、直列データの通信制
御用装置において、データの送受信が正常に行われたか
どうかを確かめるためループバック試験を行うために
は、第４図に示すように、TE1に接続された回線２の任
意のポイントＰを短絡させることにより、簡単にループ
バック試験を行うことができる。ところが、近年注目さ
れているISDNでは、その通信プロトコルにより別表２に
示すように、送信側と受信側との間に２ビットの位相差
（以下、オフセットという）が存在する。すなわち、こ
のオフセットのため、前述のように、短絡によるループ
バック試験を行おうとしても受信側へのデータ信号に対
して送信側は常にオフセットを維持しようとするため
に、いつまでたっても同期が取れず、結果として短絡に
よるループバック試験を行うことはできない。この場
合、第５図に示すように、通信相手３として疑似的な網
終端装置（以下、NTという）を用意して対向通信させる
ことで、ループバック試験を行うことができるが、試験
の際にNTを必要とするため、可動性に乏しいものとな
る。
そこで、TE単体でループバック試験を行える半導体装
置が求められ、このような半導体装置としては、例え
ば、第６図に示すようなものがある。
置が求められ、このような半導体装置としては、例え
ば、第６図に示すようなものがある。
第６図において、半導体装置４は、大きく分けて、送
信フレーム組立手段５、受信フレーム分解手段６、制御
レジスタ７、セレクタ８により構成され、さらに、セレ
クタ８は、オアゲートOR1,OR2、アンドゲートAND1〜AND
4、インバータINV1から構成されている。なお、OR3はオ
アゲート、９は制御レジスタ７の動作を制御するCPU、1
0は周辺装置であり、周辺装置10は、例えば、トラン
ス，ドライバ，レシーバ等から構成される。
信フレーム組立手段５、受信フレーム分解手段６、制御
レジスタ７、セレクタ８により構成され、さらに、セレ
クタ８は、オアゲートOR1,OR2、アンドゲートAND1〜AND
4、インバータINV1から構成されている。なお、OR3はオ
アゲート、９は制御レジスタ７の動作を制御するCPU、1
0は周辺装置であり、周辺装置10は、例えば、トラン
ス，ドライバ，レシーバ等から構成される。
送信フレーム組立手段５は、送信チャネルおよび
からの送信チャネルデータに基づいて送信フレームを生
成し、この送信フレームをデータ信号として周辺装置10
から回線２を介して直列データ伝送を行う。
からの送信チャネルデータに基づいて送信フレームを生
成し、この送信フレームをデータ信号として周辺装置10
から回線２を介して直列データ伝送を行う。
受信フレーム分解手段６は、回線２から直列データ伝
送されたデータ信号を受信フレームとして周辺装置10を
介して取り込み、この受信フレームを分解して受信チャ
ネルデータを生成し、セレクタ８を介して受信チャネル
およびにデータ伝送を行う。
送されたデータ信号を受信フレームとして周辺装置10を
介して取り込み、この受信フレームを分解して受信チャ
ネルデータを生成し、セレクタ８を介して受信チャネル
およびにデータ伝送を行う。
セレクタ８は、送信チャネルおよびからのデータ
信号が送信フレーム組立手段５に送られる前の信号を取
り込み、この取り込んだ信号と受信フレーム分解手段６
かの信号とを、制御レジスタ７からの制御信号に基づい
て択一的に選択し、受信チャネルおよびにデータ伝
送を行う。
信号が送信フレーム組立手段５に送られる前の信号を取
り込み、この取り込んだ信号と受信フレーム分解手段６
かの信号とを、制御レジスタ７からの制御信号に基づい
て択一的に選択し、受信チャネルおよびにデータ伝
送を行う。
以上の構成において、通常の通信時は、制御レジスタ
７によってセレクタ８が受信フレーム分解手段６からの
信号を選択するように制御される。すなわち、送信時に
は、送信チャネルおよびからのデータ信号が送信フ
レーム組立手段５、周辺装置10を介して回線２に伝送さ
れ、通信相手３（例えば、NT等）にデータ伝送される。
一方、受信時には、通信相手３からのデータ信号が回線
２、周辺装置10を介して受信フレーム分解手段６に取り
込まれ、セレクタ８を介して受信チャネルおよびに
データ伝送が行われる。
７によってセレクタ８が受信フレーム分解手段６からの
信号を選択するように制御される。すなわち、送信時に
は、送信チャネルおよびからのデータ信号が送信フ
レーム組立手段５、周辺装置10を介して回線２に伝送さ
れ、通信相手３（例えば、NT等）にデータ伝送される。
一方、受信時には、通信相手３からのデータ信号が回線
２、周辺装置10を介して受信フレーム分解手段６に取り
込まれ、セレクタ８を介して受信チャネルおよびに
データ伝送が行われる。
また、ループバック試験時は、制御レジスタ７によっ
てセレクタ８が送信フレーム組立手段５に送られる前の
信号を選択するように制御される。これによって、送信
チャネルおよびからのデータ信号は、オフセットを
維持しようとする働きを有する、送信フレーム組立手段
５および受信フレーム分解手段６を通ることがなく、直
接送信チャネルおよびからのデータ信号が受信チャ
ネルおよびに折り返されるので、TE1単体でループ
バック試験が行える。
てセレクタ８が送信フレーム組立手段５に送られる前の
信号を選択するように制御される。これによって、送信
チャネルおよびからのデータ信号は、オフセットを
維持しようとする働きを有する、送信フレーム組立手段
５および受信フレーム分解手段６を通ることがなく、直
接送信チャネルおよびからのデータ信号が受信チャ
ネルおよびに折り返されるので、TE1単体でループ
バック試験が行える。
しかしながら、このような従来の半導体装置にあって
は、オフセットによって同期が取れなくなるという問題
をなくすために、ループバック試験の際の経路が、送信
フレーム組立手段５および受信フレーム分解手段６、さ
らには回線２を通らないという構成となっていたため、
第６図中矢印（ａ）側（TE1内部）の試験は行えるもの
の、同図中矢印（ｂ）側（TE1外部，半導体装置，回線
２）の試験が行えないという問題点があった。
は、オフセットによって同期が取れなくなるという問題
をなくすために、ループバック試験の際の経路が、送信
フレーム組立手段５および受信フレーム分解手段６、さ
らには回線２を通らないという構成となっていたため、
第６図中矢印（ａ）側（TE1内部）の試験は行えるもの
の、同図中矢印（ｂ）側（TE1外部，半導体装置，回線
２）の試験が行えないという問題点があった。
そこで本発明は、TE単体で、かつ、TE内部および回線
を含めた全体の試験を行える半導体装置を提供すること
を目的としている。
を含めた全体の試験を行える半導体装置を提供すること
を目的としている。
本発明による半導体装置は上記目的達成のため、送信
チャネルデータに基づいて送信フレームを生成し、該送
信フレームをデータ信号としてデータ伝送相手先に回線
を介して直列データ伝送を行う送信フレーム組立手段
と、回線から直列データとして伝送されたデータ信号を
受信フレームとして取り込み、該受信フレームから受信
チャネルデータを生成する受信フレーム分解手段と、を
備えた半導体装置において、前記送信フレーム組立手段
から直列に伝送されるデータ信号を、直接、あるいは回
線を介して取り込むとともに、該取り込んだデータ信号
の形式および内容を変更し、前記受信フレーム分解手段
に同期するデータ信号として該受信フレーム分解手段に
伝送するデータ変更手段を備えるように構成している。
チャネルデータに基づいて送信フレームを生成し、該送
信フレームをデータ信号としてデータ伝送相手先に回線
を介して直列データ伝送を行う送信フレーム組立手段
と、回線から直列データとして伝送されたデータ信号を
受信フレームとして取り込み、該受信フレームから受信
チャネルデータを生成する受信フレーム分解手段と、を
備えた半導体装置において、前記送信フレーム組立手段
から直列に伝送されるデータ信号を、直接、あるいは回
線を介して取り込むとともに、該取り込んだデータ信号
の形式および内容を変更し、前記受信フレーム分解手段
に同期するデータ信号として該受信フレーム分解手段に
伝送するデータ変更手段を備えるように構成している。
本発明では、データ変更手段によって、送信フレーム
組立手段から直列に伝送されるデータ信号が、受信フレ
ーム分解手段に同期するデータ信号に形式および内容が
変更されて、この受信フレーム分解手段に伝送される。
すなわち、ループバック試験の際の経路に送信フレーム
組立手段，受信フレーム分解手段，回線等が含まれても
オフセットが吸収される。
組立手段から直列に伝送されるデータ信号が、受信フレ
ーム分解手段に同期するデータ信号に形式および内容が
変更されて、この受信フレーム分解手段に伝送される。
すなわち、ループバック試験の際の経路に送信フレーム
組立手段，受信フレーム分解手段，回線等が含まれても
オフセットが吸収される。
したがって、TE単体で、かつ、TE内部および回線を含
めた全体の試験がなされる。
めた全体の試験がなされる。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体装置の一実施例を示
し、第１図はその概略全体構成図、第２図はその具体的
な構成を示す図であり、これらの図において、第６図に
示す従来例と同一番号は同一または相当部分を示す。
し、第１図はその概略全体構成図、第２図はその具体的
な構成を示す図であり、これらの図において、第６図に
示す従来例と同一番号は同一または相当部分を示す。
まず、構成を説明する。
第１図において、11はデータ変更手段であり、データ
変更手段11は、直列データ伝送における送信フレームと
受信フレームとの間に時間的位相差が存在した場合、こ
の位相差を補正する位相補正手段12と、直列データ伝送
における送信フレームと受信フレームとのフレーム形式
内容が異なる場合、この受信フレームの形式内容と送信
フレームの形式内容とを交換する形式内容変更手段13と
から構成されている。
変更手段11は、直列データ伝送における送信フレームと
受信フレームとの間に時間的位相差が存在した場合、こ
の位相差を補正する位相補正手段12と、直列データ伝送
における送信フレームと受信フレームとのフレーム形式
内容が異なる場合、この受信フレームの形式内容と送信
フレームの形式内容とを交換する形式内容変更手段13と
から構成されている。
8aは第１セレクタ、8bは第２セレクタであり、第１セ
レクタ8aは、送信フレーム組立手段５から送信フレーム
として送られる信号を取り込み、この取り込んだ信号と
回線２を介して受信フレーム分解手段６に送られてきた
信号とを、制御レジスタ７からの制御信号に基づいて択
一的に選択し、データ変更手段11にデータ伝送を行い、
一方、第２セレクタ8bは、データ変更手段11から送られ
る信号と回線２を介して受信フレーム分解手段６に送ら
れてきた信号とを、制御レジスタ７からの制御信号に基
づいて択一的に選択し、受信フレーム分解手段６にデー
タ伝送を行う。
レクタ8aは、送信フレーム組立手段５から送信フレーム
として送られる信号を取り込み、この取り込んだ信号と
回線２を介して受信フレーム分解手段６に送られてきた
信号とを、制御レジスタ７からの制御信号に基づいて択
一的に選択し、データ変更手段11にデータ伝送を行い、
一方、第２セレクタ8bは、データ変更手段11から送られ
る信号と回線２を介して受信フレーム分解手段６に送ら
れてきた信号とを、制御レジスタ７からの制御信号に基
づいて択一的に選択し、受信フレーム分解手段６にデー
タ伝送を行う。
第１セレクタ8a、第２セレクタ8b、データ変更手段11
の具体的な回路構成は、第２図に示す。
の具体的な回路構成は、第２図に示す。
第１セレクタ8aは、インバータINV2、アンドゲートAN
D5,AND6、オアゲートOR4からなり、通常、回線２を介し
て受信フレーム分解手段６に送られてきた信号を選択す
る場合、制御レジスタ７から第１セレクタ8aに“L"を送
ると、アンドゲートAND5の一方入力に“L"、アンドゲー
トAND6の一方入力にはインバータINV2を介して“H"を入
力することとなり、アンドゲートAND6に接続されている
回線２からの信号を選択できる。そして、送信フレーム
組立手段５からの信号を選択する場合、制御レジスタ７
から第１セレクタ8aに“H"を送ると、アンドゲートAND5
の一方入力に“H"、アンドゲートAND6の一方入力にはイ
ンバータINV2を介して“L"を入力することとなり、送信
フレーム組立手段５からの直列伝送される信号を選択で
きる。
D5,AND6、オアゲートOR4からなり、通常、回線２を介し
て受信フレーム分解手段６に送られてきた信号を選択す
る場合、制御レジスタ７から第１セレクタ8aに“L"を送
ると、アンドゲートAND5の一方入力に“L"、アンドゲー
トAND6の一方入力にはインバータINV2を介して“H"を入
力することとなり、アンドゲートAND6に接続されている
回線２からの信号を選択できる。そして、送信フレーム
組立手段５からの信号を選択する場合、制御レジスタ７
から第１セレクタ8aに“H"を送ると、アンドゲートAND5
の一方入力に“H"、アンドゲートAND6の一方入力にはイ
ンバータINV2を介して“L"を入力することとなり、送信
フレーム組立手段５からの直列伝送される信号を選択で
きる。
第２セレクタ8bは、インバータINV3、アンドゲートAN
D7,AND8、オアゲートOR5からなり、第１セレクタ8aと同
様にして、制御レジスタ７から“L",“H"の制御信号に
基づいて、データ変更手段11から送られる信号と回線２
を介して受信フレーム分解手段６に送られてきた信号と
を、択一的に選択する。
D7,AND8、オアゲートOR5からなり、第１セレクタ8aと同
様にして、制御レジスタ７から“L",“H"の制御信号に
基づいて、データ変更手段11から送られる信号と回線２
を介して受信フレーム分解手段６に送られてきた信号と
を、択一的に選択する。
データ変更手段11は、位相補正手段12をなす11ビット
シフトレジスタ14、および、Ｄフリップフロップ回路1
5、形式内容変更手段13をなすＡビット作成部16、オア
ゲートOR7からなっている。
シフトレジスタ14、および、Ｄフリップフロップ回路1
5、形式内容変更手段13をなすＡビット作成部16、オア
ゲートOR7からなっている。
次に、第３図に基づいて作用を説明する。
第３図は、動作例を説明するタイミングチャートであ
り、図中、Ａ〜Ｊは、第２図における各点Ａ〜Ｊでの信
号を示し、‘F'はフレームの先頭を示すビット、‘L'は
ISDN網で伝送される疑似３値符号において直流平衡を取
るビット、‘A'は伝送されたフレームデータが意味を持
つかどうかを調べるためのビットであり、意味を持って
いるときには‘H'が伝送されるものとする。S11〜S14,S
21〜S24は送信チャネルデータ、R11〜R14,R21〜R24は受
信チャネルデータを示している。
り、図中、Ａ〜Ｊは、第２図における各点Ａ〜Ｊでの信
号を示し、‘F'はフレームの先頭を示すビット、‘L'は
ISDN網で伝送される疑似３値符号において直流平衡を取
るビット、‘A'は伝送されたフレームデータが意味を持
つかどうかを調べるためのビットであり、意味を持って
いるときには‘H'が伝送されるものとする。S11〜S14,S
21〜S24は送信チャネルデータ、R11〜R14,R21〜R24は受
信チャネルデータを示している。
通常の通信動作は、送信チャネル，送信チャネル
から伝送される送信チャネルデータS11〜S14,S21〜S24
に基づいて、送信フレーム組立手段５により通信速度変
換および‘F',‘L'ビットが付加され、送信フレームと
して周辺装置10を介して回線２に伝送される。また、通
信相手３から送られてきたデータは受信フレームとして
受信フレーム分解手段６により受信チャネルデータR11
〜R14,R21〜R24が抽出され、さらに、通信速度変換がな
されて受信チャネル，受信チャネルに伝送される。
から伝送される送信チャネルデータS11〜S14,S21〜S24
に基づいて、送信フレーム組立手段５により通信速度変
換および‘F',‘L'ビットが付加され、送信フレームと
して周辺装置10を介して回線２に伝送される。また、通
信相手３から送られてきたデータは受信フレームとして
受信フレーム分解手段６により受信チャネルデータR11
〜R14,R21〜R24が抽出され、さらに、通信速度変換がな
されて受信チャネル，受信チャネルに伝送される。
次に、ループバック試験を行う場合、まず、制御レジ
スタ７から第１セレクタ8aおよび第２セレクタ8bに“H"
が送られ、送信フレーム組立手段５から伝送される送信
フレームが、第１セレクタ8aから11ビットシフトレジス
タ14、Ｄフリップフロップ回路15、Ａビット作成部16、
オアゲートOR7、そして第２セレクタ8bを通って受信フ
レーム分解手段６に伝送される経路が選択される。
スタ７から第１セレクタ8aおよび第２セレクタ8bに“H"
が送られ、送信フレーム組立手段５から伝送される送信
フレームが、第１セレクタ8aから11ビットシフトレジス
タ14、Ｄフリップフロップ回路15、Ａビット作成部16、
オアゲートOR7、そして第２セレクタ8bを通って受信フ
レーム分解手段６に伝送される経路が選択される。
第１セレクタ8aから伝送される送信フレームＣは、11
ビットシフトレジスタ14、Ｄフリップフロップ回路15に
より、11ビット分データが遅延する方向にシフトし、オ
アゲートOR7の一方入力に送られる。ここで、このシフ
トされた送信フレームＥには‘A'ビットが含まれていな
いので、Ａビット作成部16の出力信号ＧがオアゲートOR
7の他方入力に送られ、オアゲートOR7の論理和Ｅが第２
セレクタ8bに送られる。ここで、制御レジスタ７からの
ループバック制御ビットＨが“L"から“H"に遷移する
と、第２セレクタ8bに回線２側から送られてきた受信フ
レームＤと、データ変更手段11からの受信フレームとが
切り替えられ、時間的な位相差もなく第２セレクタ8bか
ら受信フレーム分解手段６に伝送される。受信フレーム
分解手段６では、送られてきた受信フレームＨが、意味
を持ったフレームデータとして処理され、データが分解
されて受信チャネルデータが取り出され、速度変換の後
に受信チャネル，受信チャネルに伝送される。
ビットシフトレジスタ14、Ｄフリップフロップ回路15に
より、11ビット分データが遅延する方向にシフトし、オ
アゲートOR7の一方入力に送られる。ここで、このシフ
トされた送信フレームＥには‘A'ビットが含まれていな
いので、Ａビット作成部16の出力信号ＧがオアゲートOR
7の他方入力に送られ、オアゲートOR7の論理和Ｅが第２
セレクタ8bに送られる。ここで、制御レジスタ７からの
ループバック制御ビットＨが“L"から“H"に遷移する
と、第２セレクタ8bに回線２側から送られてきた受信フ
レームＤと、データ変更手段11からの受信フレームとが
切り替えられ、時間的な位相差もなく第２セレクタ8bか
ら受信フレーム分解手段６に伝送される。受信フレーム
分解手段６では、送られてきた受信フレームＨが、意味
を持ったフレームデータとして処理され、データが分解
されて受信チャネルデータが取り出され、速度変換の後
に受信チャネル，受信チャネルに伝送される。
このように本実施例では、ループバック試験の際の経
路に送信フレーム組立手段，受信フレーム分解手段，お
よび回線等を含んでも、データ変更手段によってオフセ
ットを吸収することができ、送信フレーム組立手段から
直列に伝送されるデータ信号を、受信フレーム分解手段
に同期するデータ信号として伝送するこができる。
路に送信フレーム組立手段，受信フレーム分解手段，お
よび回線等を含んでも、データ変更手段によってオフセ
ットを吸収することができ、送信フレーム組立手段から
直列に伝送されるデータ信号を、受信フレーム分解手段
に同期するデータ信号として伝送するこができる。
したがって、TE単体でループバック試験を行うことが
でき、かつ、TE内部および回線を含めた全体の試験を行
うことができる。
でき、かつ、TE内部および回線を含めた全体の試験を行
うことができる。
なお、上記実施例は送信フレームをTE内部でループバ
ックさせた場合を例にとって説明しているが、制御レジ
スタから第１セレクタ8aへの制御信号を“L"にすること
で、TE外部で折り返してループバック試験を行ってもよ
く、また、送信フレームをシフトすることにより、‘A'
ビットを付加した後のフレームデータ（第２図中オアゲ
ートOR7の出力）を通信制御用半導体装置の外部へ伝送
し、ループバック試験を行ってもよい。
ックさせた場合を例にとって説明しているが、制御レジ
スタから第１セレクタ8aへの制御信号を“L"にすること
で、TE外部で折り返してループバック試験を行ってもよ
く、また、送信フレームをシフトすることにより、‘A'
ビットを付加した後のフレームデータ（第２図中オアゲ
ートOR7の出力）を通信制御用半導体装置の外部へ伝送
し、ループバック試験を行ってもよい。
本発明では、ループバック試験の際の経路に例えば、
送信フレーム組立手段、受信フレーム分解手段，および
回線等を含んでも、データ変更手段によってオフセット
を吸収することができ、送信フレーム組立手段から直列
に伝送されるデータ信号を、受信フレーム分解手段に同
期するデータ信号として伝送することができる。
送信フレーム組立手段、受信フレーム分解手段，および
回線等を含んでも、データ変更手段によってオフセット
を吸収することができ、送信フレーム組立手段から直列
に伝送されるデータ信号を、受信フレーム分解手段に同
期するデータ信号として伝送することができる。
したがって、TE単体でループバック試験を行うことが
でき、かつ、TE内部および回線を含めた全体の試験を行
うことができる。
でき、かつ、TE内部および回線を含めた全体の試験を行
うことができる。
第１〜３図は本発明に係る半導体装置の一実施例を示す
図であり、 第１図はその概略全体構成図、 第２図はその具体的な回路構成を示す図、 第３図はその動作例を示すタイミングチャート、 第４図は従来の試験方法を示す図、 第５図は他の従来の試験方法を示す図、 第６図は従来例の具体的な回路構成を示す図である。 １……TE（被試験データ通信制御装置）、２……回線、
３……通信相手（NT:網終端装置）、４……通信制御用
半導体装置、５……送信フレーム組立手段、６……受信
フレーム分解手段、７……制御レジスタ、８……セレク
タ、９……CPU、10……周辺装置、11……データ変更手
段、12……位相補正手段、13……形式内容変更手段、14
……11ビットシフトレジスタ、15……Ｄフリップフロッ
プ回路、16……Ａビット作成部。
図であり、 第１図はその概略全体構成図、 第２図はその具体的な回路構成を示す図、 第３図はその動作例を示すタイミングチャート、 第４図は従来の試験方法を示す図、 第５図は他の従来の試験方法を示す図、 第６図は従来例の具体的な回路構成を示す図である。 １……TE（被試験データ通信制御装置）、２……回線、
３……通信相手（NT:網終端装置）、４……通信制御用
半導体装置、５……送信フレーム組立手段、６……受信
フレーム分解手段、７……制御レジスタ、８……セレク
タ、９……CPU、10……周辺装置、11……データ変更手
段、12……位相補正手段、13……形式内容変更手段、14
……11ビットシフトレジスタ、15……Ｄフリップフロッ
プ回路、16……Ａビット作成部。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/14
Claims (3)
- 【請求項１】送信チャネルデータに基づいて送信フレー
ムを生成し、該送信フレームをデータ信号としてデータ
伝送相手先に回線を介して直列データ伝送を行う送信フ
レーム組立手段と、 回線から直列データとして伝送されたデータ信号を受信
フレームとして取り込み、該受信フレームから受信チャ
ネルデータを生成する受信フレーム分解手段と、を備え
た半導体装置において、 前記送信フレーム組立手段から直列に伝送されるデータ
信号を、直接、あるいは回線を介して取り込むととも
に、該取り込んだデータ信号の形式および内容を変更
し、前記受信フレーム分解手段に同期するデータ信号と
して該受信フレーム分解手段に伝送するデータ変更手段
を備えたことを特徴とする半導体装置。 - 【請求項２】前記データ変更手段は、前記データ信号の
位相を補正する位相補正手段を備え、 該位相補正手段は、直列データ伝送における送信フレー
ムと受信フレームとの間に時間的位相差が存在した場
合、該位相差を補正することを特徴とする請求項１記載
の半導体装置。 - 【請求項３】前記データ変更手段は、前記データ信号の
フレーム形式内容を変更する形式内容変更手段を備え、 該形式変更手段は、直列データ伝送における送信フレー
ムと受信フレームとのフレーム形式内容が異なる場合、
該受信フレームの形式内容を送信フレームの形式内容に
変換することを特徴とする請求項１または２記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160333A JP2910933B2 (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160333A JP2910933B2 (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0451631A JPH0451631A (ja) | 1992-02-20 |
| JP2910933B2 true JP2910933B2 (ja) | 1999-06-23 |
Family
ID=15712705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160333A Expired - Fee Related JP2910933B2 (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910933B2 (ja) |
-
1990
- 1990-06-19 JP JP2160333A patent/JP2910933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451631A (ja) | 1992-02-20 |
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