JPH08223249A - インタフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】 特定の長さのストップビットのみ用いること
ができる調歩同期方式のシリアルインタフェースを用い
ながら、ストップビットを短縮する。 【構成】 シリアルインタフェース１０は、ボーレイト
クロック信号ＣＫに同期し、スタートビット及びストッ
プビットを含むシリアル伝送データを調歩同期方式で順
次送信する。該シリアルインタフェース１０は、ストッ
プビット送信中に信号ＳＴを出力する。ストップビット
を短縮し、データ転送速度を向上する場合、信号ＳＰを
入力する。信号ＳＴ及びＳＰから生成される信号ＢＲに
応じ、クロックオシレータ２０のボーレイトクロック信
号ＣＫの周波数がストップビットの期間だけ高められ、
ストップビットの長さが短縮される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ボーレイトクロックオ
シレータ及びシリアルインタフェースを備え、前記ボー
レイトクロックオシレータからのボーレイトクロック信
号に同期して、スタートビット及びストップビットで挟
まれる送信データの、これら全体を１単位のシリアル伝
送データとして、次々に前記シリアルインタフェースか
ら伝送路へ調歩同期式で送信するインタフェース装置に
係り、特に、特定の長さのストップビットのみ用いるこ
とができる調歩同期方式のシリアルインタフェースを用
いながら、所定ボーレイトでシリアル伝送データを送信
する際に、当該ボーレイトを基準として定まる最大デー
タ転送速度を上回る速度で送信することができるインタ
フェース装置に関する。

【０００２】

【従来の技術】従来から、モデム（ＭＯＤＥＭ：modula
tor demodulator ）から伝送路へシリアルに送り出すデ
ータの変復調方式には、ＦＳＫ（frequency shift keyi
ng）が採用されている。又、このようなＦＳＫのモデム
−モデム間のデータ伝送には、一般には調歩同期方式が
採用されている。

【０００３】又、データ転送速度をより向上する場合の
モデムの変復調方式には、近年では、ＰＳＫ（phase sh
ift keying）やＱＡＭ（quardrature amplitude modula
tion）が主流として用いられている。

【０００４】モデム−モデム間のデータ転送においてこ
れらＰＳＫやＱＡＭの変復調方式を用いる場合、データ
転送方式には、通常、同期方式が用いられている。一
方、この場合、モデムを接続するコンピュータ等の通信
端末装置（以降、ＤＴＥ（dataterminal equipment ）
と称する）とモデムとの間では、従来から、又現在に至
っても、通常、データ転送方式として調歩同期方式が用
いられている。

【０００５】従って、モデム−モデム間でＦＳＫの変復
調方式を用いる場合、ＤＴＥ−モデム間、及びモデム−
モデム間が、通常いずれも調歩同期方式となる。一方、
モデム−モデム間でＰＳＫやＱＡＭの変復調方式を用い
る場合、一般には、ＤＴＥ−モデム間のデータ転送方式
が調歩同期方式である一方、モデム−モデム間はこれと
異なって同期方式となる。このようにＤＴＥ−モデム間
とモデム−モデム間とでデータ転送方式が異なる場合、
通常、モデム内で同期／非同期変換を行う。

【０００６】この同期／非同期変換を行う場合などで、
２つのシリアルデータ伝送間でデータ転送速度の調整を
行う必要が生じる場合がある。これは、タンデムに接続
される２つのシリアルデータ伝送のデータ転送速度が仮
に同一に設定されているとしても、これらの間には微妙
な格差が生じてしまうからである。従って、このように
タンデム接続される２つのシリアルデータ伝送の間で、
前段のデータ転送速度に対して後段のデータ転送速度が
遅い場合、後段のデータ転送速度を速くするようモデム
で速度調整を行う。あるいは、前段のデータ転送速度に
対して後段のデータ転送速度が速い場合、後段のデータ
転送速度を遅くするようモデムで速度調整を行う。な
お、このような速度調整を、以降、シリアルデータ伝送
の速度調整と称する。

【０００７】従来から、このような速度調整は、後段側
のシリアルデータ伝送の際に、ストップビットの短縮あ
るいは伸長によって行っている。即ち、後段のデータ転
送速度が遅い場合、後段のシリアルデータ伝送時のスト
ップビットをある頻度で削除したり短縮したりする。一
方、後段のデータ転送速度が速い場合、後段のシリアル
データ伝送時のストップビットをある頻度で長くしてい
る。なお、このような速度調整を、以降、ストップビッ
ト長の調整による速度調整と称する。

【０００８】通常、ＤＴＥから送られた送信データ群に
対してヘッダ等を付加し、モデム−モデム間で何等かの
プロトコルを用いる場合がある。通常、このようなプロ
トコルの処理を行ったり、フロー制御を行う場合、一方
から受信されたシリアル伝送データをモデム内で一旦パ
ラレルのデータに変換し、ＦＩＦＯ（first-in-first-o
ut）バッファ等を用いながら、ヘッダ付加等を行う。
又、このような処理を行った後に、処理後のパラレルの
データを再びシリアルにして、他方へとシリアルデータ
伝送する。

【０００９】このような場合、モデム内の処理によっ
て、シリアルデータ伝送の速度調整も同時になされてし
まう。又、プロトコルを用いる場合には、ＤＴＥ−モデ
ム間のデータ転送速度とモデム−モデム間のデータ転送
速度が異なることは、通常前提とされている。従って、
このようにプロトコルを用いる場合、前述のようなスト
ップビット長の調整による速度調整は不必要である。
又、プロトコル処理を行ったり、フロー制御を行う場
合、通常、データの消失等のエラーが発生した場合のモ
デム内でのエラー復旧処理が用意されている。

【００１０】しかしながら、このようなプロトコル処理
を行わず、又ＤＴＥ−モデム間で何等かのフロー制御を
行わない場合、即ちいわゆるグレイトモードでは、前述
のようなストップビットの長さの調節による速度調整が
必要となる。

【００１１】このようなダイレクトモードでは、一般に
は同期／非同期変換器を用いて、タンデムの２つのシリ
アルデータ伝送を直結することで、伝送するシリアルデ
ータをモデム内部でパラレルデータに変換せず、シリア
ルデータのまま処理している。

【００１２】

【発明が達成しようとする課題】しかしながら、前述の
ようなストップビット長の調整による速度調整は、同期
／非同期変換器など、特殊なハードウェアを要するとい
う問題がある。このため、プロトコル処理やフロー制御
を行うシリアルデータ伝送に用いるハードウェアを、通
常、ストップビット長の調節による速度調整に用いるこ
とはできなかった。例えば、このようなダイレクトモー
ドのモデム機能と共に、プロトコル制御やフロー制御の
シリアルデータ伝送を行うモデム機能をともに備える場
合、それぞれ独立したハードウェアを備えるのが一般的
である。

【００１３】例えば、従来から、ＵＳＡＲＴ（universa
l synchronous and asynchronous receiver-transmitte
r ）等と称する、汎用の調歩同期方式のシリアルデータ
伝送用、及び、同期方式のシリアルデータ伝送用のＬＳ
Ｉが提供されている。又、ＵＡＲＴ（universal asynch
ronous receiver-transmitter ）等と称する、汎用の調
歩同期方式のシリアルデータ伝送用のＬＳＩが提供され
ている。このような汎用のＬＳＩにおいて、調歩同期方
式の場合、一般に、１ビット又は２ビットの２種類の長
さのストップビットしか対応できない。又、同期方式の
場合、一般に、０ビット、１ビット又は２ビットの、特
定の長さのストップビットのシリアル伝送データしか生
成することができない。このため、例えば調歩同期方式
でデータを送り出す場合、通常のストップビット長を１
ビットとすれば、汎用のＬＳＩの機能では更にストップ
ビットの長さを短縮することはできない。例えば、０．
５ビット等のストップビット長として、ストップビット
長を短縮できない。

【００１４】ここで、前述のように、受信したシリアル
の伝送データを一旦パラレルに変換し、ＦＩＦＯバッフ
ァ等を用いてプロトコル処理やフロー制御を行う場合、
一般には前述のＵＳＡＲＴやＵＡＲＴを用いる。このと
き、更に前述のようなダイレクトモードの機能にも対応
する場合、ＵＳＡＲＴやＵＡＲＴでは前述のストップビ
ット長の調整による速度調整ができないため、該ダイレ
クトモード用の専用の回路が必要であった。

【００１５】例えば図７のモデム８０は、データポンプ
回路８２及び同期／非同期変換回路８３にて、前述のス
トップビット長の調整による速度調整を行っている。
又、該モデム８０は、前記データポンプ回路８２と共
に、ＵＡＲＴ８４及び８５と、ＣＰＵ８６により、プロ
トコル処理を行っている。前記ＵＡＲＴ８４及び８５の
間は、パラレルデータであり、これに対してプロトルコ
処理がなされる。ここで、前述のとおり、前記ＵＡＲＴ
８４及び８５又前記ＣＰＵ８６では、ストップビット長
の調整による速度調整を行うことができないため、該速
度調整を行うための独立した前記同期／非同期変換回路
８３が設けられている。なお、前記モデム８０とＤＴＥ
９２とは、例えばＲＳ２３２Ｃにて接続されている。

【００１６】本発明は、前記従来の問題点を解決するべ
くなされたもので、特定の長さのストップビットのみ用
いることができる調歩同期方式のシリアルインタフェー
スを用いながら、所定ボーレイトでシリアル伝送データ
を送信する際に、当該ボーレイトを基準として定まる最
大データ転送速度を上回る速度で送信することができる
ようにし、例えば前述のストップビット長の調整による
速度調整を可能とするインタフェース装置を提供するこ
とを目的とする。

【００１７】

【課題を達成するための手段】本発明は、ボーレイトク
ロックオシレータ及びシリアルインタフェースを備え、
前記ボーレイトクロックオシレータからのボーレイトク
ロック信号に同期して、スタートビット及びストップビ
ットで挟まれる送信データの、これら全体を１単位のシ
リアル伝送データとして、次々に前記シリアルインタフ
ェースから伝送路へ調歩同期方式で送信するインタフェ
ース装置において、前記送信の際に、前記ストップビッ
トの送信を識別するためのストップビット送信信号を出
力する手段と、データ転送速度を向上する際に外部から
入力される伝送速度向上信号、及び前記ストップビット
送信信号との論理積を演算し、ボーレイト向上信号を出
力するＡＮＤ論理ゲートと、該ボーレイト向上信号に応
じて、前記ボーレイトクロック信号の周波数を高める手
段とを備えたことにより、前記課題を達成したものであ
る。

【００１８】

【作用】図１は、本発明の要旨を示すブロック図であ
る。

【００１９】この図１において、シリアルインタフェー
ス１０は、可変周波数ボーレイトクロックオシレータ２
０からのボーレイトクロック信号ＣＫに同期して、スタ
ートビット及びストップビットで挟まれる送信データ
の、これら全体を１単位のシリアル伝送データとして、
次々に伝送路や伝送路に接続するチャネル送受信器等に
調歩同期方式で送信する。

【００２０】ここで、当該図１に示すように前記シリア
ルインタフェース１０の内部で、あるいは該シリアルイ
ンタフェース１０の外で、所定回路にて、シリアルデー
タの送信の際に、ストップビットの送信開始又は送信中
を識別するためのストップビット送信中信号ＳＴを生成
する。一方、外部からは、ストップビットを短縮するこ
とでデータ転送速度を向上する際に、伝送速度向上信号
ＳＰを入力する。ＡＮＤ論理ゲート１２は、該伝送速度
向上信号ＳＰと前記ストップビット送信中信号ＳＴとの
論理積を演算し、ボーレイト向上信号ＢＲを前記可変周
波数ボーレイトクロックオシレータ２０へ出力する。該
可変周波数ボーレイトクロックオシレータ２０は、ボー
レイト向上信号ＢＲが“１”（有効）となると、前記ボ
ーレイトクロック信号ＣＫの周波数を上昇させる。

【００２１】従って、本発明においては、データ転送の
速度調整を行うために送信するシリアル伝送データのス
トップビットの長さを短縮する場合、前記伝送速度向上
信号ＳＰを入力する。すると、前記ボーレイト向上信号
ＢＲが前記可変周波数ボーレイトクロックオシレータ２
０へ入力され、ストップビットの送信期間中だけ、前記
ボーレイトクロック信号ＣＫの周波数が上昇する。これ
によって、該当するシリアル伝送データ中のストップビ
ットの長さは短縮され、データ転送速度が向上される。

【００２２】このような本発明のインタフェース装置
は、従来からの回路を用い、比較的容易に構成すること
ができる。例えば前記シリアルインタフェース１０は、
従来からのＵＳＡＲＴやＵＡＲＴを用いることもでき
る。又、該シリアルインタフェース１０内で前記ストッ
プビット送信信号ＳＴを生成するようにしたとしても、
極少ない回路の追加のみで済む。又、前記可変周波数ボ
ーレイトクロックオシレータ２０についても、従来から
ボーレイトクロックオシレータはボーレイトがプログラ
マブルのものが多く、このようなものはボーレイトクロ
ック信号ＣＫの周波数は外部からの信号に応じて可変で
あり、後述する実施例の如く用いることができる。

【００２３】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００２４】図２は、本発明が適用されたモデムの実施
例のブロック図である。

【００２５】この図２に示すとおり、本実施例のモデム
は、ＣＰＵ（central processing unit ）５０と、ＲＯ
Ｍ（read only memory）５２と、ＲＡＭ（random acces
s memory）５４と、データポンプ回路５６と、ライン側
データバッファ５８と、ＤＴＥ側データバッファ６２
と、調歩チャネルインタフェース６４とにより構成され
る。又、これらは、バス１にて相互に接続されている。

【００２６】まず、前記データポンプ回路５６は、公衆
電話回線に接続する、アナログ系統の回路等を含むライ
ンインタフェースへ接続される。該データポンプ回路５
６は、前記ラインインタフェースに対して同期方式でシ
リアル伝送データを送受信する。

【００２７】ここでシリアルのデータ伝送に際し伝送さ
れる、スタートビット及びストップビットを含む１単位
のデータを、シリアル伝送データと称する。又、スター
トビット及びストップビットで挟まれた、前記シリアル
伝送データ中のデータを、送信データと称する。

【００２８】次に、前記調歩チャネルインタフェース６
４は、ＤＴＥへ接続する、アナログ系統の回路等を含む
ＤＴＥインタフェースに接続される。該調歩チャネルイ
ンタフェース６４は、前記ＤＴＥインタフェースを経て
ＤＴＥに対して、調歩同期方式でシリアル伝送データの
送受信を行う。

【００２９】又、前記ライン側データバッファ５８は、
前記データポンプ回路５６によるシリアルデータ伝送時
に用いられるＦＩＦＯバッファである。又、前記ＤＴＥ
側データバッファ６２は、前記調歩チャネルインタフェ
ース６４によるシリアルデータ伝送時に用いられるＦＩ
ＦＯバッファである。

【００３０】なお、これらデータポンプ回路５６、ライ
ン側データバッファ５８、ＤＴＥ側データバッファ６２
及び前記調歩チャネルインタフェース６４に関する処理
は、前記ＲＯＭ５２に予め書き込まれているプログラム
を前記ＣＰＵ５０が実行することによってなされる。
又、このような処理中のワークメモリとして、前記ＲＡ
Ｍ５４が用いられる。

【００３１】図３は、前記調歩チャネルインタフェース
６４の回路図である。

【００３２】本実施例においては、特に該調歩チャネル
インタフェース６４を中心として本発明が適用されてい
る。該調歩チャネルインタフェース６４は、ＵＡＲＴ１
０Ａと、ボーレイトクロックオシレータ２０Ａと、ＡＮ
Ｄ論理ゲート１２と、標準速ボーレイトレジスタ２２
と、第２速ボーレイトレジスタ２４と、セレクタ２６
と、コントロールレジスタ３２とにより構成される。
又、このような調歩チャネルインタフェース６４は前記
バス１に接続され、特に前記ＵＡＲＴ１０Ａ、前記標準
速ボーレイトレジスタ２２、前記第２速ボーレイトレジ
スタ２４及び前記コントロールレジスタ３２が前記バス
１に接続されている。

【００３３】まず、前記ＵＡＲＴ１０Ａは、前記バス１
を経て前記ＣＰＵ５０から受取ったパラレルデータをシ
リアルに変換し、前記ＤＴＥインタフェースを経て調歩
同期方式でＤＴＥへ送信する。又、該ＵＡＲＴ１０Ａ
は、前記ＤＴＥインタフェースを経て調歩同期方式でＤ
ＴＥから受信したシリアルのデータをパラレルに変換す
る。該パラレルデータは、前記パス１を経て前記ＣＰＵ
５０から読み出される。

【００３４】又、該ＵＡＲＴ１０Ａにあっては、特にス
トップビット送信信号ＳＴが出力される。該ストップビ
ット送信信号ＳＴは、ボーレイトクロック信号ＣＫに同
期してシリアル伝送データをＤＴＥ側へ送信する際、ス
トップビットの送信開始を識別するために出力される。
該ストップビット送信信号ＳＴが“１”で、且つ、前記
ボーレイトクロック信号ＣＫの立ち上がりが、ストップ
ビットの送信の開始タイミングとなる。該ストップビッ
ト送信信号ＳＴは、全てのビットデータを送信完了した
ことを例えばＣＰＵ５０へ示すフラグをセットする回路
と同様のもので生成することができる。

【００３５】次に、前記ボーレイトクロックオシレータ
２０Ａは、前記ボーレイトクロック信号ＣＫを生成す
る。該ボーレイトクロックオシレータ２０Ａはボーレイ
トがプログラマブルであり、内部に備えるボーレイトレ
ジスタに書き込まれた値に応じた周波数の前記ボーレイ
トクロック信号ＣＫを出力する。

【００３６】前記標準速ボーレイトレジスタ２２、前記
第２速ボーレイトレジスタ２４及び前記コントロールレ
ジスタ３２は、前記パス１を経て前記ＣＰＵ５０により
その値が書き込まれる。まず、前記標準速ボーレイトレ
ジスタ２２は、通常時の、即ちストップビット長の調整
による速度調整を行わないときのボーレイトの値が書き
込まれる。一方、前記第２速ボーレイトレジスタ２４に
は、該速度調整を行うために、速度を上昇するときのボ
ーレイトの値が書き込まれる。前記コントロールレジス
タ３２は、前記ＣＰＵ５０から前記伝送速度向上信号Ｓ
Ｐを入力するために用いられる。該コントロールレジス
タ３２のＭＳＢ（most significant bit）にビットデー
タを書き込むことで、前記伝送速度向上信号ＳＰが入力
される。

【００３７】次に、ＡＮＤ論理ゲート１２は、前記スト
ップビット送信信号ＳＴと前記伝送速度向上信号ＳＰと
の論理積を演算し、ボーレイト向上信号ＢＲを前記セレ
クタ２６の入力Ｓへ入力する。該セレクタ２６は、入力
Ｓの論理状態に応じ、入力０又は入力１の論理状態を出
力Ｕへ出力する。特に、入力Ｓが“０”の場合、入力０
の論理状態を前記出力Ｕへ出力する。一方、入力Ｓが
“１”の場合、入力１の論理状態を出力Ｕへ出力する。

【００３８】図４は、本実施例の前記ボーレイトクロッ
クオシレータのブロック図である。

【００３９】この図４に示すとおり、前記ボーレイトク
ロックオシレータ２０Ａは、水晶発振子４３と、水晶発
振回路４２と、プログラマブルバイナリカウンタ４５
と、ボーレイトレジスタ４６とにより構成される。前記
水晶発振子４３及び前記水晶発振回路４２によって生成
されるクロック信号ＣＫＡは、前記プログラマブルバイ
ナリカウンタ４５にて、より周波数の低いボーレイトク
ロック信号ＣＫに変換される。該プログラマブルバイナ
リカウンタ４５は、前記ボーレイトレジスタ４６に設定
されたボーレイトの値に対応し、内部のカウンタ構成を
切換える。これによって、前記ボーレイトレジスタ４６
に設定された値に応じた周波数の前記ボーレイトクロッ
ク信号ＣＫが生成される。

【００４０】以下、当該調歩チャネルインタフェース６
４の作用を説明する。

【００４１】まず、ストップビット長の調整による速度
調整を行わず、前記ストップビットのビット長を短縮し
ない場合、前記コントロールレジスタ３２を経て前記Ｃ
ＰＵ５０から“０”の前記伝送速度向上信号ＳＰが入力
される。従って、前記ボーレイト向上信号ＢＲは“０”
となり、前記セレクタ２６は前記標準速ボーレイトレジ
スタ２２を選択する。従って、前記ボーレイトクロック
オシレータ２０Ａには、前記標準速ボーレイトレジスタ
２２の値が設定され、通常の周波数の前記ボーレイトク
ロック信号ＣＫが生成される。又、前記ＵＡＲＴ１０Ａ
は、該ボーレイトクロック信号ＣＫに従って、通常の動
作、即ち１ビットのビット長となるストップビットを含
むシリアルデータの送信を行う。

【００４２】次に、前記調歩チャネルインタフェース６
４の前記データ転送速度調整を行って、ストップビット
を短縮することでデータ転送速度を向上させる場合、前
記コントロールレジスタ３２を経て前記ＣＰＵ５０から
“１”の前記伝送速度向上信号ＳＰが入力される。従っ
て、前記ＵＡＲＴ１０ＡがストップビットをＤＴＥへ送
信する毎に前記ストップビット通信信号ＳＴが“１”と
なると、前記ＡＮＤ論理ゲート１２は“１”の前記ボー
レイト向上信号ＢＲを出力する。該ボーレイト向上信号
ＢＲが“１”となると、前記セレクタ２６は前記第２速
ボーレイトレジスタ２４を選択する。該第２速ボーレイ
トレジスタ２４が選択されると、前記ボーレイトクロッ
クオシレータ２０Ａは、ストップビットの期間、前記ボ
ーレイトクロック信号ＣＫの周波数を高める。従って、
該ボーレイトクロック信号ＣＫに応じて動作する前記Ｕ
ＡＲＴ１０Ａは、生成するストップビットの長さを短縮
し、シリアルデータ伝送の速度を向上する。

【００４３】以下、公衆電話回線側からＤＴＥ側へデー
タが転送される受信モードにおける本実施例全体の作用
を説明する。

【００４４】まず、公衆電話回線から調歩同期方式又は
同期方式で伝送され、前記ラインインタフェースを経て
受信されたデータは、前記データポンプ回路５６にてＦ
ＳＫ又はＰＳＫの復調がなされ、パラレルデータに変換
される。該パラレルデータは、前記ＣＰＵ５０によっ
て、前記ライン側データバッファ５８に格納される。
又、該ライン側データバッファ５８に格納されたデータ
は、プロトコルに関する処理や、データ圧縮されたデー
タの伸張（復元）の処理等がなされ、前記ＤＴＥ側デー
タバッファ６２に格納される。又、前記ＤＴＥインタフ
ェースが送信可能状態であれば、前記調歩チャネルイン
タフェース６４を経て該ＤＴＥインタフェースへ転送さ
れる。この際、前記調歩チャネルインタフェース６４で
は、パラレルデータのシリアルデータへの変換がなされ
る。

【００４５】ここで、このような受信モードの処理にあ
って、ダイレクトモードに相当する動作を行う場合、プ
ロトコルに関する処理や、データ圧縮されたデータの伸
張（復元）処理は行われない。又、この場合には、次の
様な伝送データのフロー制御を行う。即ち、まず、前記
ＣＰＵ５０が前記ライン側データバッファ５８及び前記
ＤＴＥ側データバッファ６２のデータ量を監視する。
又、これらライン側データバッファ５８又はＤＴＥ側デ
ータバッファ６２の少なくともいずれか一方のデータ量
が所定値を越え、データのオーバーフローの恐れが生じ
た場合、図３に示した前記コントロールレジスタ３２を
経て、伝送速度向上信号ＳＰを前記調歩チャネルインタ
フェース６４へ出力する。該調歩チャネルインタフェー
ス６４は、該伝送速度向上信号ＳＰに応じ、ＤＴＥ側へ
送り出すシリアル伝送データのストップビットの長さを
短縮し、見掛け上のデータ転送速度を向上する。これに
よって、前記ライン側データバッファ５８及び前記ＤＴ
Ｅ側データバッファ６２のオーバフローが防止される。
この後、データ量が増大していた前記ライン側データバ
ッファ５８又は前記ＤＴＥ側データバッファ６２のデー
タ量が所定値以下となると、前記ＣＰＵ５０は、前記コ
ントロールレジスタ３２を経て“０”の前記転送速度向
上信号ＳＰを前記調歩チャネルインタフェース６４へ入
力する。これによって、ＤＴＥ側のシリアル伝送のスト
ップビットの長さは通常のものとなり、ＤＴＥへのシリ
アルデータ伝送の速度が通常速度に下げられる。これに
よって、不必要に短いストップビットの送出が防止され
る。

【００４６】次に、ＤＴＥ側から受信されたデータを、
公衆電話回線側へと同期方式で伝送する送信モードの本
実施例全体の作用について説明する。

【００４７】まず、ＤＴＥ側から受信された調歩同期方
式のシリアルのデータは、前記調歩チャネルインタフェ
ース６４にてパラレルデータに変換される。又、該デー
タは、前記ＣＰＵ５０によって前記ＤＴＥ側データバッ
ファ６２へ転送される。該ＤＴＥ側データバッファ６２
へ書き込まれたデータは、所定のプロトコル処理や伝送
するデータ量を減すためのデータ圧縮処理が施された
後、前記ライン側データバッファ５８へ書き込まれる。
この後、前記ラインインタフェースが送信可能状態であ
れば、前記ライン側データバッファ５８に書き込まれて
いるデータは、前記ＣＰＵ５０によって、前記データポ
ンプ回路５６を経て公衆電話回線へと同期方式で伝送さ
れる。この際、前記データポンプ回路５６は、パラレル
データをシリアルデータに変換すると共に、ＦＳＫ又は
ＰＳＫで変調し、調歩同期方式又は同期方式で送信す
る。

【００４８】なお、このような送信モードの処理にあっ
て、ダイレクトモードに相当する動作を行う場合、プロ
トコルに関する処理や、データ圧縮処理は行われない。
又、この送信モードの処理中には、受信モードと同様の
フロー制御が行われる。

【００４９】図５及び図６は、本実施例のダイレクトモ
ードに対応する動作モードの受信モードでの、前記調歩
チャネルインタフェースを中心とした動作を示すタイム
チャートである。

【００５０】これら図５及び図６では、前記調歩チャネ
ルインタフェース６４からＤＴＥ側へ調歩同期方式で送
信される、シリアル伝送データＳＤと、前記ボーレイト
クロック信号ＣＫと、前記ストップビット送信信号ＳＴ
と、前記伝送速度向上信号ＳＰとのタイミングが示され
ている。

【００５１】まず、前記シリアル伝送データＳＤは、ス
タートビット及びストップビットで挟まれる、パリティ
ビットを含む合計８ビットの送信データを含む。従っ
て、シリアル伝送データは、図５の時刻ｔ２１から時刻
ｔ２４に示されるように、通常のデータ転送速度ではス
タービット及びストップビットを含め、合計１０ビット
の長さである。但し、この場合、時刻ｔ２１から時刻ｔ
２２の如く符号Ａ１で示されるスタートビットが１ビッ
ト長で、時刻ｔ２３から時刻ｔ２４の如く符号Ａ２で示
されるストップビットが１ビット長である。又、前記送
信データにおいて、前記ＣＰＵ５０から書き込まれた７
ビットのデータに相当する、ＬＳＢ（least significan
t bit ）側から順に“ｂ０”〜“ｂ６”とされるビット
データを含み、又、これらビットデータのそれぞれ長さ
が１ビット長である。又、図中“Ｐ”で示される、これ
らビットデータｂ０〜ｂ６に対するパリティビットが送
信データに含まれ、又、該パリティビットＰは１ビット
のビット長となっている。

【００５２】なお、図６の時刻ｔ３から時刻ｔ４の符号
Ａ２のストップビットは、本発明が適用され、ストップ
ビット長の調整による速度調整（速度上昇）のため、ビ
ット長が約０．７ビットと、短縮されている。

【００５３】ここで、該速度調整として、ストップビッ
トを短縮することでデータ転送速度を向上する場合、前
記ＣＰＵ５０から前記転送速度向上信号ＳＰが“１”と
される。例えば前記図６の時刻ｔ１０〜ｔ１１では
“１”となっている。又、前記ストップビット送信信号
ＳＴは、前記伝送データＳＤがパリティビットＰからス
トップビットＡ２に切替わる切替わり点の前後に亘って
“１”となる。例えばこの図６では該ストップビット送
信信号ＳＴは、時刻ｔ３の前後、又時刻ｔ６の前後で
“１”となっている。

【００５４】ここで、前記ストップビット送信信号ＳＴ
が“１”の際に前記伝送速度向上信号ＳＰが“０”の場
合、即ち、データ転送速度を向上しない場合、前記伝送
データＳＤは、前記ストップビットＡ２を含め、全ての
ビットｂ０〜ｂ６、Ｐ、Ａ１、Ａ２は１ビットのビット
長となる。例えば前記図５の時刻ｔ２１から時刻ｔ２
４、又、前記図６の時刻ｔ４から時刻ｔ７に示すとおり
である。

【００５５】一方、前記ストップビット送信信号ＳＴが
“１”のときに前記伝送速度向上信号ＳＴが“１”とな
る場合、即ちデータ転送速度を向上させる場合、ストッ
プビットＡ２の期間だけ前記ボーレイトクロック信号Ｃ
Ｋの周波数が高められる。これによって、前記ストップ
ビットＡ２のビット長が短縮される。

【００５６】以上説明したとおり、本実施例は、ダイレ
クトモードに相当する機能を実現するよう動作させるこ
とができ、又プロトコル処理やフロー制御を行うように
動作させることも可能である。この際、本実施例では、
前記図７に示した従来のもののように、同期／非同期変
換回路８０など、プロトコル処理やフロー制御を行う場
合に必要な回路に対して独立した別の回路を備える必要
がない。このため、回路構成を簡略化することが可能で
あり、コスト低減を図ることが可能である。又、本実施
例では、限られた長さの種類のストップビット、即ち、
１又は２ビットのビット長のストップビットのみ用いる
ことができる調歩同期式の前記ＵＡＲＴ１０Ａを用いな
がら、必要に応じてストップビットの長さを１ビットよ
り短くし、ＤＴＥ側に対してシリアルデータを送信する
際のデータ転送速度を向上することが可能となってい
る。従って、前記ＵＡＲＴ１０Ａは、従来からのものに
対して、前記ストップビット送信信号ＳＴを生成する機
能のみ追加すれば良く、設計期間の短縮等を図ることが
可能である。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明が適用されたインタフェース装置の実施
例の構成を示すブロック図

【図３】前記実施例に用いられる調歩チャネルインタフ
ェースの構成を示すブロック図

【図４】前記実施例に用いられるボーレイトクロックオ
シレータの構成を示すブロック図

【図５】前記実施例の動作を示すデータ転送速度が通常
時のタイムチャート

【図６】前記実施例の動作を示すデータ転送速度が上昇
されたときのタイムチャート

【図７】従来のインタフェース装置の構成を示すブロッ
ク図

【符号の説明】

１…バス １０…シリアルインタフェース １０Ａ、８４、８５…ＵＡＲＴ １２…ＡＮＤ論理ゲート ２０…可変周波数ボーレイトクロックオシレータ ２０Ａ…ボーレイトクロックオシレータ ２２…標準速ボーレイトレジスタ ２４…第２速ボーレイトレジスタ ２６…セレクタ ３２…コントロールレジスタ ４２…水晶発振回路 ４３…水晶発振子 ４５…プログラマブルバイナリカウンタ ４６…ボーレイトレジスタ ５０…ＣＰＵ ５２…ＲＯＭ ５４…ＲＡＭ ５６…データポンプ回路 ５８…ライン側データバッファ ６２…ＤＴＥ側データバッファ ６４…調歩チャネルインタフェース ８０…モデム ８２…データポンプ回路 ８３…同期／非同期変換回路 ８６…ＣＰＵ ９２…ＤＴＥ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ボーレイトクロックオシレータ及びシリア
   ルインタフェースを備え、前記ボーレイトクロックオシ
   レータからのボーレイトクロック信号に同期して、スタ
   ートビット及びストップビットで挟まれる送信データ
   の、これら全体を１単位のシリアル伝送データとして、
   次々に前記シリアルインタフェースから伝送路へ調歩同
   期方式で送信するインタフェース装置において、 前記送信の際に、前記ストップビットの送信を識別する
   ためのストップビット送信信号を出力する手段と、 データ転送速度を向上する際に外部から入力される伝送
   速度向上信号、及び前記ストップビット送信信号との論
   理積を演算し、ボーレイト向上信号を出力するＡＮＤ論
   理ゲートと、 該ボーレイト向上信号に応じて、前記ボーレイトクロッ
   ク信号の周波数を高める手段とを備えたことを特徴とす
   るインタフェース装置。