JP2902774B2 - 撮像装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、ビデオカメラのようにアイリス機構を備え
た撮像装置に関する。

（ロ）従来の技術 通常、ビデオカメラにおいては、そのダイナミックレ
ンジを広くするために、撮像素子に入射する光量を制御
するためのアイリス機構や、映像信号レベルを制御する
ためのオートゲインコントロール（AGC）機能などが設
けられている。これらの基本的な原理、構成例を第11図
に示す。

被写体からの反射光は、レンズ（１）を通り、アイリ
スコントロール信号S1に従って動作するアイリス（２）
により適正な光量に制限され、CCD（３）に入射する。C
CD（３）から出力された信号は、相関２重サンプリング
（CDS）回路（４）により、ノイズ成分が除去された
後、クランプ回路（５）を通り、AGC回路（６）に入力
される。このAGC回路（６）では、ゲインコントロール
信号S2に従って、クランプ回路（５）の出力が適正なレ
ベルに増幅或いは減衰され、さらに信号処理回路（７）
において、ビデオ信号を形成するための各種信号処理が
行われる。

次に、各コントロール信号S1,S2について説明する。

アイリス用のコントロール信号S1は、入射光量の情報
を正確に得るため、信号のレベルが調整される前の段
階、即ち、AGC回路（６）の前段より得られる信号に基
づいて作成される。例えば、検波回路（８）が検波した
信号レベルを表す信号を基準となるリファレンス電圧VR
1と比較回路（９）により比較することでアイリスコン
トロール信号S1が作成される。

一方、AGC回路（６）を制御するゲインコントロール
信号は、AGC回路（６）の出力信号から検波回路（10）
が検波した信号レベルを表す信号をリファレンス電圧VR
2と比較回路（11）で比較して得られる。

以上は、アナログ回路による構成例であるが、近年、
アイリスやゲインコントロールなどの制御をディジタル
信号処理、及びCPUにより行うことが、特に、VTR一体型
のカメラなどで一般的になりつつある。さらに、映像信
号などのカメラ系の信号処理もディジタル処理により行
われる方向にある。このように、各部の信号処理をディ
ジタル化する場合の構成を第12図に示す。この図におい
て、アイリス（２）、CCD（３）などは第11図と同一で
あり、同一部分には同一符号を付してある。一般に、CC
D（３）の出力を受けるCDS回路（４）、AGC回路（６）
については、アナログ回路で構成される。

AGC回路（６）の出力は、クランプ回路（12）を通し
てA/D変換回路（13）に入力され、ディジタル値に変換
されてカメラ系の信号処理回路（14）に入力される。こ
の信号処理回路（14）では、各種のディジタル信号処理
が施されてディジタル値の映像信号が作成され、D/A変
換回路（15）を通して映像信号VIDEOが出力される。

アイリス制御信号S1は、AGC回路（６）の前段におけ
る信号をA/D変換回路（16）でディジタル値に変換して
得た情報に基づき、制御系の信号処理回路（17）で作成
される。同様に、ゲインコントロール信号S2は、A/D変
換回路（13）によって得られたディジタル情報に基づい
て信号処理回路（17）で作成される。この制御系の信号
処理回路（17）は、各種の基準値などが予めプログラム
されたCPU（18）により動作が制御されるように構成さ
れる。

（ハ）発明が解決しようとする課題 上述の如き、ディジタル構成のカメラにおいて、アイ
リス及びゲインコントロール制御信号を作成するために
は、２チャンネルのA/D変換回路が必要になる。これ
は、低コスト化、低消費電力化、小型化などの点で大き
な障害となる。

これに対し、ゲインコントロール信号S2に対応するAG
C回路（６）のゲインをあらかじめ記憶しておき、ゲイ
ンコントロール信号S2に従って、AGC回路（６）のゲイ
ンを導き、所定の演算によってAGC前の映像信号レベル
を得ることにより、A/D変換回路の１つを除去すること
も考えられる。しかし、この場合、アナログ構成である
AGC回路（６）の特性バラツキ、ゲインコントロール信
号S2に対するゲイン特性がリニアでないなどの点を考え
ると、正確で安定した情報を得ることは困難である。

そこで本発明は、カメラ系のA/D変換回路１つを用
い、かつより正確で安定したアイリス情報を得るための
手段を提供するものである。

（ニ）課題を解決するための手段 本発明は上述の課題を解決するためになされたもの
で、第１の特徴とするところは、受光した映像を光量変
換することで映像パターンに応じた情報電荷を蓄積する
撮像素子と、上記情報電荷を所定期間毎に転送出力して
映像信号を得る駆動回路と、上記撮像素子に蓄積される
上記情報電荷の量を一定の範囲内に納めるアイリス手段
と、上記撮像素子から得られる映像信号のブランキング
期間内に特定波形の基準信号を挿入する基準信号挿入回
路と、上記映像信号の振幅が一定となるように上記映像
信号を上記基準信号と共に増幅あるいは減衰するゲイン
調整回路と、上記映像信号のレベルに基づいて上記アイ
リス手段の制御を行うアイリス制御回路と、を備えた撮
像装置であって、上記アイリス制御回路は、上記映像信
号を共にゲイン調整された上記基準信号を上記映像信号
に挿入する上記基準信号に比較して上記ゲイン調整回路
のゲインレベルを判定し、このゲインレベルに従って上
記アイリス手段の制御を行うことにある。

そして第２の特徴とするところは、受光した映像を光
電変換することで映像パターンに応じた情報電荷を蓄積
する撮像素子と、上記情報電荷を所定期間毎に転送出力
して映像信号を得る駆動回路と、上記撮像素子に蓄積さ
れる上記情報電荷の量を一定の範囲内に納めるアイリス
手段と、上記撮像素子から得られる映像信号を特定の期
間で積分することにより上記映像信号のレベルを示すレ
ベル情報を得る積分回路と、上記映像信号の振幅が一定
となるように上記映像信号を増幅あるいは減衰するゲイ
ン調整回路と、ゲイン調整された上記映像信号のブラン
キング期間内に上記レベル情報を重畳する加算回路と、
上記映像信号のレベルに基づいて上記アイリス手段の制
御を行うアイリス制御回路と、を備えた撮像装置であっ
て、上記アイリス制御回路は、上記映像信号のブランキ
ング期間に重畳される上記レベル情報に従って上記アイ
リス手段の制御を行うことにある。

（ホ）作 用 本発明によれば、ゲイン調整された基準信号からゲイ
ンレベルが正確に判定され、このゲインレベルとゲイン
調整後の映像信号とにより撮像素子から出力される映像
信号のレベルを検知できる。従って、ゲイン調整された
映像信号から撮像素子の撮像状態を判定でき、アイリス
制御のためのデータを容易に得られる。

また、撮像素子から出力される映像信号レベルを示す
レベル情報がゲイン調整回路を通過した後の映像信号に
重畳され、ゲイン調整回路の状態に拘わらずゲイン調整
された映像信号から撮像素子の撮像状態を容易に判定で
きる。

（ヘ）実施例 本発明の一実施例を図面に従って説明する。第１図
は、本発明の撮像装置を示す、ブロック構成図である。
CCD（３）からの出力信号は、CDS回路（４）及びクラン
プ回路（５）で所定の処理を受けた後、基準信号挿入回
路（19）に入力され、そこで、後に、AGC回路（６）の
ゲインを算出するための基準信号が、出力信号のブラン
キング期間中に挿入される。次にAGC回路（６）でゲイ
ン調整された後、クランプ回路（12）を通り、A/D変換
回路（13）でディジタル値に変換され、信号処理回路
（14）、制御回路（20）に入力される。制御回路（20）
では、検出部（21）において、ブランキング期間中に挿
入された基準信号の変化によりAGC回路（６）のゲイン
を算出し、演算処理部（22）にA/D変換回路（13）の出
力信号と共に入力される。この２つのデータに基づき、
CPU（18）が演算処理部（22）に所定の処理を行わせ、
アイリスコントロール信号S1を発生させる。

次に、基準信号挿入回路（19）の構成について説明す
る。第２図は基準信号挿入回路（19）の回路図であり、
第３図はその動作を示す波形図である。

入力信号ａはブランキング回路（23）において、ブラ
ンキング信号H.BLKにより、ブランキング処理が施さ
れ、さらにクリップ回路（24）によりブランキング期間
のDCレベルが設定された後、差動アンプ（27）に入力さ
れる。一方、ブランキング信号H.BLKに同期したパルスP
1は、三角波発生回路（25）に入力され基準信号となる
三間波ｂが作られる。この信号は、アンプ（26）を通
り、差動アンプ（27）に入力され、基準信号がブランキ
ング期間に挿入された処理信号Ｃを得る。ここで、基準
信号の振幅は、AGC回路（６）のゲインが最小の時に最
大の出力振幅となるように、アンプ（26）のゲインコン
トロールにより調整される。

次にAGCのゲイン検出法について説明する。

先に説明したように、AGC回路（６）のゲインが最小
の時（×１とする）は、AGC回路（６）の出力波形は、
第４図ののように同様な三角波形が得られ、ゲインが
それ以上の場合は、第４図ののように上部がカットさ
れた台形状の波形が出力される。そこでこの波形の形状
より、AGC回路（６）のゲインが算出できる。第５図で
示すように、AGC回路（６）のゲインＡは、台形波形の
高さをY1、AGC回路（６）が上限を持っていないと仮定
した時の出力波形の高さをY2とした場合、Ａ＝Y2/Y1で
表わされ、これは、台形波形の底辺の長さをX2、三角波
形が飽和するまでの長さをX1、とすると、Ａ＝Y2/Y1＝X
2/X1で表わされる。すなわち、X2は、パルスP1よりすで
に知られているので、X1を測定するだけで、AGCのゲイ
ンＡを求めることができる。

第６図に基準信号の台形波形の飽和時間X1を測定する
回路のブロック図を示し、第７図に動作を説明する波形
図を示す。

AGC回路（６）の出力信号は、A/D変換回路（13）でデ
ィジタル値に変換されて、Delay回路（28）及び比較回
路（29）に入力され、Delay回路（28）の出力が比較回
路（29）に入力される。比較回路（29）は、入力される
２つの信号の一致を示すパルスP2を出力する。カウンタ
ー（30）は、第７図に示すパルスP1のタイミングt1でカ
ウントをスタートし、パルスP2のタイミングt2でカウン
トをストップするように構成され、この時のカウンター
の値により波形の飽和時間X1が表わされることになる。

以上のように、AGC回路（６）の出力信号をディジタ
ル値に変換した信号より、AGC回路（６）のゲインが求
められ、A/D変換回路（13）の出力信号と共に信号処理
回路（20）の演算処理部（22）で処理されてアイリスコ
ントロール信号S1が作成される。従って、AGC回路
（６）のゲインの正確な検知によりCCD（３）の出力信
号の正確なレベル判定がなされ、アイリス（２）の制御
が適確に行われる。

第８図は、本発明の他の実施例を示すブロック図であ
り、第９図は、第８図のサンプル積分ホールド部（31）
の回路構成例を示す図であり、第３図は、その動作タイ
ミング図である。

CCD（３）からの出力信号は、第１図の場合と同様にC
DS（４）、クランプ回路（５）を通り、AGC回路（６）
に入力される。一方、クランプ回路（５）の出力信号
は、サンプル積分ホールド回路（31）にも入力される。
このサンプル積分ホールド回路（31）においては、サン
プリングパルスSP1,SP2で指定される期間にA/D変換回路
（13）の出力が積分され、その積分値に従う信号がブラ
ンキング期間に従うタイミングで出力される。即ち、ク
ランプ回路（５）から入力される信号INは、サンプリン
グパルスSP1,SP2に従ってオンするスイッチSW1,SW2に入
力され、積分回路（D1,C1）（D2,C2）で積分される。ス
イッチSW1がオンした状態では、積分回路（D1,C1）によ
り、入力信号INの積分が行われ、スイッチSW1がオフし
た状態では、その積分値は、ホールド回路（C1,TR1）に
よりホールドされる。同様にスイッチSW2がオンした状
態では、積分回路（D3,C2）により積分が行われ、その
積分値が、スイッチSW2がオフした状態でホールド回路
（C2,TR2）によりホールドされる。このホールド回路の
ホールド信号は、それぞれスイッチSW3,SW4に入力さ
れ、ラッチパルスLC1,LC2に従ってスイッチSW3,SW4がオ
ンになり出力される。従って、サンプルパルスSP1,SP2
に従ってそれぞれ積分されたデータは、スイッチSW3,SW
4により、１つの信号OUTに合成される。スイッチSW5
は、ラッチパルスLC1,LC2がオフの期間中に所定のDCレ
ベルを出力させるもので、抵抗分割された電源電位が与
えられ、ラッチパルスLC1,LC2のNOR合成出力に従って開
閉する。

次に、ホールドデータを初期化するため、リセットパ
ルスR1がダイオード（D2,D4）に入力され、ホールド用
のコンデンサ（C1,C2）の信号は、放電される。以後、
同様な動作を繰り返すことにより、複数の期間の積分値
を、遅延させかつ時間圧縮した状態の信号とすることが
できる。

サンプルパルスSP1,SP2は、入力される信号INの映像
信号期間中の所定のタイミングでスイッチSW1,SW2をオ
ンさせ、ラッチパルスLC1,LC2は、ブランキング期間中
にスイッチSW3,SW4をオンさせる。従って、入力される
信号INのブランキング期間にサンプリングパルスSP1,SP
2に従う積分データが重畳された出力信号OUTを得ること
ができる。

そして、得られた信号OUTを加算回路（32）によりAGC
回路（６）の出力信号に重畳することによって、第10図
で示す信号AOUT、すなわち、映像期間中に、AGC回路
（６）によりゲイン調整された信号が存在し、ブランキ
ング期間中には、ゲイン調整される前の、アイリスコン
トロールのための情報が存在する信号を得ることができ
る。

この信号をA/D変換回路（13）によりA/D変換し、制御
系信号処理回路（20）に入力し、内部でアイリス情報を
選択的に取り出して処理することにより、アイリスコン
トロール信号S1を作ることができる。

なお、映像信号に対して積分を行う位置及び数は、ア
イリス制御の基準となる輝度を測定しようとする画面上
の位置に応じて、必要最小限の範囲で設定すればよい。

（ト）発明の効果 本発明によれば、AGC回路の出力信号からアイリスコ
ントロールのための情報が得られるため、アナログ構成
のAGC回路の前の信号より情報を得る必要がなく、ディ
ジタル処理においては、A/D変換回路などが省略でき、
低コスト化などにメリットがでる。

さらに、基準信号をDCレベルとして、AGC回路後のDC
レベルを検出し、ゲインを算出する方法を用いた場合に
おいても、クランプレベルの安定性、回路のダイナミッ
クレンジなどの影響がないため、より安定したゲインが
求められ、適確なアイリス制御を実現できる。

以上のように、ディジタル信号処理を採用する場合
に、回路構成の簡略化、動作の安定化が望めるため、安
価で信頼性の高い撮像装置を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図の基準信号挿入回路の回路図、第３図は第２図に
おける各部波形図、第４図及び第５図は三角形状の基準
信号とAGC回路のゲインとの関係を表す図、第６図は基
準信号より、AGC回路のゲインを求めるための回路の回
路図、第７図は第６図における各部波形図、第８図は本
発明の他の実施例を示すブロック図、第９図は第８図の
サンプル積分ホールド回路の回路図、第10図は第９図に
おける各部波形図、第11図は従来の撮像装置を示すブロ
ック図、第12図はディジタル構成の従来の撮像装置を示
すブロック図である。 （１）……レンズ、（２）……アイリス機構、（３）…
…CCD、（４）……CDS回路、（５）……クランプ回路、
（６）……AGC回路、（７）（14）（17）（20）……信
号処理回路、（８）（10）……検波回路、（９）（11）
……比較回路、（12）……クランプ回路、（13）（16）
……A/D変換回路、（15）……D/A変換回路、（18）……
CPU、（19）……基準信号挿入回路、（22）……検出回
路、（22）……演算回路、（23）……ブランキング回
路、（24）……クリップ回路、（25）……三角波作成回
路、（26）……アンプ、（27）……差動アンプ、（28）
……Delay回路、（29）……比較回路、（30）……カウ
ンター、（31）……サンプル積分ホールド回路、（32）
……加算回路、（SW1）〜（SW5）……スイッチ、（D1）
〜（D4）……ダイオード、（C1）（C2）……コンデン
サ、（TR1）（TR2）……トランジスタ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】受光した映像を光電変換することで映像パ
   ターンに応じた情報電荷を蓄積する撮像素子と、上記情
   報電荷を所定期間毎に転送出力して映像信号を得る駆動
   回路と、上記撮像素子に蓄積される上記情報電荷の量を
   一定の範囲内に納めるアイリス手段と、上記撮像素子か
   ら得られる映像信号のブランキング期間内に特定波形の
   基準信号を挿入する基準信号挿入回路と、上記基準信号
   が挿入された上記映像信号を増幅あるいは減衰して振幅
   を一定にするゲイン調整回路と、上記基準信号が挿入さ
   れて振幅が調整された上記映像信号を一定の周期でデジ
   タル値に変換するA/D変換回路と、上記デジタル値に基
   づいて上記アイリス手段の制御を行うアイリス制御回路
   と、を備えた撮像装置であって、上記アイリス制御回路
   は、上記映像信号と共にゲイン調整された上記基準信号
   に対応する上記デジタル値と上記映像信号に挿入される
   上記基準信号のレベルに応じた値とを比較して上記ゲイ
   ン調整回路のゲインレベルを判定し、このゲインレベル
   に従って上記アイリス手段の制御を行うことを特徴とす
   る撮像装置。
2. 【請求項２】受光した映像を光電変換することで映像パ
   ターンに応じた情報電荷を蓄積する撮像素子と、上記情
   報電荷を所定期間毎に転送出力して映像信号を得る駆動
   回路と、上記撮像素子に蓄積される上記情報電荷の量を
   一定の範囲内に納めるアイリス手段と、上記撮像素子か
   ら得られる映像信号を各走査期間の少なくとも一部で積
   分することにより上記映像信号のレベルを示すレベル情
   報を得る積分回路と、上記基準信号が挿入された上記映
   像信号を増幅あるいは減衰して振幅を一定にするゲイン
   調整回路と、ゲイン調整された上記映像信号のブランキ
   ング期間内に上記レベル情報を重畳する加算回路と、上
   記レベル情報が挿入された上記映像信号を一定の周期で
   デジタル値に変換するA/D変換回路と、上記デジタル値
   に基づいて上記アイリス手段の制御を行うアイリス制御
   回路と、を備えた撮像装置であって、上記アイリス制御
   回路は、上記映像信号のブランキング期間に重畳される
   上記レベル情報に対応する上記デジタル値に基づいて上
   記アイリス手段の制御を行うことを特徴とする撮像装
   置。