JP2901574B2 - クロック入力回路 - Google Patents
クロック入力回路Info
- Publication number
- JP2901574B2 JP2901574B2 JP9147709A JP14770997A JP2901574B2 JP 2901574 B2 JP2901574 B2 JP 2901574B2 JP 9147709 A JP9147709 A JP 9147709A JP 14770997 A JP14770997 A JP 14770997A JP 2901574 B2 JP2901574 B2 JP 2901574B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock input
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000002238 attenuated effect Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 238000001514 detection method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
- G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Manipulation Of Pulses (AREA)
- Near-Field Transmission Systems (AREA)
- Electric Clocks (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、外部供給源から電
磁的手段により供給されるエネルギ、データ及びデータ
と共に伝搬されるクロック信号とをアンテナから受信し
て動作する携帯型情報媒体（いわゆる非接触ＩＣカー
ド）に用いるクロック入力回路に関し、特に低電力化し
たクロック入力回路に関する。
磁的手段により供給されるエネルギ、データ及びデータ
と共に伝搬されるクロック信号とをアンテナから受信し
て動作する携帯型情報媒体（いわゆる非接触ＩＣカー
ド）に用いるクロック入力回路に関し、特に低電力化し
たクロック入力回路に関する。
【０００２】
【従来の技術】図７（Ａ）及び図８は、従来の一般的な
非接触ＩＣカードの構成、及びその各部信号波形を示す
（例えば、特開平６−３２５２２９号参照）。すなわ
ち、非接触ＩＣカードは、図示しないカードリーダから
図８に示すような入力波形８０１を受信用アンテナ７０
１で受信し、該入力信号から整流回路７０２で内部回路
で使用する電源電圧を発生し、一方、検波回路７０４で
データを復調し内部回路へ入力する。また、クロック入
力回路７０３において入力波形８０１のキャリヤから内
部回路の基本クロックを発生する。整流回路７０２で発
生する電源電圧はＶＣＯ７０６に与えられ、電源電圧に
比例する発振周波数の信号が応答信号発生回路７０７へ
入力される。応答信号発生回路７０７はＶＣＯ７０６の
発振周波数に応じた間隔を持つ応答信号を発生する。変
調回路７０９は搬送波発生回路７０８で発生した搬送波
に応答信号を乗せて送信用アンテナ７１０から送出す
る。
非接触ＩＣカードの構成、及びその各部信号波形を示す
（例えば、特開平６−３２５２２９号参照）。すなわ
ち、非接触ＩＣカードは、図示しないカードリーダから
図８に示すような入力波形８０１を受信用アンテナ７０
１で受信し、該入力信号から整流回路７０２で内部回路
で使用する電源電圧を発生し、一方、検波回路７０４で
データを復調し内部回路へ入力する。また、クロック入
力回路７０３において入力波形８０１のキャリヤから内
部回路の基本クロックを発生する。整流回路７０２で発
生する電源電圧はＶＣＯ７０６に与えられ、電源電圧に
比例する発振周波数の信号が応答信号発生回路７０７へ
入力される。応答信号発生回路７０７はＶＣＯ７０６の
発振周波数に応じた間隔を持つ応答信号を発生する。変
調回路７０９は搬送波発生回路７０８で発生した搬送波
に応答信号を乗せて送信用アンテナ７１０から送出す
る。
【０００３】図７（Ｂ）は、上記のクロック入力回路７
０３の一構成例を示す。このクロック入力回路は受信用
アンテナ７０１に接続されたインバータ７０３１と、イ
ンバータ７０３１の出力結線Ｂに接続されたインバータ
７０３２からなり、インバータ７０３２の出力波形は出
力結線Ｃに現れる。
０３の一構成例を示す。このクロック入力回路は受信用
アンテナ７０１に接続されたインバータ７０３１と、イ
ンバータ７０３１の出力結線Ｂに接続されたインバータ
７０３２からなり、インバータ７０３２の出力波形は出
力結線Ｃに現れる。
【０００４】アンテナ７０１により受信される入力波形
８０１のＡ区間はデータの "１"としての高電圧入力区
間を、Ｂ区間はデータ"０" としての低電圧区間を示
す。波形８０１はインバータ７０３１により反転され、
出力結線Ｂに波形８０２（図８）となって現れる。この
とき、インバータ７０３１の電源電圧が整流回路７０２
から供給されるので、インバータ７０３１のハイレベル
（以下、Ｈという）出力は内部回路の電源電圧と同一電
圧になる。インバータ７０３２の出力結線Ｃには波形８
０２の反転波形８０３（図８）が現れ、これが内部回路
の基本クロックとなる。
８０１のＡ区間はデータの "１"としての高電圧入力区
間を、Ｂ区間はデータ"０" としての低電圧区間を示
す。波形８０１はインバータ７０３１により反転され、
出力結線Ｂに波形８０２（図８）となって現れる。この
とき、インバータ７０３１の電源電圧が整流回路７０２
から供給されるので、インバータ７０３１のハイレベル
（以下、Ｈという）出力は内部回路の電源電圧と同一電
圧になる。インバータ７０３２の出力結線Ｃには波形８
０２の反転波形８０３（図８）が現れ、これが内部回路
の基本クロックとなる。
【０００５】図７（Ｃ）はクロック入力回路７０３の他
の構成例を示す。図７（Ｃ）の回路ではアンテナ７０１
とインバータ７０３１の中間に、保護回路としての容量
７０３３と、クランプ回路としてのトランジスタ７０３
５、７０３６とが挿入されている点が図７（Ｂ）の回路
と異なる。通信距離を伸ばすためカードリーダからの入
力信号が高電圧化される一方で微細化が進みトランジス
タの耐圧が低下したため、このような保護回路、クラン
プ回路を含む構成が必要となった。
の構成例を示す。図７（Ｃ）の回路ではアンテナ７０１
とインバータ７０３１の中間に、保護回路としての容量
７０３３と、クランプ回路としてのトランジスタ７０３
５、７０３６とが挿入されている点が図７（Ｂ）の回路
と異なる。通信距離を伸ばすためカードリーダからの入
力信号が高電圧化される一方で微細化が進みトランジス
タの耐圧が低下したため、このような保護回路、クラン
プ回路を含む構成が必要となった。
【０００６】容量７０３３は、受信した入力波形８０１
（図８）の電圧を降下させる。ただしその容量値は、入
力信号がＢ区間（低電圧）にある際にも減衰後の電圧が
インバータ７０３１に感知可能であるような大きさに選
ばれる。このとき、Ｐ型トランジスタ７０３５のスレッ
シュホールド電圧に電源７０３４の電圧を加えた値より
も高い電圧が入力された場合は、該トランジスタ７０３
５がオンして出力結線Ａの電圧を電源７０３４の電圧に
クランプする。また、Ｎ型トランジスタ７０３６のスレ
ッシュホールド電圧にＧＮＤ７０３７の電圧を加えた値
よりも低い電圧が入力された場合は、該トランジスタ７
０３６がオンして出力結線Ａの電圧をＧＮＤ７０３７の
電圧にクランプする。よって、インバータ７０３１には
高電圧が印加されることなく、図８に示す波形が各素子
から出力される。
（図８）の電圧を降下させる。ただしその容量値は、入
力信号がＢ区間（低電圧）にある際にも減衰後の電圧が
インバータ７０３１に感知可能であるような大きさに選
ばれる。このとき、Ｐ型トランジスタ７０３５のスレッ
シュホールド電圧に電源７０３４の電圧を加えた値より
も高い電圧が入力された場合は、該トランジスタ７０３
５がオンして出力結線Ａの電圧を電源７０３４の電圧に
クランプする。また、Ｎ型トランジスタ７０３６のスレ
ッシュホールド電圧にＧＮＤ７０３７の電圧を加えた値
よりも低い電圧が入力された場合は、該トランジスタ７
０３６がオンして出力結線Ａの電圧をＧＮＤ７０３７の
電圧にクランプする。よって、インバータ７０３１には
高電圧が印加されることなく、図８に示す波形が各素子
から出力される。
【０００７】
【発明が解決しようとする課題】上記従来技術における
問題点の第１は、構成素子保護のためにクロック入力回
路内に設けられたクランプ回路の消費電力が大きいた
め、搬送されるデータ信号を整流することで得ている電
源の容量が不足する点である。
問題点の第１は、構成素子保護のためにクロック入力回
路内に設けられたクランプ回路の消費電力が大きいた
め、搬送されるデータ信号を整流することで得ている電
源の容量が不足する点である。
【０００８】第２の問題点は、クロック入力回路の消費
電力が大きいため、搬送されるデータ信号により充分な
エネルギを供給することができる通信距離が短縮される
点である。
電力が大きいため、搬送されるデータ信号により充分な
エネルギを供給することができる通信距離が短縮される
点である。
【０００９】本発明の課題は、外部供給源から電磁的手
段により供給されるエネルギ、データ及びデータと共に
伝搬されるクロック信号とをアンテナから受信して動作
する携帯型情報媒体において、クロック入力回路の消費
電力を低減し、充分なエネルギ供給が可能な通信距離を
増大させ、上記の問題点を解消することである。
段により供給されるエネルギ、データ及びデータと共に
伝搬されるクロック信号とをアンテナから受信して動作
する携帯型情報媒体において、クロック入力回路の消費
電力を低減し、充分なエネルギ供給が可能な通信距離を
増大させ、上記の問題点を解消することである。
【００１０】
【課題を解決するための手段】上記の課題は、一端がア
ンテナ１に接続され該アンテナより受信した入力信号１
０１を減衰するｎ個並列に接続された減衰回路２と、前
記各減衰回路からの減衰出力信号を選択する選択回路３
と、前記入力信号の振幅に応じて前記選択回路をコント
ロールする信号を発生するｎ−１個のコントロール信号
発生回路６と、選択回路の出力信号の振幅をクランプす
るクランプ回路４と、該クランプ回路の出力信号を波形
整形して内部回路へクロック信号１０２として供給する
バッファ回路５とを備えるクロック入力回路、により達
成される。
ンテナ１に接続され該アンテナより受信した入力信号１
０１を減衰するｎ個並列に接続された減衰回路２と、前
記各減衰回路からの減衰出力信号を選択する選択回路３
と、前記入力信号の振幅に応じて前記選択回路をコント
ロールする信号を発生するｎ−１個のコントロール信号
発生回路６と、選択回路の出力信号の振幅をクランプす
るクランプ回路４と、該クランプ回路の出力信号を波形
整形して内部回路へクロック信号１０２として供給する
バッファ回路５とを備えるクロック入力回路、により達
成される。
【００１１】図１は、本発明に係るクロック入力回路の
構成を示すブロック図及び各部波形図である。本回路で
は、アンテナ１より受信した入力信号１０１の振幅をコ
ントロール信号発生回路６で検知し、ｎ個の減衰回路２
からそれぞれ出力される信号のうち、内部電源電圧に近
い振幅を有する減衰出力を選択回路３により選択し、ク
ランプ回路４を介してバッファ回路５へ入力するため、
必要以上に大きい振幅の信号がクランプ回路４へ伝達さ
れない。従ってクランプ回路４の動作が事実上回避さ
れ、クランプ回路４の動作に伴って生じる電力消費が低
減される。
構成を示すブロック図及び各部波形図である。本回路で
は、アンテナ１より受信した入力信号１０１の振幅をコ
ントロール信号発生回路６で検知し、ｎ個の減衰回路２
からそれぞれ出力される信号のうち、内部電源電圧に近
い振幅を有する減衰出力を選択回路３により選択し、ク
ランプ回路４を介してバッファ回路５へ入力するため、
必要以上に大きい振幅の信号がクランプ回路４へ伝達さ
れない。従ってクランプ回路４の動作が事実上回避さ
れ、クランプ回路４の動作に伴って生じる電力消費が低
減される。
【００１２】
【発明の実施の形態】本発明の好適な実施形態として次
の（イ）〜（チ）を挙げることができる。 （イ）前記コントロール信号発生回路を前記減衰回路と
等価の回路と、該等価回路の出力をクランプするクラン
プ回路とから構成すること。
の（イ）〜（チ）を挙げることができる。 （イ）前記コントロール信号発生回路を前記減衰回路と
等価の回路と、該等価回路の出力をクランプするクラン
プ回路とから構成すること。
【００１３】（ロ）第１番目から第ｎ−１番目までの前
記各減衰回路と、第１番目から第ｎ−１番目までの前記
各コントロール信号発生回路が内蔵する前記等価回路と
が、それぞれ同じ回路定数を有すること。
記各減衰回路と、第１番目から第ｎ−１番目までの前記
各コントロール信号発生回路が内蔵する前記等価回路と
が、それぞれ同じ回路定数を有すること。
【００１４】（ハ）前記選択回路が、ｎ個の前記減衰回
路の出力信号のうちの第２番目から第ｎ番目までの各出
力信号の選択と非選択を、第１番目から第ｎ−１番目ま
での前記各コントロール信号発生回路の出力により切り
替えること。
路の出力信号のうちの第２番目から第ｎ番目までの各出
力信号の選択と非選択を、第１番目から第ｎ−１番目ま
での前記各コントロール信号発生回路の出力により切り
替えること。
【００１５】（ニ）前記選択回路を、第２番目から第ｎ
番目までの前記各減衰回路の出力端にそれぞれ設けたス
イッチング素子により構成し、第１番目から第ｎ−１番
目までの前記各コントロール信号をオン、オフのコント
ロール信号として前記各選択回路へ入力して前記各減衰
回路出力信号の選択と非選択とを切り替えること。
番目までの前記各減衰回路の出力端にそれぞれ設けたス
イッチング素子により構成し、第１番目から第ｎ−１番
目までの前記各コントロール信号をオン、オフのコント
ロール信号として前記各選択回路へ入力して前記各減衰
回路出力信号の選択と非選択とを切り替えること。
【００１６】（ホ）前記減衰回路を、一端をアンテナに
接続し他端を前記選択回路に接続した容量により構成す
ること。
接続し他端を前記選択回路に接続した容量により構成す
ること。
【００１７】（ヘ）前記スイッチング素子を、Ｐ型ＭＯ
Ｓトランジスタからなるトランスファーゲートとし、前
記コントロール信号の反転信号を該Ｐ型ＭＯＳトランジ
スタのゲートに入力すること、Ｎ型ＭＯＳトランジスタ
からなるトランスファーゲートとし、前記コントロール
信号を該Ｎ型ＭＯＳトランジスタのゲートに入力するこ
と、又はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタのそれぞれのソースとドレインを接続してなるトラ
ンスファーゲートとし、前記コントロール信号を該Ｎ型
ＭＯＳトランジスタのゲートに、及び前記コントロール
信号の反転信号を該Ｐ型ＭＯＳトランジスタのゲートに
それぞれ入力すること。
Ｓトランジスタからなるトランスファーゲートとし、前
記コントロール信号の反転信号を該Ｐ型ＭＯＳトランジ
スタのゲートに入力すること、Ｎ型ＭＯＳトランジスタ
からなるトランスファーゲートとし、前記コントロール
信号を該Ｎ型ＭＯＳトランジスタのゲートに入力するこ
と、又はＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジ
スタのそれぞれのソースとドレインを接続してなるトラ
ンスファーゲートとし、前記コントロール信号を該Ｎ型
ＭＯＳトランジスタのゲートに、及び前記コントロール
信号の反転信号を該Ｐ型ＭＯＳトランジスタのゲートに
それぞれ入力すること。
【００１８】（ト）前記選択回路のコントロール信号入
力端に前記コントロール信号を保持する保持回路を設け
ること。
力端に前記コントロール信号を保持する保持回路を設け
ること。
【００１９】（チ）前記バッファ回路が偶数段のインバ
ータからなること。
ータからなること。
【００２０】実施形態（イ）及び（ロ）はコントロール
信号発生回路６の構成例に関する。図２（Ａ）は、実施
形態（イ）の構成を示すブロック図である。すなわち、
実施形態（イ）ではコントロール信号発生回路６が、減
衰回路６１とクランプ回路６２から構成される。また、
実施形態（ロ）は、減衰回路６１を減衰回路２と同一の
回路定数を有する素子により構成することに関する。な
お、クランプ回路６２をクランプ回路４と同一に構成し
てもよい。
信号発生回路６の構成例に関する。図２（Ａ）は、実施
形態（イ）の構成を示すブロック図である。すなわち、
実施形態（イ）ではコントロール信号発生回路６が、減
衰回路６１とクランプ回路６２から構成される。また、
実施形態（ロ）は、減衰回路６１を減衰回路２と同一の
回路定数を有する素子により構成することに関する。な
お、クランプ回路６２をクランプ回路４と同一に構成し
てもよい。
【００２１】実施形態（ハ）及び（ニ）は選択回路３の
機能及び構成例に関する。すなわち、選択回路３は、ｎ
個の減衰回路２の減衰出力信号のうち第２番目から第ｎ
番目までの信号の選択・非選択を切り替えるものであ
り、第１番目の出力信号は常に選択される。また、選択
回路３を減衰回路の出力端に設けたスイッチング素子に
より構成し、これをコントロール信号によりオン、オフ
するようにしてもよい。
機能及び構成例に関する。すなわち、選択回路３は、ｎ
個の減衰回路２の減衰出力信号のうち第２番目から第ｎ
番目までの信号の選択・非選択を切り替えるものであ
り、第１番目の出力信号は常に選択される。また、選択
回路３を減衰回路の出力端に設けたスイッチング素子に
より構成し、これをコントロール信号によりオン、オフ
するようにしてもよい。
【００２２】実施形態（ホ）は減衰回路３の構成例に関
する。すなわち、減衰回路３を適当な容量値を有するキ
ャパシタにより構成することができる。
する。すなわち、減衰回路３を適当な容量値を有するキ
ャパシタにより構成することができる。
【００２３】実施形態（ヘ）は、実施形態（ニ）に挙げ
たスイッチング素子の構成例に関する。すなわち、これ
らのスイッチング素子は、Ｐ型ＭＯＳトランジスタ、Ｎ
型ＭＯＳトランジスタ、あるいは両者の組み合せからな
るトランスファーゲートにより構成することができる。
たスイッチング素子の構成例に関する。すなわち、これ
らのスイッチング素子は、Ｐ型ＭＯＳトランジスタ、Ｎ
型ＭＯＳトランジスタ、あるいは両者の組み合せからな
るトランスファーゲートにより構成することができる。
【００２４】実施形態（ト）は実施形態（イ）に挙げた
コントロール信号発生回路６の構成例において、選択回
路３との間に更に保持回路を挿入することに関する。図
２（Ｂ）は本実施例を説明するブロック図である。
コントロール信号発生回路６の構成例において、選択回
路３との間に更に保持回路を挿入することに関する。図
２（Ｂ）は本実施例を説明するブロック図である。
【００２５】実施形態（チ）はバッファ回路５の構成例
に関する。すなわち、バッファ回路５はインバータによ
り構成することができる。
に関する。すなわち、バッファ回路５はインバータによ
り構成することができる。
【００２６】
【実施例】以下、本回路の２つの実施例について、図３
〜図６を参照しつつ詳細に説明する。なお、上記図１と
同一の構成要素については同一の参照符号を用い、詳細
な説明を省略する。
〜図６を参照しつつ詳細に説明する。なお、上記図１と
同一の構成要素については同一の参照符号を用い、詳細
な説明を省略する。
【００２７】（第１実施例）図３は本回路の第１の実施
例としての構成を示す結線図、図４は本実施例の動作を
説明するための各部波形図である。図３において参照符
号２２，２３は減衰回路２を構成する容量、３１は選択
回路３を構成するトランスファーゲート、４１，４２は
クランプ回路４を構成するＰ型及びＮ型のＭＯＳトラン
ジスタ、４３はクランプ回路４の電源、４４は同ＧＮ
Ｄ、５１，５２はバッファ回路５を構成するインバー
タ、６１１はコントロール信号発生回路６中の減衰回路
６１を構成する容量、６２１，６２２はコントロール信
号発生回路６中のクランプ回路６２を構成するＰ型及び
Ｎ型のＭＯＳトランジスタ、６２３はクランプ回路６２
の電源、６２４は同ＧＮＤ、６２５はクランプ回路６２
中のインバータ、記号Ａはクランプ回路４出口、Ｂはイ
ンバータ５１出口、Ｃはインバータ５２出口、Ｄはクラ
ンプ回路６２中のインバータ６２５入口、Ｅは同インバ
ータ６２５出口それぞれの結線を示す。
例としての構成を示す結線図、図４は本実施例の動作を
説明するための各部波形図である。図３において参照符
号２２，２３は減衰回路２を構成する容量、３１は選択
回路３を構成するトランスファーゲート、４１，４２は
クランプ回路４を構成するＰ型及びＮ型のＭＯＳトラン
ジスタ、４３はクランプ回路４の電源、４４は同ＧＮ
Ｄ、５１，５２はバッファ回路５を構成するインバー
タ、６１１はコントロール信号発生回路６中の減衰回路
６１を構成する容量、６２１，６２２はコントロール信
号発生回路６中のクランプ回路６２を構成するＰ型及び
Ｎ型のＭＯＳトランジスタ、６２３はクランプ回路６２
の電源、６２４は同ＧＮＤ、６２５はクランプ回路６２
中のインバータ、記号Ａはクランプ回路４出口、Ｂはイ
ンバータ５１出口、Ｃはインバータ５２出口、Ｄはクラ
ンプ回路６２中のインバータ６２５入口、Ｅは同インバ
ータ６２５出口それぞれの結線を示す。
【００２８】図４において、参照符号４０１はアンテナ
１から受信される入力信号の波形、波形４０１中のＡ区
間はデータの"１"に対応する高電圧入力区間、Ｂ区間は
データの"０"に対応する低電圧入力区間を示す。また、
参照符号４０２は結線Ｄ、４０３は結線Ｅ、４０４は結
線Ａ、４０５は結線Ｂ、４０６は結線Ｃに、それぞれ現
れる信号波形を示す。
１から受信される入力信号の波形、波形４０１中のＡ区
間はデータの"１"に対応する高電圧入力区間、Ｂ区間は
データの"０"に対応する低電圧入力区間を示す。また、
参照符号４０２は結線Ｄ、４０３は結線Ｅ、４０４は結
線Ａ、４０５は結線Ｂ、４０６は結線Ｃに、それぞれ現
れる信号波形を示す。
【００２９】以上のように構成される本実施例の動作を
以下に説明する。本実施例では、容量２２，２３及び６
１１の間に次の関係を設定し、 容量２２＝容量６１１＜容量２３ かつ、容量２２、６１１は入力信号の波形がＡ区間にあ
るときのみインバータ５１，６２５のスレショルド電圧
以上の電圧を与え、Ｂ区間のときはその電圧を与えない
容量値に設定するものとする。従って、インバータ５
１，６２５は入力信号の波形がＡ区間にあるときのみそ
の反転信号を出力する。これに対して、容量２３は入力
信号の波形がＢ区間にあるときにもインバータ５１，６
２５が反転信号を出力可能な容量値とする。
以下に説明する。本実施例では、容量２２，２３及び６
１１の間に次の関係を設定し、 容量２２＝容量６１１＜容量２３ かつ、容量２２、６１１は入力信号の波形がＡ区間にあ
るときのみインバータ５１，６２５のスレショルド電圧
以上の電圧を与え、Ｂ区間のときはその電圧を与えない
容量値に設定するものとする。従って、インバータ５
１，６２５は入力信号の波形がＡ区間にあるときのみそ
の反転信号を出力する。これに対して、容量２３は入力
信号の波形がＢ区間にあるときにもインバータ５１，６
２５が反転信号を出力可能な容量値とする。
【００３０】入力信号の波形４０１がＡ区間にあるとき
は、結線Ｄにはインバータ６２５が検知可能な電圧が供
給されるので、インバータ６２５からは入力信号４０１
の反転信号が出力され、トランスファゲート３１は入力
信号４０１がプラス側のときはオフ、ＧＮＤ６２４の電
圧以下のときはオンとなる。よって、入力信号４０１が
プラス側のときは結線Ａには容量２２のみで電圧降下さ
れた信号が伝達され、結線Ｂには入力信号４０１の反転
信号、結線Ｃには入力信号４０１の同相信号が現れ、こ
の同相信号がクロック信号として内部回路へ供給され
る。
は、結線Ｄにはインバータ６２５が検知可能な電圧が供
給されるので、インバータ６２５からは入力信号４０１
の反転信号が出力され、トランスファゲート３１は入力
信号４０１がプラス側のときはオフ、ＧＮＤ６２４の電
圧以下のときはオンとなる。よって、入力信号４０１が
プラス側のときは結線Ａには容量２２のみで電圧降下さ
れた信号が伝達され、結線Ｂには入力信号４０１の反転
信号、結線Ｃには入力信号４０１の同相信号が現れ、こ
の同相信号がクロック信号として内部回路へ供給され
る。
【００３１】入力信号の波形４０１がＢ区間にあるとき
は、結線Ｄにはインバータ６２５が検知不能な電圧が供
給されるので、インバータ６２５からは常にＨ信号が出
力され、トランスファゲート３１は常にオンとなる。こ
の状態では入力信号４０１は容量２３と２３が加算され
た容量値により電圧降下されるので、インバータ５１か
らは入力信号４０１の反転信号が出力され、インバータ
５２からは入力信号４０１の同相信号が出力される。
は、結線Ｄにはインバータ６２５が検知不能な電圧が供
給されるので、インバータ６２５からは常にＨ信号が出
力され、トランスファゲート３１は常にオンとなる。こ
の状態では入力信号４０１は容量２３と２３が加算され
た容量値により電圧降下されるので、インバータ５１か
らは入力信号４０１の反転信号が出力され、インバータ
５２からは入力信号４０１の同相信号が出力される。
【００３２】以上の回路動作におけるクランプ回路４に
流れる電流値Ｉについて、を図７（Ｃ）に示した従来例
と比較しつつ説明する。便宜上、入力信号４０１の電圧
をＶ４０１、本実施例における結線Ａの電圧をＶＡ、従
来例における結線Ａ７の電圧をＶＡ７、容量２２をＣ
１、同２３をＣ２，従来例における容量７０３３をＣ３
と表記する。この場合Ｃ３≒Ｃ１＋Ｃ２、Ｃ１＜Ｃ２で
ある。入力信号４０１の搬送信号周波数をω、虚数記号
をｊとして次の関係が成り立つ。 Ｉ＝ｊωＣ１（Ｖ４０１−ＶＡ） … 本実施例におけるＡ区間（１） Ｉ＝ｊω（Ｃ１＋Ｃ２）（Ｖ４０１−ＶＡ）… 本実施例におけるＢ区間（２） Ｉ＝ｊωＣ３（Ｖ４０１−ＶＡ７） … 従来例におけるＡ区間 （３） Ｉ＝ｊωＣ３（Ｖ４０１−ＶＡ７） … 従来例におけるＢ区間 （４）
流れる電流値Ｉについて、を図７（Ｃ）に示した従来例
と比較しつつ説明する。便宜上、入力信号４０１の電圧
をＶ４０１、本実施例における結線Ａの電圧をＶＡ、従
来例における結線Ａ７の電圧をＶＡ７、容量２２をＣ
１、同２３をＣ２，従来例における容量７０３３をＣ３
と表記する。この場合Ｃ３≒Ｃ１＋Ｃ２、Ｃ１＜Ｃ２で
ある。入力信号４０１の搬送信号周波数をω、虚数記号
をｊとして次の関係が成り立つ。 Ｉ＝ｊωＣ１（Ｖ４０１−ＶＡ） … 本実施例におけるＡ区間（１） Ｉ＝ｊω（Ｃ１＋Ｃ２）（Ｖ４０１−ＶＡ）… 本実施例におけるＢ区間（２） Ｉ＝ｊωＣ３（Ｖ４０１−ＶＡ７） … 従来例におけるＡ区間 （３） Ｉ＝ｊωＣ３（Ｖ４０１−ＶＡ７） … 従来例におけるＢ区間 （４）
【００３３】上記の式（１）と（３）においてＶＡ、Ｖ
Ａ７は共にＰ型トランジスタ４１及び７０３５により電
源電圧にクランプされるので等しく、ＶＡ＝ＶＡ７であ
り、かつＣ１＜Ｃ３であるから、式（１）の電流は式
（２）の電流よりも小さい。よって、入力信号の波形４
０１がＡ区間にあるときのクランプ回路の電流は従来例
よりも本実施例の方が小さい。
Ａ７は共にＰ型トランジスタ４１及び７０３５により電
源電圧にクランプされるので等しく、ＶＡ＝ＶＡ７であ
り、かつＣ１＜Ｃ３であるから、式（１）の電流は式
（２）の電流よりも小さい。よって、入力信号の波形４
０１がＡ区間にあるときのクランプ回路の電流は従来例
よりも本実施例の方が小さい。
【００３４】（第２実施例）図５は本回路の第２の実施
例としての構成を示す結線図、図６は本実施例の動作を
説明するための各部波形図である。本実施例ではコント
ロール信号発生回路６中のクランプ回路６２と選択回路
３のコントロール信号入力端との間に保持回路６３とし
てのラッチ回路６３１を挿入した点が第１実施例と異な
る。ラッチ回路６３１のクロック端子へは結線Ａに現れ
る信号が遅延素子６３２を介してに入力される。他の構
成は第１実施例と同様である。なお上記の変更に伴い、
ラッチ回路６３１への入力端及びクロック信号端子への
結線を、それぞれＧ及びＦとする。
例としての構成を示す結線図、図６は本実施例の動作を
説明するための各部波形図である。本実施例ではコント
ロール信号発生回路６中のクランプ回路６２と選択回路
３のコントロール信号入力端との間に保持回路６３とし
てのラッチ回路６３１を挿入した点が第１実施例と異な
る。ラッチ回路６３１のクロック端子へは結線Ａに現れ
る信号が遅延素子６３２を介してに入力される。他の構
成は第１実施例と同様である。なお上記の変更に伴い、
ラッチ回路６３１への入力端及びクロック信号端子への
結線を、それぞれＧ及びＦとする。
【００３５】図６において波形６０１は図４における波
形４０１と同一のもの、６０２は結線Ｄ、６０３は結線
Ｇ、６０４は結線Ｆ、６０５は結線Ｅ、６０６は結線
Ａ、６０７は結線Ｃに現れる信号の波形を示す。すなわ
ち、波形６０２は図４における波形４０２と、波形６０
３は同４０３と同一のものである。
形４０１と同一のもの、６０２は結線Ｄ、６０３は結線
Ｇ、６０４は結線Ｆ、６０５は結線Ｅ、６０６は結線
Ａ、６０７は結線Ｃに現れる信号の波形を示す。すなわ
ち、波形６０２は図４における波形４０２と、波形６０
３は同４０３と同一のものである。
【００３６】以上のように構成される本実施例の動作を
以下に説明する。入力信号６０１は容量６１１により電
圧降下され、さらにクランプ回路６２によりクランプさ
れて、結線Ｄに波形６０２として現れる。また、結線Ａ
にも波形６０２と同相波形である波形６０６が現れ、結
線Ｆには波形６０２が遅延素子により所定時間遅延され
た波形６０４が現れる。この遅延時間はラッチ回路６３
１のセットアップ時間以上とする。ゆえに、入力信号の
波形６０１がＡ区間にあるときは、ラッチ回路６３１の
出力レベルがＬに保持されるので結線Ｅの信号レベルも
Ｌとなり、トランスファゲート３１はオフとなる。この
状態では入力信号６０１は容量２２により減衰される。
以下に説明する。入力信号６０１は容量６１１により電
圧降下され、さらにクランプ回路６２によりクランプさ
れて、結線Ｄに波形６０２として現れる。また、結線Ａ
にも波形６０２と同相波形である波形６０６が現れ、結
線Ｆには波形６０２が遅延素子により所定時間遅延され
た波形６０４が現れる。この遅延時間はラッチ回路６３
１のセットアップ時間以上とする。ゆえに、入力信号の
波形６０１がＡ区間にあるときは、ラッチ回路６３１の
出力レベルがＬに保持されるので結線Ｅの信号レベルも
Ｌとなり、トランスファゲート３１はオフとなる。この
状態では入力信号６０１は容量２２により減衰される。
【００３７】入力信号の波形６０１がＢ区間にあるとき
は、結線Ｄには容量６１１により減衰された入力信号６
０１と同相の信号が伝達されるが、そのハイレベル信号
がインバータ６２５のスレッシュホールド電圧に達しな
いので、結線Ｇの電圧レベルは常にＨを示す。よって結
線Ｅの電圧レベルもＨとなり、トランスファゲート３１
はオンとなる。この状態では入力信号６０１は容量２２
と２３が加算された容量値により減衰される。
は、結線Ｄには容量６１１により減衰された入力信号６
０１と同相の信号が伝達されるが、そのハイレベル信号
がインバータ６２５のスレッシュホールド電圧に達しな
いので、結線Ｇの電圧レベルは常にＨを示す。よって結
線Ｅの電圧レベルもＨとなり、トランスファゲート３１
はオンとなる。この状態では入力信号６０１は容量２２
と２３が加算された容量値により減衰される。
【００３８】以上の結果、本実施例においても第１実施
例と同様に、入力信号６０１が低電圧のときは大きい容
量で、高電圧のときは小さい容量で減衰が行われ、クラ
ンプ回路の低電流化が実現される。
例と同様に、入力信号６０１が低電圧のときは大きい容
量で、高電圧のときは小さい容量で減衰が行われ、クラ
ンプ回路の低電流化が実現される。
【００３９】
【発明の効果】本発明によれば、アンテナから受信され
る入力信号が低電圧のときは大きい容量で、高電圧のと
きは小さい容量で減衰が行われ、その結果、必要以上に
大きい振幅の信号がクランプ回路へ伝達されないのでク
ランプ回路の動作が事実上回避され、クランプ回路の動
作に伴って生じる電力消費が低減されるので、低消費電
力のクロック入力回路が実現される。
る入力信号が低電圧のときは大きい容量で、高電圧のと
きは小さい容量で減衰が行われ、その結果、必要以上に
大きい振幅の信号がクランプ回路へ伝達されないのでク
ランプ回路の動作が事実上回避され、クランプ回路の動
作に伴って生じる電力消費が低減されるので、低消費電
力のクロック入力回路が実現される。
【００４０】また、クロック入力回路の消費電力が低減
されるので、通信距離を増大させても、なお充分なエネ
ルギ供給を確保することができる。
されるので、通信距離を増大させても、なお充分なエネ
ルギ供給を確保することができる。
【図１】本発明のクロック入力回路の構成を示すブロッ
ク図及び各部波形図である。
ク図及び各部波形図である。
【図２】実施形態（イ）及び（ト）の構成を示すブロッ
ク図である。
ク図である。
【図３】第１実施例の構成を示す結線図である。
【図４】第１実施例の動作を説明するための各部信号波
形図である。
形図である。
【図５】第２実施例の構成を示す結線図である。
【図６】第２実施例の動作を説明するための各部信号波
形図である。
形図である。
【図７】従来例の構成を示すブロック図である。
【図８】従来例における各部信号波形図である。
１、７０１…受信用アンテナ ２…減衰回路 ２２，２３，６１１，７０３３…容量 ３…選択回路 ３１…トランスファゲート ４…クランプ回路 ４１，４２、６２１、６２２、７０３５、７０３６…Ｐ
型、Ｎ型トランジスタ ４３、６２３、７０３４…クランプ回路電源 ４４、６２４，７０３７…クランプ回路ＧＮＤ ５…バッファ回路 ５１、５２、６３１，７０３１、７０３２…インバ−タ ６…コントロール信号発生回路 ６１…減衰回路 ６２…クロック回路 ６３…バッファ回路 ６４…保持回路 ６４１…ラッチ回路 ７０２…整流回路 ７０３…クロック入力回路 ７０４…検波回路 ７０６…ＶＣＯ ７０７…応答信号発生回路 ７０８…搬送波発生回路 ７０９…変調回路 ７１０…送信用アンテナ
型、Ｎ型トランジスタ ４３、６２３、７０３４…クランプ回路電源 ４４、６２４，７０３７…クランプ回路ＧＮＤ ５…バッファ回路 ５１、５２、６３１，７０３１、７０３２…インバ−タ ６…コントロール信号発生回路 ６１…減衰回路 ６２…クロック回路 ６３…バッファ回路 ６４…保持回路 ６４１…ラッチ回路 ７０２…整流回路 ７０３…クロック入力回路 ７０４…検波回路 ７０６…ＶＣＯ ７０７…応答信号発生回路 ７０８…搬送波発生回路 ７０９…変調回路 ７１０…送信用アンテナ
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 - 1/14
Claims (11)
- 【請求項１】外部供給源から電磁的手段により供給され
るエネルギと、データと、該データと共に伝送されるク
ロック信号とをアンテナから受信して動作する携帯可能
な情報媒体が備えるクロック入力回路であって、 一端が前記アンテナに接続され該アンテナより受信した
入力信号を減衰するｎ個の並列に接続された減衰回路
と、前記各減衰回路からの減衰出力信号を選択する選択
回路と、前記入力信号の振幅に応じて前記選択回路をコ
ントロールする信号を発生するｎ−１個のコントロール
信号発生回路と、前記選択回路の出力信号の振幅をクラ
ンプするクランプ回路と、該クランプ回路の出力信号を
波形整形して内部回路へクロック信号として供給するバ
ッファ回路とを備えることを特徴とするクロック入力回
路。 - 【請求項２】前記コントロール信号発生回路を前記減衰
回路と等価の回路と、該等価回路の出力をクランプする
クランプ回路とから構成することを特徴とする、請求項
１記載のクロック入力回路。 - 【請求項３】第１番目から第ｎ−１番目までの前記減衰
回路と、第１番目から第ｎ−１番目までの前記コントロ
ール信号発生回路が内蔵する前記等価回路とが、それぞ
れ同じ回路定数を有することを特徴とする、請求項２記
載のクロック入力回路。 - 【請求項４】前記選択回路が、ｎ個の前記減衰回路の出
力信号のうちの第２番目から第ｎ番目までの出力信号の
選択と非選択を、それぞれ第１番目から第ｎ−１番目ま
での前記コントロール信号発生回路の出力により切り替
えることを特徴とする、請求項１乃至３記載のクロック
入力回路。 - 【請求項５】前記選択回路を第２番目から第ｎ番目まで
の前記減衰回路の出力端にそれぞれ設けたスイッチング
素子により構成し、第１番目から第ｎ−１番目までの前
記コントロール信号をそれぞれオン、オフのコントロー
ル信号として該選択回路へ入力して前記減衰回路出力信
号の選択と非選択とを切り替えることを特徴とする、請
求項１乃至４記載のクロック入力回路。 - 【請求項６】前記減衰回路を、一端をアンテナに接続し
他端を前記選択回路に接続した容量により構成すること
を特徴とする、請求項１乃至５記載のクロック入力回
路。 - 【請求項７】前記スイッチング素子をＰ型ＭＯＳトラン
ジスタからなるトランスファーゲートとし、前記コント
ロール信号の反転信号を該Ｐ型ＭＯＳトランジスタのゲ
ートに入力することを特徴とする、請求項５記載のクロ
ック入力回路。 - 【請求項８】前記スイッチング素子をＮ型ＭＯＳトラン
ジスタからなるトランスファーゲートとし、前記コント
ロール信号を該Ｎ型ＭＯＳトランジスタのゲートに入力
することを特徴とする、請求項５記載のクロック入力回
路。 - 【請求項９】前記スイッチング素子をＰ型ＭＯＳトラン
ジスタとＮ型ＭＯＳトランジスタのそれぞれのソースと
ドレインを接続してなるトランスファーゲートとし、前
記コントロール信号を該Ｎ型ＭＯＳトランジスタのゲー
トに、及び前記コントロール信号の反転信号を該Ｐ型Ｍ
ＯＳトランジスタのゲートにそれぞれ入力することを特
徴とする、請求項５記載のクロック入力回路。 - 【請求項１０】前記選択回路のコントロール信号入力端
に前記コントロール信号をそれぞれ保持する保持回路を
設けたことを特徴とする、請求項１乃至９記載のクロッ
ク入力回路。 - 【請求項１１】前記バッファ回路が偶数段のインバータ
からなることを特徴とする、請求項１乃至１０記載のク
ロック入力回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147709A JP2901574B2 (ja) | 1997-06-05 | 1997-06-05 | クロック入力回路 |
| TW087108906A TW368482B (en) | 1997-06-05 | 1998-06-03 | Clock input circuit |
| KR1019980020714A KR100279384B1 (ko) | 1997-06-05 | 1998-06-03 | 클럭 입력회로 |
| DE69820925T DE69820925T2 (de) | 1997-06-05 | 1998-06-04 | Takteingangsschaltung |
| EP98110165A EP0883078B1 (en) | 1997-06-05 | 1998-06-04 | Clock input circuit |
| CNB98103103XA CN1169292C (zh) | 1997-06-05 | 1998-06-05 | 时钟输入电路 |
| US09/092,075 US6118320A (en) | 1997-06-05 | 1998-06-05 | Clock input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147709A JP2901574B2 (ja) | 1997-06-05 | 1997-06-05 | クロック入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333771A JPH10333771A (ja) | 1998-12-18 |
| JP2901574B2 true JP2901574B2 (ja) | 1999-06-07 |
Family
ID=15436453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147709A Expired - Fee Related JP2901574B2 (ja) | 1997-06-05 | 1997-06-05 | クロック入力回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6118320A (ja) |
| EP (1) | EP0883078B1 (ja) |
| JP (1) | JP2901574B2 (ja) |
| KR (1) | KR100279384B1 (ja) |
| CN (1) | CN1169292C (ja) |
| DE (1) | DE69820925T2 (ja) |
| TW (1) | TW368482B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10005911A1 (de) | 2000-02-10 | 2001-08-16 | Philips Corp Intellectual Pty | Steuereinheit für ein Endgerät eines digitalen schnurlosen Telekommunikationssystems sowie Verfahren für eine solche Steuereinheit |
| US20020184208A1 (en) * | 2001-04-24 | 2002-12-05 | Saul Kato | System and method for dynamically generating content on a portable computing device |
| US7072975B2 (en) * | 2001-04-24 | 2006-07-04 | Wideray Corporation | Apparatus and method for communicating information to portable computing devices |
| US6842433B2 (en) | 2001-04-24 | 2005-01-11 | Wideray Corporation | System and method for communicating information from a computerized distributor to portable computing devices |
| KR100487947B1 (ko) * | 2002-11-22 | 2005-05-06 | 삼성전자주식회사 | 클럭 스퀘어 회로 |
| DE602007009488D1 (de) | 2007-04-26 | 2010-11-11 | Em Microelectronic Marin Sa | Transponderschaltung mit doppelter Taktableitungseinheit |
| FR3085566A1 (fr) * | 2018-08-31 | 2020-03-06 | Stmicroelectronics (Rousset) Sas | Ajustement en frequence d'un dispositif de communication sans contact |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4672632A (en) * | 1984-02-03 | 1987-06-09 | Motorola, Inc. | Optimized communications system and method employing channel synthesis and phase lock detection |
| US5341423A (en) * | 1987-02-06 | 1994-08-23 | General Electric Company | Masked data transmission system |
| US4768178A (en) * | 1987-02-24 | 1988-08-30 | Precision Standard Time, Inc. | High precision radio signal controlled continuously updated digital clock |
| US4810949A (en) * | 1988-03-28 | 1989-03-07 | Motorola, Inc. | Digitally controlled monotonic attenuator |
| US5321847A (en) * | 1991-07-26 | 1994-06-14 | Motorola, Inc. | Apparatus and method for detecting intermodulation distortion in a radio frequency receiver |
| JPH0696300A (ja) * | 1992-09-14 | 1994-04-08 | Masuo Ikeuchi | 電磁誘導結合による非接触型ｉｃカードおよびリーダライタ |
| JPH06325229A (ja) * | 1993-05-10 | 1994-11-25 | Dainippon Printing Co Ltd | 携帯可能な情報記録媒体 |
| JPH0981701A (ja) * | 1995-09-19 | 1997-03-28 | Toshiba Corp | 非接触式情報記録媒体および非接触式情報伝送方法 |
-
1997
- 1997-06-05 JP JP9147709A patent/JP2901574B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-03 TW TW087108906A patent/TW368482B/zh active
- 1998-06-03 KR KR1019980020714A patent/KR100279384B1/ko not_active IP Right Cessation
- 1998-06-04 DE DE69820925T patent/DE69820925T2/de not_active Expired - Fee Related
- 1998-06-04 EP EP98110165A patent/EP0883078B1/en not_active Expired - Lifetime
- 1998-06-05 CN CNB98103103XA patent/CN1169292C/zh not_active Expired - Fee Related
- 1998-06-05 US US09/092,075 patent/US6118320A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69820925T2 (de) | 2004-10-28 |
| EP0883078B1 (en) | 2004-01-07 |
| KR19990006669A (ko) | 1999-01-25 |
| JPH10333771A (ja) | 1998-12-18 |
| TW368482B (en) | 1999-09-01 |
| US6118320A (en) | 2000-09-12 |
| DE69820925D1 (de) | 2004-02-12 |
| CN1207611A (zh) | 1999-02-10 |
| EP0883078A3 (en) | 2001-11-14 |
| KR100279384B1 (ko) | 2001-02-01 |
| CN1169292C (zh) | 2004-09-29 |
| EP0883078A2 (en) | 1998-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0467273A2 (en) | Master-slave type flip-flop circuit | |
| US5959492A (en) | High speed differential driver circuitry and methods for implementing the same | |
| KR950703229A (ko) | 무선 주파수 간섭을 제어하기 위한 확장된 마이크로컴퓨터 시스템(Expanded Microcomputer System for Controlling Radio Frequency Interference) | |
| US20170257092A1 (en) | Gate driver circuit for a half bridge or full bridge output driver stage and corresponding method for driving a half bridge or full bridge output driver stage | |
| JP3820559B2 (ja) | 半導体装置のモードレジスターセット回路 | |
| JP2901574B2 (ja) | クロック入力回路 | |
| KR930007094A (ko) | 멀티모드 입력회로 | |
| KR960018901A (ko) | 피이드백 래치 및 피이드백 래치의 피이드백 동작 형성 방법 | |
| US6247033B1 (en) | Random signal generator | |
| US6812761B2 (en) | Selectively combining signals to produce desired output signal | |
| KR20040103796A (ko) | 2 선식 데이터 통신 방법, 시스템, 제어 장치, 및 데이터기억 장치 | |
| US7358770B2 (en) | Driver circuit | |
| US6118333A (en) | Clock buffer circuit and clock signal buffering method which can suppress current consumption | |
| US6996726B1 (en) | Mobile data carrier with data-independent supply current and voltage | |
| CA1307821C (en) | Integratable synchronous rectifier | |
| EP0661813A2 (en) | Diode coupled CMOS logic design for quasi-static resistive dissipation with multi-output capability | |
| US6639480B2 (en) | Crystal oscillator | |
| JP4420518B2 (ja) | 高電圧出力インバーター | |
| US7400874B2 (en) | Integrated circuit comprising a clock-signal generator, smart card comprising an integrated circuit of this kind and associated method for the generation of clock signals | |
| KR100877524B1 (ko) | 전자 장치 | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| US6717427B2 (en) | Circuit arrangement | |
| JPH0341822A (ja) | 超高周波ホツトクロツク論理回路 | |
| SU930677A1 (ru) | Элементы однородной вычислительной структуры | |
| US6806735B2 (en) | Buffer for contact circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |