KR100279384B1 - 클럭 입력회로 - Google Patents

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겐지 신교우찌
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Abstract

본 발명에 따른, 휴대형 정보매체용 클럭 입력회로는 저전력소비를 갖고 휴대형 정보매체의 통신범위를 확장하도록 제공된다. 클럭 입력회로는 휴대형 정보매체의 안테나를 통해 입력신호를 수신하여, 그 입력신호에 기초하여 클럭신호를 발생한다. 또한, 클럭 입력회로는 감쇠기, 제어신호 발생기, 선택회로, 및 클럭신호 처리기를 포함한다. 감쇠기는 입력신호를 수신하여 하나이상의 감쇠된 신호를 출력한다. 제어신호 발생기는 그 입력신호를 입력받아서 그 입력신호의 진폭에 기초하여 하나이상의 제어신호를 발생한다. 선택회로는 그 하나이상의 감쇠된 신호를 입력받아서 그 하나이상의 감쇠된 신호와 하나이상의 제어신호에 기초하여 출력신호를 생성한다. 클럭신호 처리기는 그 출력신호를 입력받아서 그 출력신호에 기초하여 클럭신호를 발생한다.

Description

클럭 입력회로
본 발명은 외부 소오스로부터 전자기 수단을 통해 에너지 및 데이터를 수신하여 동작하는 휴대형 정보매체 (예를들면, 비접촉 집적회로 ("IC") 카드) 에 사용되는 클럭입력회로에 관한 것이다. 클럭신호는 데이터와 결합하여 전송되어, 안테타를 통하여 휴대형 정보매체에 의해 입력된다. 좀더 자세하기로는, 본 발명은 저전력소모를 갖는 클럭 입력회로에 관한 것이다.
도 7a 내지 7c 는 종래의 비접촉 IC 카드를 나타낸 것이며, 도 8 은 IC 카드에 의해 발생된 여러가지 신호의 파형을 나타낸 것이다. (종래의 IC 카드는 일본 특허공개 제 92-325229호 공보에 개시되어 있다.)
도 7a 나타낸 바와 같이, IC 카드는 입력 안테나 (701), 정류회로 (702), 클럭 입력회로 (703), 검출회로 (704), 전압조정 발진기 ("VCO") (706), 응답신호 발생회로 (707), 반송파 발생회로 (708), 변조회로 (709), 및 출력 안테나 (710) 을 포함한다. 입력 안테나 (710) 는 카드 독출기 (reader, 미도시됨) 로부터 입력신호 (801) (도 8) 를 수신하여, 그 입력신호 (801) 를 정류회로 (702), 클럭 입력회로 (703) 및 검출회로 (704) 로 출력한다.
정류회로 (702) 는 입력신호 (801) 에 기초하여 IC 카드의 여러가지 구성요소에 의해 사용되는 전원전압을 발생한다. 검출회로 (704) 는, 그 입력회로 (801) 에 포함된 데이터를 복조하여, 그 복조된 데이터 신호를 발생하고, 그 복조된 데이터 신호를 IC 카드의 내부회로에 인가한다. 또한, 클럭 입력회로 (703) 는 그 입력파형 (801) 의 반송신호에 기초하여 기준 클럭을 발생하고, 그 기준 클럭을 IC카드의 내부회로에 제공하여, IC 카드의 여러가지 동작들을 동기시킨다.
또한, 정류회로 (702) 에 의해 발생된 전원전압은 VCO (706) 에 제공되며, 그 VCO (706) 는 전원전압에 비례하는 발진신호를 발생한다. 응답신호 발생회로 (707) 는 그 발진신호를 입력받아, 그 신호의 주파수에 기초하여 응답신호를 발생한다. 반송파 발생회로 (708) 는 반송파를 발생하며, 복조회로 (709) 는 그 반송파상에 응답신호를 중첩시켜 출력신호를 발생한다. 그후, 출력신호가 출력안테나를 통해 전송된다.
도 7b 는 클럭 입력회로 (703) 의 구성의 일예를 나타낸 것이다.
도면에 나타낸 바와 같이, 회로 (703) 는 2개의 인버터 (7031 및 7032) 를 포함한다. 인버터 (7031) 는 입력 안테나 (701) 로부터 입력신호 (801) 를 입력받아, 그 신호 (801) 를 반전시켜 반전신호 (802) 를 출력한다. 인버터 (7032) 는 반전신호 (802) 를 입력받아, 그 신호를 반전시켜 기준클럭 신호 (803) 를 출력한다.
도 8 은 입력신호 (801) 의 상세한 구성을 나타낸 것이다.
신호 (801) 는 제 1 구간 (A) 및 그 제 1 구간 (A) 에 뒤이은 제 2 구간 (B) 를 갖는다. 제 1 구간 (A) 동안에, 입력신호 (801) 는 큰 진폭을 가지며, 고전압 입력구간를 정의한다 (즉, 논리"1" 을 정의한다). 제 2 구간 (B) 동안에, 입력신호 (B) 는 작은 진폭을 가지며, 저전압 구간를 정의한다 (즉, 논리"0"을 정의한다). 신호 (801) 는 인버터 (7031) 에 의해 반전되어, 신호 (802) 를 발생한다. 즉, 신호 (802) 는 도 7b 의 점 (B7) 에서 샘플링된다. 인버터 (7031) 에 대한 전원전압이 정류회로 (702) 로부터 인가되므로, 인버터 (7031) 로부터 출력된 하이 레벨 전압은 전원전압의 전압과 동일하다.
그후, 신호 (802) 는 인버터 (7032) 에 의해 반전되어, 신호 (803) 를 발생한다. 즉, 신호 (803) 는 도 7b 의 점 (C7) 에서 샘플링되어, 신호 (803) 가 기준 클럭으로서 출력되어진다.
도 7c 는 도 7a 에 나타낸 클럭 입력회로 (703) 의 구성의 또다른 예를 나타낸 것이다.
도 7c 에 나타낸 이 클럭 입력회로 (703) 는, 캐패시터 (7033), 및 안테나 (701) 와 인버터 (7031) 사이에 삽입된 트랜지스터 (7035 및 7036) 를 제외하고는, 도 7b 에 나타낸 클럭 입력회로 (703) 와 동일하다. 캐패시터 (7033) 는 보호회로로서 기능하며, 트랜지스터 (7035 및 7036) 는 클램프 회로로서 기능한다. 보호회로와 클램프 회로는 클럭 입력회로 (703) 에서 인버터 (7031) 의 트랜지스터를 보호하기 위하여 사용된다. 특히, IC 카드가 IC 독출기와 통신하는 범위를 증가시키기 위하여, 카드 독출기로부터 출력된 입력신호 (801) 는 고전압을 갖도록 설계된다. 그러나, IC 카드내의 트랜지스터가 소형화됨에 따라, 트랜지스터의 유전강도가 감소됨으로써, 트랜지스터는 고전압으로부터 보호되어야만 한다.
캐패시터 (7033) 의 용량은 수신된 입력신호 (801) 의 전압을 감소시키나, 입력신호 (801) 가 저전압일 경우에도 (즉, 신호 (801) 의 구간 (B) 가 전송되어지는 경우에도), 전압이 인버터 (7031) 에 의해 검출될 수 있는 값을 갖도록 선택되어진다. 만약, P형 트랜지스터 (7035) 및 전원전압 (7034) 의 임계전압의 합 보다 더 높은 전압이 클램프 회로에 입력되게 되면, 트랜지스터 (7035) 는 온되어, 전원전압 (7034) 에서, 점 (A7) 에서 전압을 클램프시킨다. 또한, N형 트랜지스터 및 접지전압 ("GND") (7037) 의 임계전압의 합 보다 더 작은 전압이 클램프회로에 입력되게 되면, 트랜지스터 (7036) 는 온되어, GND (7037) 의 전압에서, 점 (A7) 에서 전압을 클램프시킨다. 따라서, 도 8 나타낸 파형을 갖는 신호 (802 및 803) 가, 인버터 (7031) 에 고전압을 인가함이 없이, 인버터 (7031 및 7032) 로부터 각각 출력될 수 있다.
비록 클럭 입력신호가, 인버터 (7031) 에 고전압을 인가하지 않고, 적절하게 동작하는 경우에도, 여러가지 단점을 갖고 있다. 예를들면, 클럭 입력회로 (703) 에 포함된 클램프 회로가 대량의 전력을 소비하기 때문에, 클럭 입력회로 (703) 는 카드 독출기 (미도시됨) 로부터 수신된 데이터 신호를 정류하여 얻은 제한된 전력을 효과적으로 사용할 수가 없다. 또한, 회로 (703) 가 입력 데이터 신호로부터 대량의 전력을 소비할 필요가 있기 때문에, 카드 독출기 (미도시됨) 와 IC 카드 간의 통신범위가 단축되게 된다.
따라서, 본 발명의 목적은 클럭 입력회로의 전력소모를 저감시켜 휴대형 정보매체의 통신범위를 확장함으로써, 상기 문제점을 제거하는데 있다.
상기 및 다른 목적을 달성하기 위하여, 휴대형 정보매체에 클럭 입력회로가 제공된다. 이 클럭 입력회로는 상기 휴대형 정보매체의 안테나를 통해 입력신호를 수신한다. 또한, 클럭 입력회로는, 상기 안테나에 접속하여 동작가능하며 상기 입력신호를 수신하여 하나이상의 감쇠된 신호를 출력하는 감쇠기; 상기 안테나에 동작가능하게 접속되어, 상기 입력신호를 입력받아서 상기 입력신호의 진폭에 기초하여 하나이상의 제어신호를 발생하는 제어신호 발생기; 상기 감쇠기와 상기 제어신호 발생기에 제어가능하게 접속되어, 상기 하나이상의 감쇠된 신호를 입력받아서 상기 하나이상의 감쇠 신호와 상기 하나이상의 제어신호에 기초하여 출력신호를 생성하는 선택회로; 및 상기 선택회로에 동작가능하게 접속되어, 상기 출력신호를 입력받아서 상기 출력신호에 기초하여 상기 클럭신호를 발생하는 클럭신호 처리기를 포함한다.
본 발명의 상기 목적 및 이점은 첨부도면을 참조한 하기 설명으로부터 명확히 이해할 수가 있다.
도 1a 은 본 발명의 실시예에 따른 클럭 입력회로.
도 1b 는 도 1a 에 나타낸 클럭 입력회로에 의해 발생 또는 처리된 여러가지 신호파형을 나타낸 도면.
도 2a 는 도 1a 에 나타낸 제어신호 발생회로의 제 1 구체예를 나타낸 도면.
도 2b 는 도 1a 에 나타낸 제어신호 발생회로의 제 2 구체예를 나타낸 도면.
도 3 은 도 2a 에 나타낸 제어신호 발생회로와 결합하는 도 1a 에 나타낸 클럭 입력회로의 상세 회로도의 예를 나타낸 도면.
도 4 는 도 3 에 나타낸 클럭 입력회로에 의해 발생 또는 처리된 여러가지 신호파형을 나타낸 도면.
도 5 는 도 2b 에 나타낸 제어신호 발생회로와 결합하는 도 1a 에 나타낸 클럭 입력회로의 상세 회로도의 예를 나타낸 도면.
도 6 은 도 5 에 나타낸 클럭 입력회로에 의해 발생 또는 처리되는 여러가지 신호파형을 나타낸 도면.
도 7a 는 종래의 IC 카드를 나타낸 도면.
도 7b 는 도 7a 에 나타낸 종래의 IC 카드의 제 1 클럭 입력회로를 나타낸 도면.
도 7c 는 도 7a 에 나타낸 종래의 IC 카드의 제 2 클럭 입력회로를 나타낸 도면.
도 8 은 도 7b 및 7c 에 나타낸 클럭 입력회로에 의해 발생 또는 처리되는 여러가지 신호파형을 나타낸 도면.
도 9 는 도 1a 에 나타낸 클럭 입력회로의 상세 회로도의 예를 나타낸 도면.
도 10 은 도 9 에 나타낸 클럭 입력회로에 의해 발생 또는 처리되는 여러가지 신호파형을 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
1 : 안테나 2 및 61 : 감쇠회로
3 : 선택회로 4 및 62 : 클램프 회로
5 : 버퍼회로 6 : 제어신호 발생회로
22, 23 및 611 : 캐패시터 31 : 전송 게이트
41 및 621 : P형 MOS 트랜지스터
42 및 622 : N형 MOS 트랜지스터
51, 52 및 625 : 인버터
63 : 유지회로 631 : 래치회로
632 : 지연회로 633 : 슈미츠 트리거
이하, 바람직한 실시예의 설명을 통해, 특정 구성, 구성요소, 및 수치를 개시한다. 그러나, 이 바람직한 실시예는 단지 본 발명의 예이므로, 이하 설명된 특정의 특징은 그러한 실시예를 단지 용이하게 설명하고 본 발명의 완전한 이해를 제공하기 위하여 사용된다. 따라서, 당해 분야의 전문가는 본 발명이 이하 설명된 특정 실시예들에 한정되지 않음을 용이하게 이해할 수 있을 것이다. 또한, 당해분야의 전문가에 널리 공지된 본 발명의 여러가지 구성, 구성요소 및 수치의 설명은 간결성과 명확성을 위하여 생략하기로 한다.
도 1a 는 본 발명의 일 실시예에 따른 클럭 입력회로의 도식적인 실시예를 나타낸 것이며, 도 1b 는 클럭 입력회로에 의해 처리 또는 발생되는 여러가지 신호를 나타낸 것이다.
도 1a 에 나타낸 바와 같이, 클럭 입력회로는 (n)개의 감쇠기 (21내지 2n), (n-1) 개의 제어신호 발생회로 (61내지 6n-1), 선택회로 (3), 클램프 회로 (4), 및 버퍼회로 (5) 를 포함한다. 입력신호 (101) (도 1b) 는 안테나 (1) 를 통해 입력되어, 감쇠회로 (21내지 2n) 로 출력되며, 제어신호 발생회로 (61내지 6n-1) 로 출력된다. 감쇠회로 (21내지 2n) 는 입력신호 (101) 의 전압을 감쇠시켜, (n) 개의 감쇠된 전압신호를 발생하고, 발생회로 (61내지 6n-1) 는 입력신호 (101) 의 전압에 기초하여 (n-1) 개의 제어신호를 발생한다.
선택회로 (3) 는 (n) 개의 감쇠된 전압신호와 (n-1) 개의 제어신호를 입력받아, 제어신호에 기초하여 감쇠된 전압신호를 선택적으로 출력한다. 특히, (n-1) 개의 제어신호는 선택회로 (3) 에 하나 이상의 감쇠된 전압신호를 선택적으로 출력시키도록 명령하여, IC 카드의 내부 전원전압에 가까운 진폭을 가지는 합성신호를 형성한다. 그후, 그 합성신호는 클램프 회로 (4) 에 입력되며, 클램프 회로 (4) 는 클램프된 전압신호를 발생한다. 그후, 클램프된 전압신호는 버퍼회로 (5) 로 출력되며, 버퍼회로 (5) 는 대응하는 기준 클럭신호를 출력한다. 선택회로 (3) 는 시스템의 내부 전원전압에 근사한 전압을 갖는 합성 전압신호를 발생하므로, 클램프 회로 (4) 는 감쇠된 전압신호를 클램프하기 위하여 클램프 기능의 동작 및 수행이 드물게 필요하게 된다. 그러므로, 클럭입력회로에 의해 소비된 전력량이 극적으로 감소되게 된다.
도 2a 는 제어신호 발생회로 (61내지 6n-1) 들중의 하나의 구조의 도시적인 예를 나타낸 것이다.
도면에 나타낸 바와 같이, 제어신호 발생회로 (6) 는 감쇠회로 (61) 와 클램프회로 (62) 를 포함한다. 감쇠회로 (61) 는 입력신호 (101) 를 입력받아서 그 신호를 감쇠시켜 감쇠신호를 발생한다. 그후, 클램프 회로 (62) 는 그 감쇠된 신호를 클램프하며, 필요한 경우, 클램프된 신호를 발생하여 그 클램프된 신호를 제어신호로서 출력한다.
도 3 은 도 2a 에 나타낸 제어신호 발생회로 (6) 과 결합하는 클럭입력회로의 도식적인 예를 나타낸 것이며, 도 4 는 회로의 여러 점 (A 내지 E) 에 위치된 여러가지 신호의 파형을 나타낸 것이다.
도 3 에 나타낸 바와 같이, 감쇠회로 (2) 는 캐패시터 (22 및 23) 를 포함하며, 선택회로 (3) 는 전송게이트 (31) 를 포함한다. 또한, 클램프 회로 (4) 는 P형 MOS 트랜지스터 (41) 및 N형 MOS 트랜지스터 (42) 를 포함하며, 버퍼 회로 (5) 는 인버터 (51 및 52) 를 포함한다.
또한, 제어신호 발생회로 (6) 는 감쇠회로 (61) 및 클램프회로 (62) 를 포함한다. 감쇠회로 (61) 는 캐패시터 (611) 를 포함하며, 클램프 회로는 P형 MOS 트랜지스터 (621), N형 MOS 트랜지스터 (622), 및 인버터 (625) 를 포함한다.
점 (A) 는 클램프 회로 (4) 의 출력을 나타내며, 점 (B) 는 인버터 (51) 의 출력을 나타내고, 점 (C) 는 인버터 (52) 의 출력을 나타낸다. 또한, 점 (D) 는 인버터 (625) 로의 입력을 나타내며, 점 (E) 는 인버터 (625) 의 출력을 나타낸다.
도 4 는 입력 안테나 (1) 에 의해 수신되는 입력신호 (401) 을 나타낸 것이다.
신호 (401) 는 제 1 구간 (A) 및 그 제 1 구간 (A) 에 뒤이은 제 2 구간 (B) 를 갖는다. 제 1 구간 (A) 동안에, 입력신호 (401) 는 고전압 입력구간 (즉, 논리 "1" 을 정의함) 를 정의하는 큰 진폭을 갖는다. 제 2 구간 (B) 동안에, 입력신호 (401) 는 저전압 구간 (즉, 논리 "0" 를 정의함) 를 정의하는 작은 진폭을 갖는다. 신호 (402) 는 인버터 (625) 에 입력된 신호 (즉, 점 (D) 에서의 신호) 를 나타내며, 신호 (403) 는 인버터 (625) 로부터 출력된 신호 (즉, 점 (E) 에서의 신호) 를 나타낸다. 신호 (404) 는 클램프 회로 (4) 로부터 출력된 신호 (즉, 점 (A) 에서의 신호) 를 나타내며, 신호 (405) 는 인버터 (51) 로부터 출력된 신호 (즉, 점 (B) 에서의 신호) 를 나타내고, 신호 (406) 는 인버터 (52) 로부터 출력된 신호 (즉, 점 (C) 에서의 신호) 를 나타낸다.
본 실시예에서, 캐패시터 (22, 23 및 611) 는 하기 식 (1),
C611= C22
을 만족하는 용량 (C22, C23및 C611) 을 각각 갖는다.
용량 C22와 C23사이의 관계에 대해, 용량 (C22및 C23) 의 비는 구간 (B) 에서의 신호진폭에 대한 구간 (A) 에서의 입력신호 (401) 의 진폭의 비에 의존한다. 특히, 진폭의 비가 2와 같은 경우에는, 용량 (C22및 C23) 은 동일하게 설계된다. 진폭의 비가 2보다 큰 경우와 진폭의 비가 2보다 작은 경우에는, 용량 C23이 용량 C22보다 크게 설계되고, 용량 C23은 용량 C22보다 작게 설계된다. 비와 용량 (C22및 C23) 의 값의 예를 하기 테이블에 나타낸다.
주기 (B) 에서의 입력신호의 진폭에 대한 주기 (A) 에서의 입력신호의 진폭의 비,(주기 A : 주기 B) 용량 C23에 대한 용량 C22의 비.(C22: C23)
10 : 1 1 : 9
5 : 1 1 : 4
2 : 1 1 : 1
1.5 : 1 1 : 0.5
또한, 용량 (C22및 C23) 의 값은 캐패시터 (22 및 611) 로부터 출력된 감쇠된 전압신호들만이 입력신호 (401) 의 구간 (A) 동안에 임계전압 보다 더 큰 전압을 갖기에 충분한 값이다. 그러므로, 캐패시터 (22 및 611) 로부터 출력된 감쇠하는 전압신호는 입력신호 (401) 의 구간 (B) 동안에 인버터 (51 및 625) 의 임계전압 보다 더 작은 전압을 갖는다. 그 결과, 인버터 (51 및 625) 만이 입력신호의 구간 (A) 동안에 입력신호 (401) 의 반전신호를 출력한다. 한편, 캐패시터 (23) 의 용량 (C23) 의 값은 인버터 (51) 가 입력신호 (401) 의 구간 (B) 동안에도 반전된 신호를 출력할 수 있기에 충분한 값이다. 용량 (C611) 은 입력신호 (401) 의 구간 (B) 동안에 입력신호 (401) 의 전압을 인버터 (625) 의 임계레벨 아래로 감소시키므로, 인버터 (625) 는 신호 (402) 가 논리 "0" 인 것으로 검출한다.
입력신호 (401) 의 구간 (A) 동안에, 인버터 (625) 는 입력신호 (401) 의 전압이 양인 경우에 논리 "0" 을 출력하며, 따라서, 전송 게이트 (31) 는 입력신호 (401) 의 전압이 양인 경우에 오프된다. 또한, 구간 (A) 동안에, 인버터 (625) 는 입력신호 (401) 가 음인 경우에 논리 "1" 을 출력하며, 따라서, 전송 게이트 (31) 는 입력신호의 전압이 음인 경우에 온된다.
이상의 동작의 결과, 양인 입력신호 (401) 가 구간 (A) 동안에 감쇠회로 (2) 에 입력되며, 감쇠회로 (2) 는 캐패시터 (22) 의 용량 (C22) 에만 기초하여 입력신호 (401) 의 전압을 감소시켜 감쇠신호 (즉, 점 (A) 에서의 신호) 를 발생한다. 그후, 인버터 (51) 은 신호 (404) 를 반전시켜 신호 (405) (즉, 점 (B) 에서의 신호) 를 발생하며, 인버터 (52) 는 그 신호 (405) 를 반전시켜 신호 (406) (즉, 점 (C) 에서의 신호) 를 발생한다. 즉, 인버터 (52) 는 신호 (406) 를 입력신호 (401) 의 위상과 일치하는 위상을 갖는 기준 클럭신호로서 출력한다.
한편, 입력신호 (401) 의 구간 (B) 동안에, 캐패시터 (601) 는 입력신호의 전압을 인버터 (625) 의 임계전압 아래로 감소시킨다. 따라서, 인버터 (625) 는 입력신호 (401) 의 전압이 음 또는 양인 경우에 논리 "1" 을 출력하며, 따라서, 전송 게이트 (31) 는 구간 (B) 동안에 일정하게 된다. 그 결과, 입력신호 (401) 가 구간 (B) 동안에 감쇠회로 (2) 에 입력되어지는 경우에는, 감쇠회로 (2) 가 캐패시터 (22 및 23) 양자의 용량 (C22및 C23) 에 기초하여 입력신호 (401) 의 전압을 감소시켜, 감쇠된 신호 (404) 를 발생한다. 그후, 인버터 (51) 는 신호 (404) 를 반전시켜 신호 (405) 를 발생하며, 인버터 (52) 는 신호 (405) 를 반전시켜 신호 (406) 를 발생한다.
본 실시예의 클럭 입력회로가 전력소비를 상당히 감소시키는 방법을 설명하기 위하여, 본 실시예의 전력소비를, 도 7c 에 도시된 종래 회로의 전력소비와 비교한다. 이 비교를 위해, 다음의 변수들이 사용되었다.
V401입력신호 (401) 의 전압
VA본 실시예의 회로의 점 (A) (도 3) 에서의 전압
VA7종래 회로의 점 (A7) (도 7c) 에서의 전압
I4본 실시예의 클램프회로 (4) (도 3) 를 통해 흐르는 전류
I7c종래의 클램프회로 (도 7c) 를 통해 흐르는 전류
C22캐패시터 (22) (도 3) 의 용량
C23캐패시터 (23) (도 3) 의 용량
C7033캐패시터 (7033) (도 7c) 의 용량
또한, 상기 예에서, 용량 C7033은 거의 용량 (C22및 C23) 의 합과 거의 동일하다 (즉, C7033≒ C22+ C23). 또한, 입력신호 (401) 에 대한 반송신호 주파수는 ω 이고, 허수 부호는 j 이다. 따라서, 입력신호 (401) 가 구간 (A) 동안에 본 실시예의 회로에 입력되는 경우에는, 하기 식 (2),
I4= jωC22(V401- VA)
이 유효하다.
입력신호 (401) 가 구간 (B) 동안에 본 실시예의 회로에 입력되는 경우에는, 하기 식 (3),
I4= jω (C22+ C23) (V401- VA)
이 유효하다.
입력신호 (401) 가 구간 (A) 동안에 도 7c 에 나타낸 종래 회로에 입력되는 경우에는, 하기 식 (4),
I7c= jωC7033(V401- VA7)
이 유효하다.
마지막으로, 입력신호 (401) 가 구간 (B) 동안에 도 7c 에 나타낸 종래 회로에 입력되는 경우에는, 식 (5),
I7c= jωC7033(V401- VA7)
이 유효하다.
상기 식들에서, 전압 (VA및 VA7) 은, P형 트랜지스터 (41 및 7035) 에 의해 동일 전원전압으로 각자 클램프되기 때문에, 동일하다 (즉, VA= VA7). 그러므로, C22는 C7033보다 더 작으며 (즉, C22＜ C7033), 식 (2) 에 의해 결정된 전류값 (I4) 은 식 (4) 에 의해 결정된 전류값 (I7c) 보다 더 작다. 즉, 입력신호 (401) 의 구간 (A) 동안에, 본 실시예의 클램프 회로 (4) 를 통해 흐르는 전류는 도 7c 에 나타낸 종래의 클램프 회로를 통해 흐르는 전류보다 더 작다. 그러므로, 클램프 회로 (4) 의 전력소비는 종래 클램프 회로의 전력소비 보다 상당히 더 작다.
도 2b 는 제어신호 발생회로 (6) 의 구조의 도식적인 예를 나타낸 것이다.
회로 (6) 는, 클램프 회로 (62) 로부터 출력된 제어신호를 유지하는 유지회로 (63) 를 포함하는 것을 제외하고는, 제어신호 발생회로 (6) 와 동일하다.
도 5 는 도 2b 에 나타낸 제어신호 발생회로 (6) 와 결합하는 클럭입력회로의 도식적인 예를 나타낸 것이다.
도 5 에 나타낸 예는, 유지회로 (63) 가 클램프 회로 (62) 와 선택회로 (3) 사이에 제공되기 때문에, 도 3 에 나타낸 예와는 서로 다르다. 도면에 나타낸 바와 같이, 유지회로는 래치회로 (631), 지연회로 (632), 및 슈미츠 트리거 (633) 를 포함한다. 슈미츠 트리거 (633) 는 클램프 회로 (4) 로부터 출력된 신호를 입력받아서, 대응하는 조정된 신호를 출력한다. 지연회로 (632) 는 그 조정된 신호를 입력받아서, 대응하는 지연된 신호를 출력한다. 래치회로 (631) 는 인버터 (625) 로부터 신호를 입력받아, 그 신호를 지연회로 (632) 로부터의 지연된 신호에 기초하여 래치한다. 클럭 입력회로의 다른 부분은 도 3 과 관련하여 위에서 설명한 회로와 동일하거나 또는 유사하다.
도 6 은 도 5 에 나타낸 회로에서 여러가지 점 (A 및 C 내지 G) 에 위치된 여러가지 신호의 파형을 나타낸 것이다.
도 6 에 나타낸 바와 같이, 입력신호 (601) 는 제 1 구간 (A) 와 그 제 1 구간 (A) 에 뒤따르는 제 2 구간 (B) 를 가지며, 입력 안테나 (1) 에 의해 수신된다. 신호 (602) 는 인버터 (625) 에 입력된 신호 (즉, 점 (D) 에서의 신호) 를 나타내며, 신호 (603) 는 인버터 (625) 로부터 출력된 신호 (즉, 점 (G) 에서의 신호) 를 나타낸다. 신호 (604) 는 지연회로 (632) 로부터 출력된 지연된 신호 (즉, 점 (F) 에서의 신호) 를 나타내며, 신호 (605) 는 래치회로 (631) 로부터 출력된 래치된 신호 (즉, 점 (E) 에서의 신호) 를 나타낸다. 신호 (606) 는 클램프 회로 (4) 로부터 출력된 신호 (즉, 점 (A) 에서의 신호) 를 나타내며, 신호 (607) 는 인버터 (52) 로부터 출력된 기준 클럭 (즉, 점 (C) 에서의 신호) 를 나타낸다. 도 3 및 4 를 도 5 및 6 과 비교해 보면, 입력신호 (601) 가 입력신호 (401) 과 동일하고, 신호 (602) 가 신호 (402) 와 동일하며, 신호 (603) 가 신호 (403) 과 동일함을 관찰할 수 있다.
이하, 도 5 에 나타낸 클럭 입력회로의 동작을 설명한다.
입력신호 (601) 는 입력 안테나 (1) 를 통해 입력되며, 캐패시터 (611) 에 의해 감쇠되어, 감쇠된 신호를 발생한다. 또한, 그 감쇠된 신호의 전압은 캐패시터 (611) 로 인해, 입력신호 (601) 의 전압 보다 더 작다. 그후, 그 감쇠된 신호는 클램프 회로 (62) 에 의해 클램프되며, 필요한 경우, 인버터 (625) 에 의해 반전된 신호 (602) (즉, 점 (C) 에서의 신호) 로서 출력된다.
또한, 입력신호 (601) 는 캐패시터 (22) 및/또는 캐패시터 (23) 에 의해 감쇠되어, 감쇠된 신호를 발생하며, 클램프된 신호 (606) (즉, 점 (A) 에서의 신호) 를 발생한다. 클램프된 신호는 슈미츠 트리거 (633) 에 의해 처리되며, 지연회로 (632) 에 의해 소정 시간구간만큼 지연되어, 그 지연된 신호 (즉, 점 (F) 에서의 신호) 를 발생한다. 바람직하게는, 이 소정의 시간구간은 래치회로 (631) 의 설정시간 보다 더 길어야 한다.
지연회로 (632) 의 지연을 적당하게 설정함으로써, 클램프된 신호 (606) (즉, 점 (A) 에서의 신호) 가 지연되어, 반전된 신호 (603) 가 구간 (A) 동안에 논리 "0" 과 같을 경우에, 래치회로 (631) 가 그 반전된 신호 (603) (즉, 점 (G) 에서의 신호) 를 래치시키도록, 그 지연된 신호 (604) (즉, 점 (F) 에서의 신호) 가 명령한다. 그 결과, 래치된 신호 (605) (즉, 점 (E) 에서의 신호) 가 구간 (A) 동안에 논리 "0" 과 동일하게 된다. 그러므로, 입력전압 (601) 이 구간 (A) 동안에 캐패시터 (22) 에 의해서만 감쇠되게 될 것이며, 클램프 회로 (4) 를 통해 흐르는 전류만이 I4= jωC22(V601- VA) (여기서 V601는 신호 (601) 의 전압을 나타낸다) 과 동일하게 된다.
한편, 구간 (B) 동안에, 입력신호 (601) 의 전압은 캐패시터 (611) 에 의해 신호 (602) (즉, 점 (D) 에서의 신호) 의 전압이 인버터 (625) 의 임계전압을 절대로 초과하지 않게 감쇠되어진다. 그 결과, 반전된 신호 (603) (즉, 점 (G) 에서의 신호) 가 구간 (B) 동안에 논리 "1" 과 항상 동일하게 된다. 따라서, 래치된 신호 (605) (즉, 점 (E) 에서의 신호) 의 전압이 전체 구간 (B) 동안에 논리 "1" 이 되게 되어, 전송 게이트 (31) 가 온되어진다. 그 결과, 입력신호 (601) 가 캐패시터 (22 및 23) 의 용량 (C22및 C23) 의 합에 의해 감쇠되게 된다. 따라서, 구간 (B) 동안에 클램프 회로 (4) 를 통해 흐르는 전류는 I4= jω (C22+ C23) (V601- VA) 와 같게 된다.
도 3 및 5 에 도시된 클럭 입력회로에서는, 입력신호 (401 또는 601) 가 입력신호 (401 또는 601) 의 전압이 로우 (low) 인 경우에 큰 용량 (C22+ C23) 으로 감쇠되며, 전압이 하이 (high) 전압인 경우에 작은 용량 (C22) 으로 감쇠된다. 그 결과, 클램프 회로가 저전압과 최소의 전류량으로 동작될 수가 있게 된다. 따라서, 클램프 회로의 동작이 실제로 피할 수 있게 되며, 클럭 입력회로의 전력소비가 극적으로 감소되게 된다. 따라서, 카드 독출기와 큰 거리를 갖는 경우에, 클럭 입력회로에 충분한 에너지를 좀더 용이하게 제공할 수 있으며, 따라서, IC 카드의 통신범위가 증가될 수 있게 된다.
상기 실시예에서는, 상술한 스위치 회로 (3) 의 전송 게이트 (31) 는 P형 MOS 트랜지스터를 포함할 수도 있다. P형 MOS 트랜지스터의 소오스 (또는 드레인) 는 감쇠회로 (2) 의 캐패시터 (22) 에 접속될 수 있으며, 드레인 (또는 소오스) 은 클램프 회로 (4) 에 접속될 수 있다. 또한, P형 MOS 트랜지스터의 게이트는 제어신호 발생회로 (6) 로부터의 제어신호를 입력받을 수 있다.
선택적으로는, 전송 게이트 (31) 는 N형 MOS 트랜지스터를 포함할 수도 있다. N형 MOS 트랜지스터의 소오스 (또는 드레인) 는 캐패시터 (23) 에 접속될 수 있으며, 드레인 (또는 소오스) 은 클램프 회로 (4) 에 접속될 수 있다. 또한, N형 MOS 트랜지스터의 게이트는 제어신호 발생회로 (6) 의 제어신호를 입력받을 수 있다.
또한, 전송 게이트 (31) 는 P형 MOS 트랜지스터 및 N형 트랜지스터를 포함할 수도 있다. P 및 N 형 MOS 트랜지스터의 각 소오스 및 게이트는 함께 접속될 수도 있다. 또한, 제어신호가 P형 MOS 트랜지스터의 게이트에 입력되어질 수 있으며, 반전된 제어신호가 N형 MOS 트랜지스터의 게이트에 입력되어질 수도 있다.
상기 실시예에 나타낸 바와 같이, 감쇠회로 (2) 는 2개의 캐패시터 (22 및 23) 를 포함하고 (즉, (n) 개의 캐패시터를 포함한다), 제어신호 발생회로 (6) 는 하나의 제어신호 (즉, (n-1) 개의 제어신호) 를 발생한다. 또한, 선택회로 (3) 은 제 1 캐패시터 (22) 로부터 출력된 제 1 감쇠신호를 선택하여, 그 제어신호에 기초하여 제 2 캐패시터 (23) 로부터 출력된 제 2 감쇠신호를 선택적으로 출력한다.
그러나, 감쇠회로 (2) 로부터 클램프 회로 (4) 로 출력된 합성 감쇠신호를 좀더 정제하기 위하여는, 감쇠회로 (2) 는 부가적인 캐패시터를 포함할 수도 있으며, 제어신호 발생회로 (6) 는 복수개의 제어신호를 발생하기 위한 용장회로를 포함할 수도 있다. 예를들면, 감쇠회로 (2) 는 3개의 감쇠된 신호를 각각 출력하는 3개의 캐패시터 (즉, (n)개의 캐패시터) 를 포함할 수 있다. 또한, 제어신호 발생회로 (6) 는 2개의 제어신호 (즉, (n-1) 개의 제어신호) 를 각각 출력하는 2개의 용장회로 (즉, (n-1) 개의 용장회로) 를 포함할 수 있다. 선택회로 (3) 는 제 1 캐패시터로부터 감쇠된 신호를 항상 출력할 수 있으며, 그 제 1 제어신호 및 제 2 제어신호에 기초하여 제 2 및 제 3 감쇠 신호를 선택적으로 각각 출력하는 2개의 전송 게이트를 포함할 수도 있다.
또한, 입력신호는 2개의 데이터 값에 대응하는 2개의 진폭레벨 신호에만 한정되지 않고, 3개 (이상) 의 데이터값에 대응하는 3개 (이상) 의 진폭 레벨 신호일 수도 있다. 따라서, 선택회로는 신호의 제 1 진폭레벨 동안에 제 1 캐패시터로부터 제 1 감쇠신호를 항상 출력할 수 있으며, 신호의 제 2 진폭레벨 동안에 제 1 및 제 2 감쇠신호를 출력할 수 있고, 신호의 제 3 진폭레벨 동안에 제 1, 제 2 및 제 3 캐패시터로부터 제 1, 제 2 및 제 3 감쇠신호를 출력할 수 있다.
상기 및 다른 개념들은 도 9 에 나타낸 도식적인 실시예로 도시되어 있으며, 회로의 여러가지 점들 (F14, G14, D14, E14, B14 및 C14) 에 위치된 여러가지 신호들의 파형이 도 10 에 도시되어 있다.
도 9 에 나타낸 바와 같이, 제 1 감쇠회로 (1425) 는 캐패시터 (1402, 1403, 및 1404) 를 포함하고, 선택회로 (1426) 는 전송게이트 (1407 및 1408) 를 포함한다. 제 1 클램프 회로 (1427) 는 P형 MOS 트랜지스터 (1420) 및 N형 MOS 트랜지스터 (1421) 를 포함하며, 버퍼 회로 (1428) 는 인버터 (1423 및 1424) 를 포함한다.
또한, 제어신호 발생회로 (1429) 는 제 2 및 제 3 감쇠회로, 및 제 2 및 제 3 클램프 회로를 포함한다. 제 2 감쇠회로는 캐패시터 (1405) 를 포함하며, 제 3 감쇠회로는 캐패시터 (1406) 를 포함한다. 제 2 클램프 회로는 P형 MOS 트랜지스터 (1410), N형 MOS 트랜지스터 (1412) 및 인버터 (1411) 를 포함한다. 제 3 클램프 회로는 P형 MOS 트랜지스터 (1416), N형 MOS 트랜지스터 (1418), 및 인버터 (1414) 를 포함한다.
점 (B14) 은 인버터 (1423) 의 출력을 나타내며, 점 (C14) 은 인버터 (1424) 의 출력을 나타낸다. 점 (D14) 은 인버터 (1414) 로의 입력을 나타내며, 점 (E14) 은 인버터 (1414) 의 출력을 나타낸다. 점 (F14) 은 인버터 (1411) 로의 입력을 나타내며, 점 (G14) 은 인버터 (1411) 의 출력을 나타낸다.
도 10 은 입력 안테나 (1401) 에 의해 수신되는 입력신호 (1501) 를 나타낸 것이다.
신호 (1501) 는 높은 진폭의 구간 (H), 중간 진폭을 가지는 구간 (M), 및 낮은 진폭을 가지는 구간 (L) 을 갖는다. 구간 (H, M, 및 L) 동안에, 입력신호 (1501) 는 제 1, 제 2, 및 제 3 데이터 값을 각각 정의한다.
신호 (1502) 는 인버터 (1411) 에 입력된 신호 (즉, 점 (F14) 에서의 신호) 를 나타내며, 신호 (1503) 는 인버터 (1411) 로부터 출력된 신호 (즉, 점 (G14) 에서의 신호) 를 나타낸다. 신호 (1504) 는 인버터 (1414) 에 입력된 신호 (즉, 점 (D14) 에서의 신호) 를 나타내며, 신호 (1505) 는 인버터 (1414) 로부터 출력된 신호 (즉, 점 (E14) 에서의 신호) 를 나타낸다. 신호 (1506) 는 인버터 (1423) 로부터 출력된 신호 (즉, 점 (B14) 에서의 신호) 를 나타내며, 신호 (1507) 는 인버터 (1424) 로부터 출력된 신호 (즉, 점 (C14) 에서의 신호) 를 나타낸다.
본 실시예에서, 캐패시터 (1402, 1403, 1404, 1405, 및 1406) 들은 용량 (C1402, C1403, C1404, C1405, 및 C1406) 들을 각각 가지며, 용량들은 다음 식 (6) 및 (7),
C1405= C1402
C1406= C1402+ C1403
을 만족한다.
또한, 용량들 (C1402, C1403, 및 C1404) 간의 관계는, 제 1 실시예에서 설명한 용량 (C22및 C23) 간의 의존관계와 유사하게, 입력신호 (1501) 의 여러가지 진폭의 비에 의존한다. 당해분야의 전문가는 본 명세서를 읽은 후에 용량의 값을 결정하는 방법을 명확히 알 수 있을 것이다.
또한, 도 10 에 나타낸 바와 같이, 용량 (C1405) 의 값은 캐패시터 (1405) 로부터 출력된 감쇠된 전압신호만이 입력신호 (1501) 의 구간 (H) 동안에 인버터 (1411) 의 임계전압 보다 더 큰 전압을 갖게 되는 값이다. (도 10 의 신호 (1502) 참조). 그러므로, 캐패시터 (1405) 로부터 출력된 감쇠하는 전압신호는 입력신호 (1501) 의 구간 (M 및 L) 동안에 인버터 (1411) 의 임계전압 보다 더 작은 전압을 갖게 된다. 그 결과, 인버터 (1411) 만이 신호 (1503) 로 나타낸 바와 같이 입력신호의 구간 (H) 동안에 입력신호 (1501) 의 반전된 신호를 출력한다. 구간 (M 및 L) 동안에, 인버터 (1411) 는 논리 "1" 을 출력한다.
또한, 용량 (C1406) 의 값은 캐패시터 (1406) 로부터 출력된 감쇠된 전압신호만이 입력신호 (1501) 의 구간 (H 및 M) 동안에 인버터의 임계전압 보다 더 큰 전압을 갖게 되는 값이다. (도 10 의 신호 (1504) 참조). 그러므로, 캐패시터 (1406) 로부터 출력된 감쇠하는 전압신호는 입력신호 (1501) 의 구간 (L) 동안에 인버터 (1414) 의 임계전압 보다 더 작은 전압을 갖게 된다. 그 결과, 인버터 (1414) 만이 신호 (1505) 로 나타낸 바와 같이 입력신호의 구간 (H 및 M) 동안에 입력신호 (1501) 의 반전된 신호를 출력하게 된다. 구간 (L) 동안에, 인버터 (1414) 는 논리 "1" 을 출력한다.
상기 구성에 기초하여, 전송 게이트 (1407 및 1408) 양자는 입력신호 (1501) 가 구간 (H) 동안에 양이 되는 경우에 오프된다. 그 결과, 입력신호 (1501) 가 캐패시터 (1402) 에 기초하여 용량 (C1402) 에만 기초하여 감쇠되게 된다. 한편, 전송 게이트 (1407) 는 입력신호 (1501) 가 구간 (M) 동안에 양인 경우에 온된다. 그 결과, 입력신호 (1501) 가 캐패시터 (1402 및 1403) 의 용량 (C1402및 C1403) 에 의해 구간 (M) 동안에 감쇠되게 된다. 마지막으로, 전송 게이트 (1407 및 1408) 양자는 입력신호 (1501) 가 구간 (L) 동안에 양인 경우에 온된다. 그 결과, 입력신호 (1501) 가 캐패시터 (1402, 1403, 및 1404) 의 용량 (C1402, C1403, 및 C1404) 에 기초하여 구간 (L) 동안에 감쇠되게 된다. 그러므로, 상술한 제 1 및 제 2 실시예에서 논의된 이유와 유사한 이유로, 제 3 실시예는 클럭 입력회로의 전력을 감소시키는 것이 가능하게 된다.
이상의 바람직한 실시예의 설명은 당해분야의 전문가가 본 발명을 사용하거나 또는 실시할 수 있도록 하기 위하여 제공된다. 또한, 이들 실시예들에 대한 여러가지 변형예도 당해분야의 전문가는 용이하게 알수 있으며, 여기서 정의된 고유의 원리는 신규성을 이용함이 없이도 다른 실시예들에 적용될 수도 있다. 그러므로, 본 발명은 여기서 설명한 실시예들에 한정하려는 것이 아니며, 청구범위에 정의된 바와 같이 최광의 범주를 부여하려는 것이다.
본 발명에 따르면, 안테나로부터 수신되는 입력신호가 저전압일 경우에는 대용량으로, 고전압일 경우에는, 저용량으로 감쇠가 이루짐으로써, 필요이상으로 큰진폭의 신호가 클램프 회로에 전달되지 않으므로, 클램프 회로의 동작이 사실상 피해지게 되며, 클램프 회로의 동작과 더불어 발생하는 전력손실이 저감되므로, 저소비전력의 클럭 입력회로가 실현되게 된다.
또한, 클럭 입력회로의 소비전력이 저감됨으로써, 통신거리를 증대시켜도 충분한 에너지 공급을 확보할 수 있는 효과가 있다.

Claims (39)

  1. 휴대형 정보매체에 제공되어, 상기 휴대형 정보매체의 안테나를 통해 입력신호를 수신하여 상기 입력신호에 기초하여 클럭신호를 발생하는 클럭 입력회로에 있어서,
    상기 안테나에 동작가능하게 접속되어, 상기 입력신호를 수신하여 하나이상의 감쇠된 신호를 출력하는 감쇠기;
    상기 안테나에 동작가능하게 접속되어, 상기 입력신호를 입력받아 상기 입력신호에 기초하여 하나이상의 제어신호를 출력하는 제어신호 발생기;
    상기 감쇠기 및 상기 제어신호 발생기에 동작가능하게 접속되어, 상기 하나이상의 감쇠된 신호를 입력받아서, 상기 하나 이상의 감쇠된 신호와 상기 하나이상의 제어신호에 기초하여 출력신호를 생성하는 선택회로; 및
    상기 선택회로에 동작가능하게 접속되어, 상기 출력신호를 입력받아 상기 출력신호에 기초하여 클럭신호를 발생하는 클럭신호 처리기를 포함하는 것을 특징으로 하는 클럭 입력회로.
  2. 제 1 항에 있어서,
    상기 감쇠기는, 상기 입력신호를 입력받아서 (n) 개의 감쇠된 신호를 각각 출력하는 (n)개의 감쇠회로를 포함하며,
    상기 제어신호 발생기는, 상기 입력신호를 입력받아서 (n-1) 개의 제어신호를 각각 출력하는 (n-1) 개의 제어신호 발생회로를 포함하고,
    상기 선택회로는, 상기 (n) 개의 감쇠된 신호를 입력받아서, 상기 (n) 개의 감쇠된 신호를 상기 (n-1) 개의 제어신호에 기초하여 선택적으로 합성하여, 상기 출력신호를 발생하는 것을 특징으로 하는 클럭 입력회로.
  3. 제 2 항에 있어서,
    상기 (n) 개의 감쇠된 신호들중에서 첫번째 내지 (n-1) 번째 감쇠된 신호를 각각 입력받으며, 상기 (n-1) 개의 제어신호를 각각 입력받는 (n-1) 개의 전송 회로를 포함하고,
    상기 (n-1) 개의 전송회로는, 상기 (n-1) 개의 제어신호에 각각 기초하여 상기 첫번째 내지 (n-1) 번째 감쇠된 신호를 (n-1) 개의 선택된 감쇠 출력신호로서 선택적으로 출력하며,
    상기 선택회로는, 상기 (n-1) 개의 선택된 감쇠출력신호와 상기 (n) 개의 감쇠된 신호들중에서 (n)번째 감쇠된 신호를 합성하여 상기 출력신호를 발생하는 것을 특징으로 하는 클럭 입력회로.
  4. 제 1 항에 있어서,
    상기 클럭신호 처리기는,
    상기 선택회로에 동작가능하게 접속되어, 상기 출력신호를 클램프하여 클림프된 신호를 발생하는 클램프 회로; 및
    상기 클램프회로에 동작가능하게 접속되어, 상기 클램프된 신호를 버퍼시켜 상기 클럭신호를 출력하는 버퍼회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  5. 제 2 항에 있어서,
    상기 (n-1) 개의 제어신호 발생회로 각각은,
    상기 입력신호를 입력받아서 CSGC 감쇠된 신호를 출력하는 제어신호 발생회로 ("CSGC") 감쇠회로; 및
    상기 CSGC 감쇠회로에 동작가능하게 접속되어, 상기 CSGC 감쇠된 신호를 클램핑시켜 상기 (n-1) 개의 제어신호들중의 어느 하나를 출력하는 CSGC 클램프 회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  6. 제 5 항에 있어서,
    상기 CSGC 클램프 회로는,
    상기 CSGC 감쇠된 신호에 대해 클램핑 동작을 수행하여 CSGC 클램핑된 신호를 발생하는 클램핑부; 및
    상기 CSGC 클램핑된 신호를 반전시켜 상기 (n-1) 개의 제어신호들중의 어느 하나를 발생하는 인버터를 포함하는 것을 특징으로 하는 클럭 입력회로.
  7. 제 2 항에 있어서,
    상기 (n-1) 개의 제어신호 발생회로 각각은,
    상기 입력신호를 입력받아서 CSGC 감쇠된 신호를 출력하는 제어신호 발생회로 ("CSGC") 감쇠회로;
    상기 CSGC 감쇠회로에 동작가능하게 접속되어, 상기 CSGC 감쇠된 신호를 클램핑시켜 CSGC 클램핑된 신호를 출력하는 CSGC 클램프 회로; 및
    상기 선택회로 및 상기 CSGC 클램프 회로에 동작가능하게 접속되어, 상기 CSGC 클램핑된 신호를 입력받아서 상기 CSGC 클램핑된 신호를 상기 (n-1) 개의 제어신호들중에서의 어느 하나로서 출력하는 유지회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  8. 제 7 항에 있어서,
    상기 CSGC 클램프 회로는,
    상기 CSGC 감쇠된 신호에 대해 클램핑 동작을 수행하여 비반전된 신호를 발생하는 클램핑부; 및
    상기 비반전된 신호를 반전시켜 상기 CSGC 클램핑된 신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 클럭 입력회로.
  9. 제 7 항에 있어서,
    상기 유지회로는, 상기 선택회로로부터 상기 출력신호를 적어도 간접적으로 입력받아서, 상기 출력신호에 기초하여 상기 CSGC 클램핑된 신호를 상기 (n-1) 개의 제어신호들중의 어느 하나로서 출력하는 것을 특징으로 하는 클럭 입력회로.
  10. 제 5 항에 있어서,
    상기 CSGC 감쇠회로는 상기 (n) 개의 감쇠회로들중의 어느 하나와 등가임을 특징으로 하는 클럭 입력회로.
  11. 제 7 항에 있어서,
    상기 CSGC 감쇠회로는 상기 (n) 개의 감쇠회로들중의 어느 하나와 등가임을 특징으로 하는 클럭 입력회로.
  12. 제 3 항에 있어서,
    상기 (n-1) 개의 제어신호 발생회로 각각은,
    상기 (n) 개의 감쇠된 신호의 (n) 번째 감쇠된 신호를 출력하는 (n) 번째 감쇠회로와 등가회로이며, 상기 입력신호를 입력받아서 CSGC 감쇠된 신호를 출력하는 제어신호 발생회로 ("CSGC") 감쇠회로; 및
    상기 CSGC 감쇠회로에 동작가능하게 접속되어, 상기 CSGC 감쇠된 신호를 클램핑시켜 상기 (n-1) 개의 제어신호들중의 어느 하나를 출력하는 CSGC 클램프 회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  13. 제 12 항에 있어서,
    상기 (n) 번째 감쇠회로는 제 1 캐패시터를 포함하고, 상기 CSGC 감쇠회로는 제 2 캐패시터를 포함하며,
    상기 제 1 캐패시터의 제 1 용량이 상기 제 2 캐패시터의 제 2 용량과 동일한 것을 특징으로 하는 클럭 입력회로.
  14. 제 3 항에 있어서,
    상기 (n-1) 개의 전송회로들중의 제 1 전송회로는,
    상기 (n) 개의 감쇠된 신호들중에서 제 1 감쇠된 신호를 적어도 간접적으로 입력받는 소오스를 가지며, 상기 (n-1) 개의 제어신호들중에서 제 1 제어신호를 입력받는 게이트를 가지고, 드레인을 통해 상기 제 1 감쇠된 신호를 선택적으로 출력하는 P형 트랜지스터를 포함하는 것을 특징으로 하는 클럭 입력회로.
  15. 제 3 항에 있어서,
    상기 (n-1) 개의 전송회로들중의 제 1 전송회로는,
    상기 (n) 개의 감쇠된 신호들중에서 제 1 감쇠된 신호를 적어도 간접적으로 입력받는 소오스를 가지며, 상기 (n-1) 개의 제어신호들중에서 제 1 제어신호를 입력받는 게이트를 가지고, 드레인을 통해 상기 제 1 감쇠된 신호를 선택적으로 출력하는 N형 트랜지스터를 포함하는 것을 특징으로 하는 클럭 입력회로.
  16. 제 3 항에 있어서,
    상기 (n-1) 개의 전송회로들중의 제 1 전송회로는,
    상기 (n) 개의 감쇠된 신호들중에서 제 1 감쇠된 신호를 입력받는 P형 소오스를 가지며, 상기 (n-1) 개의 제어신호들중에서 제 1 제어신호를 입력받는 P형 게이트를 가지고, P형 드레인을 통해 상기 제 1 감쇠된 신호를 선택적으로 출력하는 P형 트랜지스터; 및
    상기 P형 소오스에 접속되는 N형 소오스를 가지며, 상기 P형 드레인에 접속되는 N형 드레인을 가지고, 상기 제 1 제어신호의 반전된 신호를 입력받는 N형 게이트를 가지는 N형 트랜지스터를 포함하는 것을 특징으로 하는 클럭 입력회로.
  17. 제 4 항에 있어서,
    상기 버퍼회로는, 서로 직렬로 접속된 짝수개의 인버터로 구성되며, 상기 인버터들중의 첫번째 하나가 상기 클램핑된 신호를 입력받는 것을 특징으로 하는 클럭 입력회로.
  18. 휴대형 정보매체에 제공되어, 상기 휴대형 정보매체의 안테나를 통해 입력신호를 수신하여 상기 입력신호에 기초하여 클럭신호를 발생하는 클럭 입력회로에 있어서,
    제 1 감쇠회로 및 제 2 감쇠회로를 구비하고, 상기 안테나에 동작가능하게 접속되는 감쇠기로서, 상기 제 1 감쇠회로가 상기 입력신호를 수신하여 제 1 감쇠된 신호를 출력하며, 상기 제 2 감쇠회로가 상기 입력신호를 수신하여 제 2 감쇠된 신호를 출력하는, 감쇠기;
    상기 안테나에 동작가능하게 접속되어, 상기 입력신호를 입력받아 상기 입력신호의 진폭에 기초하여 제어신호를 출력하는 제어신호 발생회로;
    상기 감쇠기 및 상기 제어신호 발생기에 동작가능하게 접속되어, 상기 제 1 감쇠된 신호 및 상기 제 2 감쇠된 신호를 입력받아서 상기 제어신호에 기초하여 출력신호를 생성하는 선택회로; 및
    상기 선택회로에 동작가능하게 접속되어, 상기 출력신호를 입력받아서 상기 출력신호에 기초하여 클럭신호를 발생하는 클럭신호 처리기를 포함하는 것을 특징으로 하는 클럭 입력회로.
  19. 제 18 항에 있어서,
    상기 선택회로는, 상기 제 1 감쇠된 신호와 상기 제어신호를 입력받아서 상기 제어신호에 기초하여 상기 제 2 감쇠된 신호를 선택된 감쇠출력신호로서 선택적으로 출력하는 전송회로를 포함하고,
    상기 제 1 감쇠된 출력신호와 상기 선택된 감쇠출력신호를 선택적으로 합성하여 상기 출력신호를 발생하는 것을 특징으로 하는 클럭 입력회로.
  20. 제 19 항에 있어서,
    상기 제어신호 발생회로는,
    상기 입력신호를 입력받아서 CSGC 감쇠된 신호를 출력하는 제어신호 발생회로 ("CSGC") 감쇠회로; 및
    상기 CSGC 감쇠회로에 동작가능하게 접속되어, 상기 CSGC 감쇠된 신호를 클램핑시켜 상기 제어신호를 출력하는 CSGC 클램프 회로를 구비하는 것을 특징으로 하는 클럭 입력회로.
  21. 제 18 항에 있어서,
    상기 제어신호 발생회로는,
    상기 입력신호를 입력받아서 CSGC 감쇠된 신호를 출력하는 제어신호 발생회로 ("CSGC") 감쇠회로;
    상기 CSGC 감쇠회로에 동작가능하게 접속되어, 상기 CSGC 감쇠된 신호를 클램핑시켜 CSGC 클램핑된 신호를 출력하는 CSGC 클램프 회로; 및
    상기 선택회로 및 상기 CSGC 클램프 회로에 동작가능하게 접속되어, 상기 CSGC 클램핑된 신호를 입력받아서 상기 CSGC 클램핑된 신호를 상기 제어신호로서 출력하는 유지회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  22. 제 21 항에 있어서,
    상기 유지회로는, 상기 선택회로로부터 상기 출력신호를 적어도 간접적으로 입력받아서, 상기 출력신호에 기초하여 상기 CSGC 클램핑된 신호를 상기 제어신호로서 출력하는 것을 특징으로 하는 클럭 입력회로.
  23. 제 20 항에 있어서,
    상기 CSGC 감쇠회로는 상기 제 1 감쇠회로와 등가인 것을 특징으로 하는 클럭 입력회로.
  24. 제 21 항에 있어서,
    상기 CSGC 감쇠회로는 상기 제 1 감쇠회로와 등가인 것을 특징으로 하는 클럭 입력회로.
  25. 제 23 항에 있어서,
    상기 제 1 감쇠회로는 제 1 캐패시터를 포함하고, 상기 CSGC 감쇠회로는 제 2 캐패시터를 포함하며,
    상기 제 1 캐패시터의 제 1 용량은 상기 제 2 캐패시터의 제 2 용량과 등가인 것을 특징으로 하는 클럭 입력회로.
  26. 제 24 항에 있어서,
    상기 제 1 감쇠회로는 제 1 캐패시터를 포함하고, 상기 CSGC 감쇠회로는 제 2 캐패시터를 포함하며,
    상기 제 1 캐패시터의 제 1 용량은 상기 제 2 캐패시터의 제 2 용량과 등가인 것을 특징으로 하는 클럭 입력회로.
  27. 제 25 항에 있어서,
    상기 입력신호는, 상기 입력신호가 제 1 논리값을 나타내는 경우에, 제 1 진폭을 가지며, 상기 입력신호가 제 2 논리값을 나타내는 경우에는, 제 2 진폭을 가지고,
    상기 선택회로는, 상기 제 2 감쇠신호 및 상기 제어신호를 입력받아서, 상기 제어신호에 기초하여 상기 제 2 감쇠된 신호를 선택된 감쇠출력신호로서 선택적으로 출력하는 전송회로를 포함하며,
    상기 선택회로는, 상기 제 1 감쇠된 출력신호를 상기 선택된 감쇠출력신호와 합성하여 상기 출력신호를 발생하고,
    상기 제어신호는, 상기 입력신호가 상기 제 1 진폭과 같은 전압을 갖는 경우에, 상기 전송회로가 상기 제 2 감쇠된 신호를 상기 선택된 감쇠출력신호로서 출력하도록 명령하는 것을 특징으로 하는 클럭 입력회로.
  28. 제 26 항에 있어서,
    상기 입력신호는, 상기 입력신호가 제 1 논리값을 나타내는 경우에, 제 1 진폭을 가지며, 상기 입력신호가 제 2 논리값을 나타내는 경우에는, 제 2 진폭을 가지고,
    상기 선택회로는, 상기 제 2 감쇠된 신호 및 상기 제어신호를 입력받아서, 상기 제어신호에 기초하여 상기 제 2 감쇠된 신호를 선택된 감쇠출력신호로서 선택적으로 출력하는 전송회로를 포함하며,
    상기 선택회로는, 상기 제 1 감쇠된 출력신호를 상기 선택된 감쇠출력신호와 합성하여 상기 출력신호를 발생하고,
    상기 제어신호는, 상기 입력신호가 상기 제 1 진폭과 같은 전압을 갖는 경우에, 상기 전송회로가 상기 제 2 감쇠된 신호를 상기 선택된 감쇠출력신호로서 출력하도록 명령하는 것을 특징으로 하는 클럭 입력회로.
  29. 제 27 항에 있어서,
    상기 제어신호는, 상기 입력신호가 상기 제 2 진폭을 갖는 경우에, 상기 전송회로가 상기 제 2 감쇠된 신호를 상기 선택된 감쇠신호로서 출력하지 않도록 명령하는 것을 특징으로 하는 클럭 입력회로.
  30. 제 28 항에 있어서,
    상기 제어신호는, 상기 입력신호가 상기 제 2 진폭을 갖는 경우에, 상기 전송회로가 상기 제 2 감쇠된 신호를 상기 선택된 감쇠신호로서 출력하지 않도록 명령하는 것을 특징으로 하는 클럭 입력회로.
  31. 제 22 항에 있어서,
    상기 유지회로는,
    상기 출력신호를 적어도 간접적으로 입력받아서 대응하는 지연신호를 출력하는 지연회로, 및
    상기 CSGC 클램핑된 신호를 입력받아서, 상기 지연신호에 따라서 상기 CSGC 클램핑된 신호를 상기 제어신호로서 래치하는 래치회로를 포함하는 것을 특징으로 하는 클럭 입력회로.
  32. 제 31 항에 있어서,
    상기 클럭신호 처리기는,
    상기 선택회로에 동작가능하게 접속되어, 상기 출력신호를 클램핑시켜 클램핑된 신호를 발생하는 클램프 회로; 및
    상기 클램프 회로에 동작가능하게 접속되어, 상기 클램핑된 신호를 버퍼시켜, 상기 클럭신호를 출력하는 버퍼회로를 구비하되,
    상기 지연회로는 상기 클램핑된 신호를 적어도 간접적으로 입력받아서 상기 클램핑된 신호를 지연시켜, 상기 지연신호를 발생하는 것을 특징으로 하는 클럭 입력회로.
  33. 제 31 항에 있어서,
    상기 입력신호는, 상기 입력신호가 제 1 논리값을 나타내는 경우에, 제 1 진폭을 가지며, 상기 입력신호가 제 2 논리값을 나타내는 경우에는, 제 2 진폭을 가지고,
    상기 래치회로는, 상기 입력신호가 상기 제 1 진폭을 갖는 동안의 주기 동안에, 상기 제어신호가 상기 전송회로로 하여금 상기 제 2 감쇠된 신호를 상기 선택된 감쇠신호로서 출력하도록 명령하기에 충분하도록 상기 제어신호를 래치하는 것을 특징으로 하는 클럭 입력회로.
  34. 제 33 항에 있어서,
    상기 래치회로는, 상기 입력신호가 상기 제 2 진폭을 갖는 주기동안에, 상기 제어신호가 상기 전송회로로 하여금 상기 제 2 감쇠된 신호를 상기 선택된 감쇠신호로서 출력하지 않도록 명령하기에 충분하게 상기 제어신호를 래치하는 것을 특징으로 하는 클럭 입력회로.
  35. 제 20 항에 있어서,
    상기 감쇠기는, 상기 입력신호를 입력받아서 제 3 감쇠된 신호를 출력하는 제 3 감쇠회로를 구비하는 것을 특징으로 하는 클럭 입력회로.
  36. 제 35 항에 있어서,
    상기 선택회로는 상기 제 3 감쇠된 신호 및 제 2 제어신호를 입력받아서 상기 제 2 제어신호에 기초하여 상기 제 3 감쇠된 신호를 제 3 감쇠된 출력신호로서 선택적으로 출력하는 제 2 전송회로를 구비하고,
    상기 선택회로는 상기 제 1 감쇠된 출력신호, 상기 선택된 감쇠출력신호, 및 상기 제 2 선택된 감쇠출력신호를 선택적으로 합성하여, 상기 출력신호를 발생하는 것을 특징으로 하는 클럭 입력회로.
  37. 제 35 항에 있어서,
    상기 제어신호 발생회로는,
    상기 입력신호를 입력받아서 상기 CSGC 감쇠된 신호를 출력하는 제 2 CSGC 감쇠회로; 및
    상기 제 2 CSGC 감쇠회로에 동작가능하게 접속되는 제 2 CSGC 클램프 회로를 구비하되,
    상기 제 2 CSGC 클램프 회로는 상기 CSGC 감쇠된 신호를 클램핑시켜 상기 제 2 제어신호를 출력하는 것을 특징으로 하는 클럭 입력회로.
  38. 제 37 항에 있어서,
    상기 제 1 감쇠회로는 제 1 캐패시터를 포함하고, 상기 CSGC 감쇠회로는 제 2 캐패시터를 포함하며,
    상기 제 1 캐패시터의 제 1 용량은 상기 제 2 캐패시터의 제 2 용량과 등가인 것을 특징으로 하는 클럭 입력회로.
  39. 제 38 항에 있어서,
    상기 입력신호는, 상기 입력신호가 제 1 값을 나타내는 경우에, 제 1 진폭을 가지며, 상기 입력신호가 제 2 값을 나타내는 경우에, 제 2 진폭을 갖고, 상기 입력신호가 제 3 값을 나타내는 경우에, 제 3 진폭을 가지며,
    상기 CSGC 클램프 회로 및 상기 제 2 CSGC 클램프 회로는, 상기 입력신호가 상기 제 1 값을 나타내는 경우에, 상기 제어신호와 상기 제 2 제어신호를 각각 출력하여, 상기 전송회로 및 상기 제 2 전송게이트로 하여금 상기 제 2 감쇠된 신호 및 상기 제 3 감쇠된 신호를 출력하지 않도록 명령하며,
    상기 CSGC 클램프 회로는, 상기 제어신호를 출력하여, 상기 전송회로가 상기 제 2 감쇠된 신호를 상기 선택된 감쇠출력신호로서 출력하도록 명령하며, 상기 제 2 CSGC 클램프 회로는, 상기 입력신호가 제 2 값을 나타내는 경우에, 상기 제 2 제어신호를 출력하여, 상기 제 2 전송회로가 상기 제 3 감쇠된 신호를 출력하지 않도록 명령하고,
    상기 CSGC 클램프 회로 및 상기 제 2 CSGC 클램프 회로는, 상기 입력신호가 상기 제 3 값을 나타내는 경우에, 상기 제어신호 및 상기 제 2 제어신호를 각각 출력하여, 상기 전송회로 및 상기 제 2 전송회로가 상기 제 2 감쇠된 신호 및 상기 제 3 감쇠된 신호를 상기 선택된 감쇠출력신호 및 상기 제 2 선택된 감쇠출력신호를 출력하도록 명령하는 것을 특징으로 하는 클럭 입력회로.
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