JP2901454B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、プログラマブルコン
トローラに関し、特に、シーケンスプログラムのシミュ
レーションを容易にするプログラマブルコントローラに
関するものである。

【０００２】

【従来の技術】従来におけるシーケンスプログラムのシ
ミュレーションの技術に関しては、特開昭６３−２２３
９０３号公報の「プログラマブルコントローラのシミュ
レーション方式」に開示されているものがある。

【０００３】従来にあっては、疑似入力データエリア
と、疑似入力指定エリアと、切換スイッチを設け、疑似
入力データエリアには対応する入力のデータを設定し、
疑似入力指令エリアと切換スイッチでは実入力データと
周辺機器の疑似データのいずれを入力するかを周辺機器
により指定することによって余分な配線や余分なプログ
ラムを不要とし、オンライン上においても簡易にシミュ
レーションを可能にしたものである。

【０００４】その他、この発明に関連する参考技術文献
として、特開平１−１７７６０８号公報に開示されてい
る「ＰＣのシミュレーション方式」、特開平１−１７７
６０９号公報に開示されている「ＰＣのシミュレーショ
ン方式」、特開昭５７−１７４７０５号公報に開示され
ている「プログラマブル・ロジック・コントローラ」、
特開平２−１８４９０２号公報に開示されている「シミ
ュレーション機能付コントローラ」、特開平２−２８４
２０５号公報に開示されている「ＰＣのシミュレーショ
ン方式」、特開平４−１３７１０２号公報に開示されて
いる「プログラムのシミュレーション方法」、特開昭６
２−９９８０７号公報に開示されている「シーケンサの
入出力制御方式」がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来に
おける上記プログラマブルコントローラのシミュレーシ
ョン方式にあっては、シーケンスプログラムに書かれて
いるシーケンス命令のシミュレーションができない。

【０００６】すなわち、ＬＤ（ロード）命令、ＬＤＩ
（ロードインバース）命令、ＯＲ（オア）命令、ＯＲＩ
（オアインバース）命令、ＡＮＤ（アンド）命令、ＡＮ
Ｉ（アンドインバース）命令等の接点命令において、内
部リレー（Ｍ）等の入力デバイスのシミュレーションが
できず、さらに、ＯＵＴ（アウト）命令、ＳＥＴ（セッ
ト）命令、ＲＳＴ（リセット）命令等の出力命令におい
て、コンタクタ等の外部機器（図示せず）を制御する出
力（Ｙ）などの出力デバイスもシミュレーションができ
ないという問題点があった。

【０００７】この発明は、上記問題点を解決するために
なされたもので、内部リレー（Ｍ）や出力（Ｙ）などの
全てのデバイスのシミュレーションを可能とするため、
シーケンスプログラムに書かれているシーケンス命令毎
のシミュレーションが可能なプログラマブルコントロー
ラを得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係るプログラ
マブルコントローラは、シーケンスプログラムを格納す
るシーケンスプログラム記憶手段（後述する実施例１の
ＳＰＭ１に相当）と、デバイス結果を格納するデバイス
記憶手段（デバイスＲＡＭ２に相当）と、接点や出力等
のハードウェア命令を演算するハードウェア演算手段
（ハードウェア演算回路２０およびビット処理回路に相
当）とを有するプログラマブルコントローラにおいて、
前記シーケンスプログラム記憶手段に書かれた命令に関
して通常処理を実行するか、あるいはシミュレーション
処理を実行するかを示す第１の実行フラグメモリ（ＥＦ
Ｍ０（２５）に相当）と、前記第１の実行フラグメモリ
がシミュレーション処理の実行を示し、シミュレーショ
ン処理を実行する際、データを有効にするか、あるいは
無効にするかを示す第２の実行フラグメモリ（ＥＦＭ１
（２６）に相当）と、前記第１および第２の実行フラグ
メモリ内の情報に従って、接点命令に関して通常処理を
実行するか、あるいはシミュレーション処理を実行する
か、を切り換える接点命令切換手段（接点命令切換回路
２７に相当）と、前記第１および第２の実行フラグメモ
リ内の情報に従って、出力命令に関して通常処理を実行
するか、あるいはシミュレーション処理を実行するか、
を切り換える出力命令切換手段（出力命令切換回路２９
に相当）と、を具備するものである。

【０００９】また、つぎの発明において、前記接点命令
切換手段は、前記第１の実行フラグメモリ内の情報によ
り、前記シーケンスプログラム記憶手段に書かれた命令
に関して通常処理を実行するか、あるいはシミュレーシ
ョン処理を実行するか、を切り換え、前記第１の実行フ
ラグメモリ内の情報がシミュレーション処理の実行を示
し、シミュレーション処理を実行する際、前記第２の実
行フラグメモリ内のデータにより、接点データを有効
（ＯＮ）にするか、あるいは無効（ＯＦＦ）にするか、
を切り換えるものである。

【００１０】また、つぎの発明において、前記出力命令
切換手段は、前記第１の実行フラグメモリ内の情報によ
り、前記シーケンスプログラム記憶手段に書かれた命令
に関して通常処理を実行するか、あるいはシミュレーシ
ョン処理を実行するか、を切り換え、前記第１の実行フ
ラグメモリ内の情報がシミュレーション処理の実行を示
し、シミュレーション処理を実行する際、前記第２の実
行フラグメモリ内のデータにより、出力データを有効
（ＯＮ）にするか、あるいは無効（ＯＦＦ）にするか、
を切り換えるものである。

【００１１】また、つぎの発明において、前記第１およ
び第２の実行フラグメモリは、前記シーケンスプログラ
ム記憶手段と並列に構成され、前記ハードウェア演算手
段は、前記シーケンスプログラム記憶手段内のシーケン
スプログラムと、前記第１および第２の実行フラグメモ
リ内のシミュレーション情報に従って、接点や出力等の
ハードウェア命令を演算するものである。

【００１２】また、つぎの発明にあっては、前記シーケ
ンスプログラム記憶手段に格納されているシーケンスプ
ログラムに書かれているシーケンス命令毎のシミュレー
ションを実行するものである。

【００１３】また、つぎの発明において、シーケンスプ
ログラムを格納するシーケンスプログラム記憶手段（後
述する実施例２のＳＰＭ１に相当）と、デバイス結果を
格納するデバイス記憶手段（デバイスＲＡＭ２に相当）
と、接点や出力等のハードウェア命令を演算するハード
ウェア演算手段（ハードウェア演算回路２０およびビッ
ト処理回路３１に相当）とを有するプログラマブルコン
トローラにおいて、前記シーケンスプログラム記憶手段
に書かれた命令に関して通常処理を実行するか、あるい
はシミュレーション処理を実行するか、を示すと共に、
シミュレーション処理を実行する際、データを無効にす
る実行フラグメモリ（ＥＦＭ０に相当）と、前記実行フ
ラグメモリ内の情報に従って、接点命令に関して通常処
理を実行するか、あるいはシミュレーション処理を実行
するか、を切り換える接点命令切換手段（接点切換回路
３０に相当）と、前記実行フラグメモリ内の情報に従っ
て、出力命令に関して通常処理を実行するか、あるいは
シミュレーション処理を実行するか、を切り換える出力
命令切換手段（出力命令切換回路３２に相当）と、を具
備するものである。

【００１４】また、つぎの発明において、前記接点命令
切換手段は、前記実行フラグメモリ内の情報により、前
記シーケンスプログラム記憶手段に書かれた命令に関し
て通常処理を実行するか、あるいはシミュレーション処
理を実行するか、を切り換え、シミュレーション処理を
実行する際、接点データを無効（ＯＦＦ）にするもので
ある。

【００１５】また、つぎの発明において、前記出力命令
切換手段は、前記実行フラグメモリ内の情報により、前
記シーケンスプログラム記憶手段に書かれた命令に関し
て通常処理を実行するか、あるいはシミュレーション処
理を実行するか、を切り換え、シミュレーション処理を
実行する際、出力データを無効（ＯＦＦ）とするもので
ある。

【００１６】また、つぎの発明において、前記実行フラ
グメモリは、シーケンスプログラム記憶手段と並列に構
成され、シーケンスプログラム記憶手段内のシーケンス
プログラムと、前記実行フラグメモリ内のシミュレーシ
ョン情報に従って、接点や出力等のハードウェア命令を
演算するものである。

【００１７】また、つぎの発明にあっては、前記シーケ
ンスプログラム記憶手段に格納されているシーケンスプ
ログラムに書かれているシーケンス命令毎のシミュレー
ションを実行するものである。

【００１８】

【作用】第１の実行フラグメモリが“０”のときは、各
命令共シミュレーション処理は行わず、通常動作を行
う。一方、第１の実行フラグメモリが“１”のときは、
シミュレーション処理となり、第２の実行フラグメモリ
の内容に従って処理が実行される。すなわち、第２の実
行フラグメモリが“１”のとき、接点命令では、接点デ
ータを“１”（ＯＮ：有効）として演算し、出力命令で
は、出力データを強制的に“１”（ＯＮ：有効）として
演算する。また、第２の実行フラグメモリが“０”のと
き、接点命令では、接点データを“０”（ＯＦＦ：無
効）として演算し、出力命令では、出力データを強制的
に“０”（ＯＦＦ：無効）として演算する。

【００１９】また、実行フラグメモリが“０”のとき
は、各命令共シミュレーション処理を行わず、通常動作
を行う。一方、実行フラグメモリが“１”のときは、シ
ミュレーション処理となり、接点命令では、接点データ
を“０”（ＯＦＦ：無効）として演算し、出力命令で
は、出力データを強制的に“０”（ＯＦＦ：無効）とし
て演算する。

【００２０】

【実施例】〔実施例１〕 以下、この発明に係るプログラマブルコントローラの実
施例を図面に従って説明する。図１は、この発明に係る
プログラマブルコントローラ（以下、ＰＣという）の主
要構成を示すブロック図であり、図において、１はユー
ザが作成したシーケンスプログラムを格納するシーケン
スプログラムメモリ（以下、ＳＰＭという）、２はＳＰ
Ｍ１の内容に従ってＰＣにより演算した入力情報（後述
する図１０のデバイスＸに相当）、出力情報（図１０の
デバイスＹに相当）、内部リレー（図１０のデバイスＭ
に相当）、データ情報（図１０のデバイスＤに相当）等
のデバイス結果を格納するデバイスＲＡＭ、３はＳＰＭ
１に書かれた命令が加減算等のソフトウェア処理の場合
に、この命令を実施するＣＰＵである。

【００２１】また、４はＣＰＵ３の処理内容を記述して
あるシステムＲＯＭ、５はＣＰＵ３と後述のハードウェ
ア（以下、Ｈ／Ｗという）制御回路１４の制御を実行す
るシーケンス制御回路、６はＳＰＭ１に記述された内容
を０番地から順に読み出すパイプラインレジスタ（以
下、Ｂ２Ｒレジスタ）、７はＢ２Ｒレジスタ６の内容を
読み出すパイプラインレジスタ（以下、Ｂ３Ｒレジス
タ）、８はＣＰＵ３によりソフトウェア命令を処理した
結果を格納するＢ４Ｒレジスタである。

【００２２】また、９はＢ２Ｒレジスタ６の内容（命
令）をデコードするデコード回路（以下、ＤＥＣとい
う）、１０はＤＥＣ９の内容を読み出すパイプラインレ
ジスタのＤＥＣＬ（１）、１１はＤＥＣＬ（１）１０の
内容を読み出すパイプラインレジスタのＤＥＣＬ
（２）、１２は基準クロックＭＣＫを発生する発振回
路、１３は発振回路１２のＭＣＫを用いて各種クロック
を発生させるクロック発生回路、１４はデバイスＲＡＭ
２のアドレス、データ、リード、ライトの各信号を制御
するＨ／Ｗ制御回路である。

【００２３】また、１５はＢ３Ｒレジスタ７の、例え
ば、００〜１５ビットの内容を格納する定数ラッチ、１
６はＢ３Ｒレジスタ７の、例えば、１６〜１９ビットの
内容を格納するデバイスＲＡＭビット指定ラッチ、１７
はデバイスＲＡＭ２の内容を格納するデバイスＲＡＭラ
ッチ、１８はデバイスＲＡＭラッチ１７の、例えば、１
６ビットデータＤ００〜Ｄ１５の中からデバイスＲＡＭ
ビット指定ラッチ１６により指定されたビット情報のみ
を抽出する１６ＴＯ１セレクタ、１９はデバイスＲＡＭ
ビット指定ラッチ１６の４ビットデータ（前記１６〜１
９ビットの内容）を１６ビットデータＢＩＴ００〜１５
にデコードする４ＴＯ１６デコーダである。

【００２４】また、２０は後述のラダー回路の入力条件
を演算するＨ／Ｗ演算回路、２１はＨ／Ｗ演算回路２０
の演算結果を格納するシフトレジスタ（以下、Ｂレジス
タという）、２２はデバイスＲＡＭ２の情報（デバイス
ＲＡＭラッチＤ００〜１５）やＳＰＭ１の情報（定数ラ
ッチＩＤ００〜１５）を格納するデータレジスタ（以
下、Ｄレジスタという）、２３は後述のＭＯＵＴ命令等
の時において、そのワード演算結果をデバイスＲＡＭ２
に書き込むワード処理回路、２４は後述のＯＵＴ命令等
の時において、４ＴＯ１６デコーダ１９の指定ビットの
みその演算結果を乗せかえ、それ以外のビットはデバイ
スＲＡＭラッチ１７のデータをそのままデバイスＲＡＭ
２に返すビット処理回路である。

【００２５】また、２５はＳＰＭ１に書かれた命令に関
して通常処理を実行するか、あるいはシミュレーション
処理を実行するかを示す実行フラグメモリ０（以下、Ｅ
ＦＭ０という）、２６はＥＦＭ０（２５）がシミュレー
ション処理の実行時の際、データを有効にするか、ある
いは無効にするか示す実行フラグメモリ１（以下、ＥＦ
Ｍ１という）である。なお、ＥＦＭ０（２５）とＥＦＭ
１（２６）の内容は、ユーザがＰＣ用のプログラミング
装置（図示せず）を使用して格納する。２７は接点命令
に関して通常処理をするか、あるいはシミュレーション
処理をするかを切り換える接点命令切換回路であり、２
８はＬＤＩ，ＯＲＩ，ＡＮＩ命令の時（このとき、ＩＮ
Ｖ信号は“１”）にＭ信号を反転させるインバース回路
である。例えば、Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣ
Ｌ（１）１０、およびＤＥＣＬ（２）１１を介して読み
出されたＥＦＭ０（２５）内のデータが“０”のとき
は、通常処理としてインバース回路２８の出力をそのま
ま出力し、逆に“１”のときは、シミュレーション処理
としてＥＦＭ１（２６）内のデータを出力する。

【００２６】図２は、図１に示したビット処理回路２４
の詳細を示す回路図であり、図において、２９は出力命
令に関して通常処理を実行するか、あるいはシミュレー
ション処理を実行するかを切り換える出力命令切換回路
である。例えば、図示はしていないがＢ２Ｒレジスタ
６、ＤＥＣ９、ＤＥＣＬ（１）１０、およびＤＥＣＬ
（２）１１を介して読み出されたＥＦＭ０（２５）内の
データが“０”のときは、通常処理としてＢレジスタ２
１の出力“ＢＲ０”をそのまま出力し、逆に“１”のと
きは、シミュレーション処理としてＥＦＭ１（２６）内
のデータを出力する。

【００２７】図３は、この実施例に係るＬＤ（ロード）
命令とＬＤＩ（ロードインバース）命令のシミュレーシ
ョンを図式化したものである。図４は、この実施例に係
るＯＲ（オア）命令とＯＲＩ（オアインバース）命令の
シミュレーションを図式化したものである。図５は、こ
の実施例に係るＡＮＤ（アンド）命令とＡＮＩ（アンド
インバース）命令のシミュレーションを図式化したもの
である。図６は、この実施例に係るＯＵＴ（アウト）命
令のシミュレーションを図式化したものである。図７
は、この実施例に係るＳＥＴ（セット）命令のシミュレ
ーションを図式化したものである。図８は、この実施例
に係るＲＳＴ（リセット）命令のシミュレーションを図
式化したものである。図３〜図８では、ＥＦＭ０が
“０”のとき、各命令に従って通常処理を行い、ＥＦＭ
０が“１”のとき、ＥＦＭ１のデータに基づいてシミュ
レーション処理を行う。

【００２８】図９（ａ）および（ｂ）は、この実施例に
て処理可能なＰＣのシーケンスプログラムの一例であ
り、ラダー回路図（ａ）およびニーモニック（ｂ）によ
り記述しているが共に同じ内容である。例えば、このシ
ーケンスプログラムにおいて、入力情報Ｘ０、あるいは
内部リレーＭ１のいずれかがＯＮで、かつ、入力情報Ｘ
１ＦがＯＮのとき、出力情報Ｙ０は、その期間だけＯＮ
となる。また、同様に、入力情報Ｘ０、あるいは内部リ
レーＭ１のいずれかがＯＮで、かつ、入力情報Ｘ１Ｆが
ＯＮのとき、以降、出力情報Ｙ１がＯＮを保持する（Ｓ
ＥＴ：セット）と共に，出力情報Ｙ１０がＯＦＦを保持
する（ＲＳＴ：リセット）。

【００２９】図１０は、図９に示したシーケンスプログ
ラムをユーザがＰＣ用のプログラミング装置（図示せ
ず）を使用して、ＰＣの運転前や運転中にＰＣへ書き込
んだときにＳＰＭ１とＥＦＭ０（２５）とＥＦＭ１（２
６）に格納された内容を示している。図において、アド
レス０のＬＤ Ｘ０と、アドレス２のＡＮＤ Ｘ１Ｆ
と、アドレス５のＲＳＴ Ｙ１０は、ＥＦＭ０（２５）
とＥＦＭ１（２６）がともに“０”であるため、通常処
理を示している（図３、５、８参照）。また、アドレス
１のＯＲ Ｍ１と、アドレス４のＳＥＴ Ｙ１は、ＥＦ
Ｍ０（２５）とＥＦＭ１（２６）が共に“１”であるた
め、シミュレーション処理を示しており（図４、７参
照）、それぞれ、接点Ｍ１がＯＮ（有効）され、出力Ｙ
１が強制ＯＮ（有効）された状態を示している。また、
アドレス３のＯＵＴ Ｙ０は、ＥＦＭ０（２５）が
“１”で、ＥＦＭ１（２６）が“０”であるため、シミ
ュレーション処理を示しており（図６参照）、さらに、
出力Ｙ０が強制ＯＦＦ（無効）された状態を示してい
る。

【００３０】次に、図１〜図８を用いて動作を説明す
る。ただし、ＳＰＭ１に書き込まれたシーケンスプログ
ラムのパイプライン読み出し動作については、この発明
の主要部と関係ないので、その説明を省略する。

【００３１】ＥＦＭ０（２５）が“０”のとき（すなわ
ち、Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣＬ（１）１
０、およびＤＥＣＬ（２）１１を介して読み出された信
号ＥＦＭ０が“０”のとき）は、図１に示した接点命令
切換回路２７により、インバース回路２８からの信号が
選択され、また、図２に示した出力命令切換回路２９に
より、ＢＲＯ（Ｂレジスタ２１出力）信号が選択される
ため、各命令共シミュレーション処理を行わず、通常処
理を行う。

【００３２】一方、ＥＦＭ０（２５）が“１”のとき
（すなわち、Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣＬ
（１）１０、およびＤＥＣＬ（２）１１を介して読み出
された信号ＥＦＭ０が“１”のとき）は、図１に示した
接点命令切換回路２７と、図２に示した出力命令切換回
路２９により、それぞれＥＦＭ１（２６）内のデータが
選択されるため、シミュレーション処理を行い、例え
ば、ＥＦＭ１（２６）の内容に従って次の処理を実行す
る。

【００３３】例えば、ＬＤ，ＬＤＩ，ＯＲ，ＯＲＩ，Ａ
ＮＤ，ＡＮＩの接点命令に関しては、図１に示した接点
命令切換回路２７により、シミュレーション処理に切り
換えられ、さらに、ＥＦＭ１（２６）の内容がハードウ
ェア演算回路２０で各命令に従い演算され、その演算結
果がＢレジスタ２１に格納される。つまり、図３、４、
５において、ＥＦＭ１（２６）が“１”のとき、接点デ
ータを“１”（ＯＮ：有効）としてシミュレーション処
理を行い、ＥＦＭ１（２６）が“０”のとき、接点デー
タを“０”（ＯＦＦ：無効）として通常処理を行う。

【００３４】次に、ＯＵＴ，ＳＥＴ，ＲＳＴの出力命令
に関しては、図２に示した出力命令切換回路２９によ
り、シミュレーション処理に切り換えられ、さらに、Ｅ
ＦＭ１（２６）の内容がビット処理回路２４により処理
され、その処理結果がワード処理回路２３を介してデバ
イスＲＡＭ２に格納される。つまり、ＥＦＭ１（２６）
が“１”のとき、出力データを強制的に“１”（ＯＮ：
有効）としてシミュレーション処理を行い、ＥＦＭ１
（２６）が“０”のとき、出力データを強制的に“０”
（ＯＦＦ：無効）として通常処理を行う。

【００３５】なお、図２に示すビット処理回路２４にお
いては、次の処理が行われる。例えば、ＯＵＴ命令で
は、４ＴＯ１６デコーダ１９からの出力信号ＢＩＴ００
〜１５のうち唯一“１”となる対象ビット（Ｂ２Ｒレジ
スタ６、Ｂ３Ｒレジスタ７、およびビット指定ラッチ１
６を介して読み出された図１０に示すＳＰＭ１内の１５
〜０ｂｉｔの内容）に対応する、出力命令切換回路２９
からの信号ＢＲＯ（ＥＦＭ０（２５）が“０”のとき）
あるいは信号ＥＦＭ１（ＥＦＭ０（２５）が“１”のと
き）を、対応するセレクタで選択する。一方、対象ビッ
ト以外の１５ビットの出力信号（ＢＩＴ）については、
デバイスＲＡＭ２のそのままの内容が、デバイスＲＡＭ
ラッチ１７を介してビット処理回路２４にて取り込ま
れ、さらに、対応する各セレクタで選択される。そし
て、前記選択された出力命令切換回路２９からの信号と
１５ビットの出力信号が、ワード処理回路２３を介し
て、再度デバイスＲＡＭ２へ書き込まれる（すなわち、
対象ビット以外は無処理）。

【００３６】また、ＳＥＴ命令では、４ＴＯ１６デコー
ダ１９からの出力信号ＢＩＴ００〜１５のうち唯一
“１”となる対象ビットに対応する、信号ＢＲ０あるい
は信号ＥＦＭ１が“１”のとき、データ“１”を対象ビ
ットにセットし、対応するセレクタで選択する。一方、
対象ビット以外の１５ビットの出力信号（ＢＩＴ）につ
いては、デバイスＲＡＭ２のそのままの内容が、デバイ
スＲＡＭラッチ１７を介してビット処理回路２４にて取
り込まれ、さらに、対応する各セレクタで選択される。
そして、前記選択された対象ビットのデータ“１”と１
５ビットの出力信号が、ワード処理回路２３を介して、
再度デバイスＲＡＭ２へ書き込まれる（すなわち、対象
ビット以外は無処理）。

【００３７】また、ＲＳＴ命令では、４ＴＯ１６デコー
ダ１９からの出力信号ＢＩＴ００〜１５のうち唯一
“１”となる対象ビットに対応する、信号ＢＲ０あるい
は信号ＥＦＭ１が“１”のとき、データ“０”を対象ビ
ットにセットし、対応するセレクタで選択する。一方、
対象ビット以外の１５ビットの出力信号（ＢＩＴ）につ
いては、デバイスＲＡＭ２のそのままの内容が、デバイ
スＲＡＭラッチ１７を介してビット処理回路２４にて取
り込まれ、さらに、対応する各セレクタで選択される。
そして、前記選択された対象ビットのデータ“０”と１
５ビットの出力信号が、ワード処理回路２３を介して、
再度デバイスＲＡＭ２へ書き込まれる（すなわち、対象
ビット以外は無処理）。

【００３８】以上により、この実施例に係るシミュレー
ション処理が、図３から図８において図式化されたよう
に動作し、シーケンス命令毎のシミュレーションが可能
なる。

【００３９】〔実施例２〕 次に、この発明に係るＰＣの第２の実施例について説明
する。なお、図１に示す実施例を同一の構成および機能
については、同様の符号を付して説明を省略する。

【００４０】図１１は、この実施例に係るＰＣの主要構
成を示すブロック図であり、図１に示した構成と比較す
ると、ＥＦＭ１（２６）がなく、また、接点命令切換回
路２７とビット処理回路２４が、それぞれ接点命令切換
回路３０とビット処理回路３１に変更されていることが
異なる。接点命令切換回路３０は、Ｂ２Ｒレジスタ６、
ＤＥＣ９、ＤＥＣＬ（１）１０、およびＤＥＣＬ（２）
１１を介して読み出されたＥＦＭ０（２５）内のデータ
が“０”のときは、通常処理としてインバース回路２８
の出力をそのまま出力し、逆に“１”のときは、シミュ
レーション処理を行うため、信号“０”を出力する。ビ
ット処理回路３１は、前述のビット処理回路２４と基本
的には同様の処理を行う。

【００４１】図１２は、図１１に示したビット処理回路
３１の詳細を示す回路図であり、図２に示したビット処
理回路２４の回路構成と比較すると、出力命令切換回路
２９が出力命令切換回路３２に変更となっていることが
異なる。出力命令切換回路３２は、図示はしていないが
Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣＬ（１）１０、お
よびＤＥＣＬ（２）１１を介して読み出されたＥＦＭ０
（２５）内のデータが“０”のときは、通常処理として
信号ＢＲ０をそのまま出力し、逆に“１”のときは、シ
ミュレーション処理を行うため、信号“０”を出力す
る。

【００４２】図１３は、この実施例に係るＬＤ（ロー
ド）命令とＬＤＩ（ロードインバース）命令のシミュレ
ーションを図式化したものである。図１４は、この実施
例に係るＯＲ（オア）命令とＯＲＩ（オアインバース）
命令のシミュレーションを図式化したものである。図１
５は、この実施例に係るＡＮＤ（アンド）命令とＡＮＩ
（アンドインバース）命令のシミュレーションを図式化
したものである。図１６は、この実施例に係るＯＵＴ
（アウト）命令のシミュレーションを図式化したもので
ある。図１７は、この実施例に係るＳＥＴ（セット）命
令のシミュレーションを図式化したものである。図１８
は、この実施例に係るＲＳＴ（リセット）命令のシミュ
レーションを図式化したものである。図１３〜図１８で
は、ＥＦＭ０が“０”のとき、各命令に従って通常処理
を行い、ＥＦＭ０が“１”のとき、シミュレーション処
理を行う。

【００４３】図１９は、図９に示したシーケンスプログ
ラムをユーザがＰＣ用のプログラミング装置（図示せ
ず）を使用してＰＣの運転前や運転中にＰＣへ書き込ん
だときにＳＰＭ１とＥＦＭ０（２５）に格納された内容
を示す。図において、アドレス０のＬＤ Ｘ０と、アド
レス２のＡＮＤ Ｘ１Ｆと、アドレス５のＲＳＴ Ｙ１
０は、ＥＦＭ“０”であるため、通常の処理を示してい
る（図１３、１５、１８参照）。アドレス１のＯＲ Ｍ
１と、アドレス３のＯＵＴ Ｙ０と、アドレス４のＳＥ
Ｔ Ｙ１は、ＥＦＭ０（２５）が“１”であるため、シ
ミュレーション処理を示しており（図１４、１６、１７
参照）、それぞれ、接点Ｍ１がＯＦＦ（無効）され、出
力Ｙ０とＹ１が強制ＯＦＦ（無効）された状態を示して
いる。

【００４４】次に、図１１〜図１８を用いて動作を説明
する。ただし、ＳＰＭ１に書き込まれたシーケンスプロ
グラムのパイプライン読み出し動作については、この発
明の主要部と関係ないので、その説明を省略する。

【００４５】ＥＦＭ０（２５）が“０”のとき（すなわ
ち、Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣＬ（１）１
０、およびＤＥＣＬ（２）１１を介して読み出された信
号ＥＦＭ０が“０”のとき）は、図１１に示した接点命
令切換回路３０により、インバース回路２８からの信号
が選択され、また、図１２に示した出力命令切換回路３
２により、ＢＲＯ（Ｂレジスタ２１出力）信号が選択さ
れるため、各命令共シミュレーション処理を行わず、通
常動作を行う。

【００４６】一方、ＥＦＭ０（２５）が“１”のとき
（すなわち、Ｂ２Ｒレジスタ６、ＤＥＣ９、ＤＥＣＬ
（１）１０、およびＤＥＣＬ（２）１１を介して読み出
された信号ＥＦＭ０が“１”のとき）は、接点命令切換
回路３０により、信号“０”が出力され、また、出力命
令切換回路３２により、信号“０”が出力されるため、
シミュレーション処理を行う。

【００４７】例えば、ＬＤ，ＬＤＩ，ＯＲ，ＯＲＩ，Ａ
ＮＤ，ＡＮＩの接点命令に関しては、図１１に示した接
点命令切換回路３０により、シミュレーション処理に切
り換えられ（出力“０”）、さらに、各命令がハードウ
ェア演算回路２０で演算され、その演算結果がＢレジス
タ２１に格納される。つまり、図３、４、５でいえば、
接点データを“０”（ＯＦＦ：無効）として、通常処理
を行うことになる。

【００４８】次に、ＯＵＴ，ＳＥＴ，ＲＳＴの出力命令
に関しては、図１２に示した出力命令切換回路３２によ
り、シミュレーション処理に切り換えられ（出力
“０”）、さらに、各命令がビット処理回路３１により
処理され、その処理結果がワード処理回路２３を介して
デバイスＲＡＭ２に格納される。つまり、出力データを
強制的に“０”（ＯＦＦ：無効）として通常処理を行
う。

【００４９】なお、図２に示すビット処理回路３１にお
いては、次の処理が行われる。例えば、ＯＵＴ命令で
は、４ＴＯ１６デコーダ１９からの出力信号ＢＩＴ００
〜１５のうち唯一“１”となる対象ビット（Ｂ２Ｒレジ
スタ６、Ｂ３Ｒレジスタ７、およびビット指定ラッチ１
６を介して読み出された図１９に示すＳＰＭ１内の１５
〜０ｂｉｔの内容）に対応する、出力命令切換回路３２
からの信号ＢＲＯを、対応するセレクタで選択する。一
方、対象ビット以外の１５ビットの出力信号（ＢＩＴ）
については、デバイスＲＡＭ２のそのままの内容が、デ
バイスＲＡＭラッチ１７を介してビット処理回路３１に
て取り込まれ、さらに、対応する各セレクタで選択され
る。そして、前記選択された出力命令切換回路３２から
の信号と１５ビットの出力信号が、ワード処理回路２３
を介して、再度デバイスＲＡＭ２へ書き込まれる（すな
わち、対象ビット以外は無処理）。

【００５０】また、ＳＥＴ命令では、４ＴＯ１６デコー
ダ１９からの出力信号ＢＩＴ００〜１５のうち唯一
“１”となる対象ビットに対応する、信号ＢＲ０が
“１”のとき、データ“１”を対象ビットにセットし、
対応するセレクタで選択する。一方、対象ビット以外の
１５ビットの出力信号（ＢＩＴ）については、デバイス
ＲＡＭ２のそのままの内容が、デバイスＲＡＭラッチ１
７を介してビット処理回路３１にて取り込まれ、さら
に、対応する各セレクタで選択される。そして、前記選
択された対象ビットのデータ“１”と１５ビットの出力
信号が、ワード処理回路２３を介して、再度デバイスＲ
ＡＭ２へ書き込まれる（すなわち、対象ビット以外は無
処理）。

【００５１】また、ＲＳＴ命令では、４ＴＯ１６デコー
ダ１９からの出力信号ＢＩＴ００〜１５のうち唯一
“１”となる対象ビットに対応する、信号ＢＲ０が
“１”のとき、データ“０”を対象ビットにセットし、
対応するセレクタで選択する。一方、対象ビット以外の
１５ビットの出力信号（ＢＩＴ）については、デバイス
ＲＡＭ２のそのままの内容が、デバイスＲＡＭラッチ１
７を介してビット処理回路３１にて取り込まれ、さら
に、対応する各セレクタで選択される。そして、前記選
択された対象ビットのデータ“０”と１５ビットの出力
信号が、ワード処理回路２３を介して、再度デバイスＲ
ＡＭ２へ書き込まれる（すなわち、対象ビット以外は無
処理）。

【００５２】以上により、この実施例に係るシミュレー
ション処理が、図１３から図１８において図式化された
ように動作し、シーケンス命令毎のシミュレーションが
可能なる。

【００５３】

【発明の効果】以上、説明した通り、この発明に係るプ
ログラマブルコントローラによれば、第１の実行フラグ
メモリが“０”のときは、各命令共シミュレーション動
作はせず、通常動作を実行する。一方、第１の実行フラ
グメモリが“１”のときは、シミュレーション動作とな
り、第２の実行フラグメモリの内容に従って処理が実行
される。例えば、第２の実行フラグメモリが“１”のと
き、接点命令では、接点データを“１”（ＯＮ：有効）
として演算し、出力命令では、出力データを強制的に
“１”（ＯＮ：有効）として演算する。また、第２の実
行フラグメモリが“０”のとき、接点命令では、接点デ
ータを“０”（ＯＦＦ：無効）として演算し、出力命令
では、出力を強制的に“０”（ＯＦＦ：無効）として演
算する。

【００５４】このように、この発明によれば、内部リレ
ー（Ｍ）や出力（Ｙ）などの全てのデバイスのシミュレ
ーションが可能となり、シーケンスプログラムに書かれ
ているシーケンス命令毎のシミュレーションが可能とな
る。

【００５５】また、つぎの発明に係るプログラマブルコ
ントローラによれば、実行フラグメモリが“０”のとき
は、各命令共シミュレーション動作はせず、通常動作を
実行する。一方、実行フラグメモリが“１”のときは、
シミュレーション動作となり、接点命令では、接点デー
タを“０”（ＯＦＦ：無効）として演算し、出力命令で
は、出力データを強制的に“０”（ＯＦＦ：無効）とし
て演算する。

【００５６】このように、この発明によれば、内部リレ
ー（Ｍ）や出力（Ｙ）などの全てのデバイスのシミュレ
ーションが容易に可能となり、シーケンスプログラムに
書かれているシーケンス命令毎のシミュレーションが可
能となる。

【図面の簡単な説明】

【図１】 この発明に係るＰＣの主要構成（実施例１）
を示すブロック図である。

【図２】 図１に示したビット処理回路の詳細を示す回
路図である。

【図３】 この発明に係るＬＤ（ロード）命令とＬＤＩ
（ロードインバース）命令のシミュレーションを図式化
したものを示す説明図である。

【図４】 この発明に係るＯＲ（オア）命令とＯＲＩ
（オアインバース）命令のシミュレーションを図式化し
たものを示す説明図である。

【図５】 この発明に係るＡＮＤ（アンド）命令とＡＮ
Ｉ（アンドインバース）命令のシミュレーションを図式
化したものを示す説明図である。

【図６】 この発明に係るＯＵＴ（アウト）命令のシミ
ュレーションを図式化したものを示す説明図である。

【図７】 この発明に係るＳＥＴ（セット）命令のシミ
ュレーションを図式化したものを示す説明図である。

【図８】 この発明に係るＲＳＴ（リセット）命令のシ
ミュレーションを図式化したものを示す説明図である。

【図９】 ＰＣのシーケンスプログラムの一例（ラダー
回路（ａ），ニーモニック（ｂ））を示す説明図であ
る。

【図１０】 図９に示したシーケンスプログラムをユー
ザがＰＣ用のプログラミング装置を使用してＰＣの運転
前や運転中にＰＣへ書き込んだときにＳＰＭ，ＥＦＭ
０，ＥＦＭ１に格納された内容を示す説明図である。

【図１１】 この発明に係るＰＣの主要構成（実施例
２）を示すブロック図である。

【図１２】 図１１に示したビット処理回路の詳細を示
す回路図である。

【図１３】 この発明に係るＬＤ（ロード）命令とＬＤ
Ｉ（ロードインバース）命令のシミュレーションを図式
化したものを示す説明図である。

【図１４】 この発明に係るＯＲ（オア）命令とＯＲＩ
（オアインバース）命令のシミュレーションを図式化し
たものを示す説明図である。

【図１５】 この発明に係るＡＮＤ（アンド）命令とＡ
ＮＩ（アンドインバース）命令のシミュレーションを図
式化したものを示す説明図である。

【図１６】 この発明に係るＯＵＴ（アウト）命令のシ
ミュレーションを図式化したものを示す説明図である。

【図１７】 この発明に係るＳＥＴ（セット）命令のシ
ミュレーションを図式化したものを示す説明図である。

【図１８】 この発明に係るＲＳＴ（リセット）命令の
シミュレーションを図式化したものを示す説明図であ
る。

【図１９】 図１８に示したシーケンスプログラムをユ
ーザがＰＣ用のプログラミング装置を使用してＰＣの運
転前や運転中にＰＣへ書き込んだときにＳＰＭ１，ＥＦ
Ｍ０に格納された内容を示す説明図である。

【符号の説明】

１ シーケンスプログラムメモリ、２ デバイスＲＡ
Ｍ、３ ＣＰＵ、４システムＲＯＭ、５ シーケンス制
御回路、１０ ＤＥＣＬ（１）、１１ ＤＥＣＬ
（２）、１４ ハードウェア制御回路、１５ 定数ラッ
チ、１６ デバイスＲＡＭビット指定ラッチ、１７ デ
バイスＲＡＭラッチ、２０ ハードウェア演算回路、２
３ ワード処理回路、２４ ビット処理回路、２５ 実
行フラグメモリ０、 ２６ 実行フラグメモリ１、２７
接点命令切換回路、２８ インバース回路、２９ 出
力命令切換回路、３０ 接点命令切換回路、３１ ビッ
ト処理回路、３２ 出力命令切換回路。

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 シーケンスプログラムを格納するシーケ
   ンスプログラム記憶手段と、デバイス結果を格納するデ
   バイス記憶手段と、接点や出力等のハードウェア命令を
   演算するハードウェア演算手段とを有するプログラマブ
   ルコントローラにおいて、 前記シーケンスプログラム記憶手段に書かれた命令に関
   して通常処理を実行するか、あるいはシミュレーション
   処理を実行するかを示す第１の実行フラグメモリと、 前記第１の実行フラグメモリがシミュレーション処理の
   実行を示し、シミュレーション処理を実行する際、デー
   タを有効にするか、あるいは無効にするかを示す第２の
   実行フラグメモリと、 前記第１および第２の実行フラグメモリ内の情報に従っ
   て、接点命令に関して通常処理を実行するか、あるいは
   シミュレーション処理を実行するか、を切り換える接点
   命令切換手段と、 前記第１および第２の実行フラグメモリ内の情報に従っ
   て、出力命令に関して通常処理を実行するか、あるいは
   シミュレーション処理を実行するか、を切り換える出力
   命令切換手段と、 を具備することを特徴とするプログラマブルコントロー
   ラ。
2. 【請求項２】 前記接点命令切換手段は、前記第１の実
   行フラグメモリ内の情報により、前記シーケンスプログ
   ラム記憶手段に書かれた命令に関して通常処理を実行す
   るか、あるいはシミュレーション処理を実行するか、を
   切り換え、 前記第１の実行フラグメモリ内の情報がシミュレーショ
   ン処理の実行を示し、シミュレーション処理を実行する
   際、 前記第２の実行フラグメモリ内のデータにより、接点デ
   ータを有効（ＯＮ）にするか、あるいは無効（ＯＦＦ）
   にするか、を切り換えることを特徴とする請求項１記載
   のプログラマブルコントローラ。
3. 【請求項３】 前記出力命令切換手段は、前記第１の実
   行フラグメモリ内の情報により、前記シーケンスプログ
   ラム記憶手段に書かれた命令に関して通常処理を実行す
   るか、あるいはシミュレーション処理を実行するか、を
   切り換え、 前記第１の実行フラグメモリ内の情報がシミュレーショ
   ン処理の実行を示し、シミュレーション処理を実行する
   際、 前記第２の実行フラグメモリ内のデータにより、出力デ
   ータを有効（ＯＮ）にするか、あるいは無効（ＯＦＦ）
   にするか、を切り換えることを特徴とする請求項１また
   は２記載のプログラマブルコントローラ。
4. 【請求項４】 前記第１および第２の実行フラグメモリ
   は、前記シーケンスプログラム記憶手段と並列に構成さ
   れ、 前記ハードウェア演算手段は、前記シーケンスプログラ
   ム記憶手段内のシーケンスプログラムと、前記第１およ
   び第２の実行フラグメモリ内のシミュレーション情報に
   従って、接点や出力等のハードウェア命令を演算するこ
   とを特徴とする請求項１ないし３いずれか一項記載のプ
   ログラマブルコントローラ。
5. 【請求項５】 前記シーケンスプログラム記憶手段に格
   納されているシーケンスプログラムに書かれているシー
   ケンス命令毎のシミュレーションを実行することを特徴
   とする請求項１ないし４いずれか一項記載のプログラマ
   ブルコントローラ。
6. 【請求項６】 シーケンスプログラムを格納するシーケ
   ンスプログラム記憶手段と、デバイス結果を格納するデ
   バイス記憶手段と、接点や出力等のハードウェア命令を
   演算するハードウェア演算手段とを有するプログラマブ
   ルコントローラにおいて、 前記シーケンスプログラム記憶手段に書かれた命令に関
   して通常処理を実行するか、あるいはシミュレーション
   処理を実行するか、を示すと共に、シミュレーション処
   理を実行する際、データを無効にする実行フラグメモリ
   と、 前記実行フラグメモリ内の情報に従って、接点命令に関
   して通常処理を実行するか、あるいはシミュレーション
   処理を実行するか、を切り換える接点命令切換手段と、 前記実行フラグメモリ内の情報に従って、出力命令に関
   して通常処理を実行するか、あるいはシミュレーション
   処理を実行するか、を切り換える出力命令切換手段と、 を具備することを特徴とするプログラマブルコントロー
   ラ。
7. 【請求項７】 前記接点命令切換手段は、前記実行フラ
   グメモリ内の情報により、前記シーケンスプログラム記
   憶手段に書かれた命令に関して通常処理を実行するか、
   あるいはシミュレーション処理を実行するか、を切り換
   え、 シミュレーション処理を実行する際、接点データを無効
   （ＯＦＦ）にすることを特徴とする請求項６記載のプロ
   グラマブルコントローラ。
8. 【請求項８】 前記出力命令切換手段は、前記実行フラ
   グメモリ内の情報により、前記シーケンスプログラム記
   憶手段に書かれた命令に関して通常処理を実行するか、
   あるいはシミュレーション処理を実行するか、を切り換
   え、 シミュレーション処理を実行する際、出力データを無効
   （ＯＦＦ）とすることを特徴とする請求項６または７記
   載のプログラマブルコントローラ。
9. 【請求項９】 前記実行フラグメモリは、シーケンスプ
   ログラム記憶手段と並列に構成され、シーケンスプログ
   ラム記憶手段内のシーケンスプログラムと、前記実行フ
   ラグメモリ内のシミュレーション情報に従って、接点や
   出力等のハードウェア命令を演算することを特徴とする
   請求項６ないし８いずれか一項記載のプログラマブルコ
   ントローラ。
10. 【請求項１０】 前記シーケンスプログラム記憶手段に
    格納されているシーケンスプログラムに書かれているシ
    ーケンス命令毎のシミュレーションを実行することを特
    徴とする請求項６ないし９いずれか一項記載のプログラ
    マブルコントローラ。