JP2892113B2 - アドレスロック方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ スタートアドレス、データ長、アドレス間隔及びアク
セスの種類をアクセス情報としてパケット転送により複
数の処理ユニットと共用メモリ間のデータ転送を共用メ
モリ制御部を介して行う場合のアドレスロック方式に関
し、 ロックアドレスとアクセスアドレスとの比較判断を簡
単且つ容易にすることを目的とし、 スタートアドレスによりロックアドレスとアクセスア
ドレスとの比較判断をパケット転送の最初に実行し、こ
のスタートアドレスの比較判断では、スタートアドレス
とスタートアドレスにアクセスの種類に定まるアドレス
幅を加えた加算アドレスをそれぞれロックスタートアド
レスと比較し、更にアクセスの種類で決まるアドレス幅
未満のビット比較は不要とするように構成する。

［産業上の利用分野］ 本発明は、パケット転送により複数の処理ユニットと
共用メモリ間のデータ転送を共用メモリ制御部を介して
行う際のアドレスロック方式に関する。

パケット転送により複数の処理ニットと共用メモリ間
のデータ転送を共用メモリ制御部を介して行う場合は、
特定の処理ユニットからのロック付きアクセスを受ける
と、その後の他の処理ユニットからのアクセスに対し、
ロックアドレスとアクセスアドレスとの比較判断を行
い、ロックアドレスに含まれていた場合には、ロック解
除までアクセスを待たせるアドレスロック制御を行って
いる。

しかし、従来のアドレスロック制御にあっては、アド
レス比較を全ビットについて行っており、またパケット
転送のエレメント毎にロックアドレスレジスタとの比較
を行わなければならず、ハードウェア量が増大して制御
が複雑になり、より簡単なアドレス比較の実現が望まれ
る。

［従来の技術］ 従来、クラスタ等の複数の処理ユニット共用メモリ制
御部、及び共用メモリ部を備えた情報処理システムで
は、共用メモリ部に対するアクセス情報としてスタート
アドレス、データ長、アドレス間隔、及びアクセスの種
類を持ち、且つパケット転送により共用メモリ制御部の
制御のもとにクラスタと共用メモリ部の間でリード又は
ライトのデータ転送を行なっている。

このようなパケット転送を行うメモリアクセス方式に
あっては、あるクラスタからロック付きアクセスを受け
た後に、他のクラスタから通常のアクセスを受けた場合
には、ロックアクセスの対象となっているメモリ領域に
対するアクセスか否かのアドレス比較判断を行い、ロッ
クされたメモリ領域のアクセスであると判断されると、
ロック解除までアクセスを禁止し、一方、ロックされた
メモリ領域でないと判断されると、アクセスを許可する
ようにしている。

［発明が解決しようとする課題］ しかしながら、このような従来のアドレスロック方式
にあっては、ロックアクセスの比較回路が例えば32ビッ
トとなる全ビットをアドレス比較しなければならず、ま
たパケット転送のエレメント毎にロックアドレスレジス
タとの比較を行わなければならず、ハードウェアの構成
量が増大し、ハードウェアの増大と制御タイミングの増
大に伴なって制御も複雑になる問題があった。

本発明は、このような従来の問題点に鑑みてなされた
もので、ロックアドレスとアクセスアドレスとの比較判
断を簡単且つ容易にしてハードウェア量の低減と制御の
簡略化を図るようにしたアドレスロック方式を提供する
ことを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理説明図である。

まず本発明は、複数の処理ユニット10−1,10−２、メ
モリ制御部12、及び共用メモリ部14を備え、共用メモリ
部14に対するアクセス情報としてスタートアドレス、デ
ータ長、アドレス間隔、及びアクセスの種類を持ち、且
つパケット転送により共用メモリ制御部12の制御のもと
に処理ユニット10−1,10−２と共用メモリ部14の間でデ
ータ転送を行う装置を対象とする。

このような装置につき本発明のアドレスロック方式に
あっては、共用メモリ制御部12に設けられるロックアク
セス制御手段16として、 特定の処理ユニットからのロック付きアクセスにより
オンされる有効ビット及びロックスタートアドレスを格
納したロックアドレスレジスタ手段18と； 他の処理ユニットからのロック付きでないアクセスを
受けた際に、該アクセススタートアドレスにアクセス種
類に応じて選択手段22で選択された予め定めたアクセス
アドレス幅（W1,W2）を加算する加算手段20と； ロックアドレスレジスタ手段18からアクセスの種類に
応じた比較対象ビット部分を取り出してロックスタート
アドレスと比較する第１比較手段24−1,24−２と； ロックアドレスレジスタ手段18からアクセスの種類に
応じた比較対象ビット部分を取り出して加算手段20の加
算アドレスと比較する第２比較手段26−1,26−２と； を設け、ロックアドレスレジスタ手段18の有効ビットが
オンで且つ前記第１及び第２比較手段24−１〜26−２い
ずれかよりアドレス一致の比較出力が得られた時にの
み、ロックされているメモリエリアのアクセスと判断し
てメモリアクセスを禁止するように構成する。

ここでアクセスの種類として、スタートアドスレスか
らデータ長で決まる連続したメモリ領域をアクセスする
連続アクセスと、スタートアドスレスからアドレス間隔
とデータ長で決まる分散したメモリ領域を順次アクセス
するディスタンスアクセスの少なくとも２種を含む。

またロックアドレスレジスタ手段18、加算手段20、選
択手段22、第１比較手段24−1,24−２お０第２比較手段
26−1,26−２は、スタートアドレスの内のアクセスの種
類に応じたデータ幅（W1,W2）以上のビット部分をアド
レスデータとして取扱うことを特徴とする。

具体的には、連続アドレスのデータ幅（W1）を4Kバイ
ト、ディスタンスアクセスのデータ幅（W2）を1Mバイト
とした時、連続アクセス時に最上位ビットから19ビット
目までをアドレスデータとして取扱い、ディスタンスア
クセス時には最上位ビットから11ビット目までをアドレ
スデータとして取扱う。

更に、共用メモリ制御部12はプライオリティ回路部34
を備え、該プライオリティ回路部34は、ロックアドレス
レジスタ手段18の有効ビットがオフの状態で同時に複数
の処理ユニットからアクセスを受けた場合に、両方とも
ロック付きアクセスの時には予め定めた優先度の高いユ
ニットのロック付きアクセスを優先させてロックアドレ
セスレジスタ手段18の有効ビットをオンにする共にロッ
クスタートアドレスをセットし、１つのユニットのみが
ロック付きアクセスの時には優先度に関係なく該ロック
付きアアクセスを優先させて有効ビットをオンにする共
にロックスタートアドレスをセットし、一方、既にロッ
クアドレスレジスタ手段18の有効ビットがオンの状態で
アクセスを受けた際には、有効ビットがオフするまで該
アクセスを待たせる。

［作用］ このような構成を備えた本発明のアドレスロック方式
によれば、ロックアドレスレジスタとの比較判断をパケ
ット転送のエレメント毎に行わず、パケット転送の最初
にロックスタートアドレスとアクセススタートアドレス
を比較判断して行い、更にアドレス比較は全アドレスを
使用せずにアクセスの種類で決まるアドレス幅以上のビ
ット部分をアドレスデータとして処理するため、ハード
ウェア構成量を大幅に低減し、制御タイミングはパケッ
ト転送の最初だけなので結果として制御も簡単にでき
る。

［実施例］ 第２図は本発明のアドレスロック方式が適用される情
報処理装置の全体構成図である。第２図において、10−
1,10−２は処理ユニットとしてのクラスタであり、この
実施例にあっては２台設けた場合を例にとっている。ク
ラスタ10−1,10−２は１又は複数のCPUと主記憶装置等
から成るものであることがある。12は共用メモリ制御
部、14は共用メモリ部である。共用メモリ部14は共用メ
モリ制御部12による制御のもとにクラスタ10−１及びク
ラスタ10−２の両方から共通にアクセスを受けることが
でき、共用メモリ部14とクラスタ10−1,10−２間のデー
タ転送は１つのアクセスデータをパケットにまとめて行
うパケット転送方式を採用している。また、クラスタ10
−1,10−２から共用メモリ部14に対し行われるアクセス
情報はスタートアドレス、データ長、アドレス間隔及び
アクセスの種類を持ち、更にメモリ領域のロックの有無
を指定するロック付アクセス、またはロック付でない通
常のアクセスのいずれかとなる。

ここでロック付きアクセスにはロックアクセスとアン
ロックアクセスの２つがある。即ち、クラスタはロック
アクセスでロックレジスタへアドレスを設定してVRビッ
トをオンし、共用メモリ制御部12からアクセス終了通知
を受けると同じクラスタがアンロックアクセスを行って
VRビットをオフする。このロックアクセスとアンロック
アクセスは必ず同一クラスタよりペアで使用される。

またアクセス情報の１つであるアクセスの種類とし
て、この実施例にあっては連続アクセスとディスタンス
アクセスのいずれかを指定する。連続アクセスとは、例
えば第６図のメモリマップに示すように、スタートアド
レスから予め定めたデータ長（アドレス幅W1）、例えば
4Kバイトのメモリ領域を連続的にリードまたはライトす
る。これに対しディスタンスアクセスはスタートアドレ
スを起点としてデータ長とアドレス間隔で定まる分離さ
れたメモリ領域を順次リードまたはライトするものであ
り、ディスタンスアクセス可能な最大メモリ領域の大き
さ（アドレス幅W2）は、例えば1Mバイトというように予
め定められている。

第３図は第２図の共用メモリ制御部12の実施例構成図
を示す。

第３図において、まずクラスタ10−１からの入力側に
はデータバッファ30−１、受信制御部としてのムーバー
32−１及び共用メモリ部14に対するインタフェースとな
る転送レジスタ36−１が設けられる。同様にクラスタ10
−２からの入力側にもデータバッファ30−２、ムーバー
32−２及び転送レジスタ36−２が設けられる。

ムーバー32−1,32−２からのアクセス情報はそれぞれ
プライオリティ回路部34に入力され、２つのクラスタ10
−1,10−２より同時にアクセスを受けた時、予め定めた
優先度に従ってアクセスを受け付けている。プライオリ
ティ回路部34に対してはロックアクセス制御手段として
のロックレジスタ回路16が設けられる。このロックレジ
スタ回路16の詳細は第４図の実施例構成図に示される。
ロックレジスタ回路16はパケット転送開始時のアクセス
スタートアドレスとその時のロックアドレスレジスタの
ロックスタートアドレスとの比較判断により、共用メモ
リ部14のロックされたメモリ領域のアクセスか否か判断
する。ロックされたメモリ領域のアクセスであればロッ
ク解除までアクセスを持たせるようになり、ロックされ
た領域でなければアクセスを許可する。

ムーバー32−１または32−２からのアクセス情報は転
送インタフェース36−１を介して共用メモリ部14に与え
られる。

同時にムーバー32−1,32−２からのアクセス情報は転
送インタフェース36−２を介してプライオリティ回路部
34による制御のもとにアクセスパイプライン38に与えら
れ、パイプライン制御により共用メモリ部14をリードま
たはライト、共用メモリ部14から転送レジスタ40に対す
るリードデータの転送制御、最後にリードバッファ42に
対するリードデータの格納が行われる。リードバッファ
42に続いては転送インタフェース44−1,44−２が設けら
れ、転送インタフェース44−１からクラスタ10−１へリ
ードデータの転送が行われ、また転送インタフェース44
−２からクラスタ10−２へリードデータの転送が行われ
る。

第４図は第３図に示したロックレジスタ回路16の実施
例構成図である。

第４図において、18はロックアドレスレジスタであ
り、ロックの有無を示す有効ビットVRと共用メモリ部14
におけるロックを行っているメモリ領域のスタートアド
レス、即ちロックスタートアドレスが格納される。ここ
で有効ビットVRがロックアクセスによりオンで共用メモ
リ部14がロックされていることを示し、ロックアクセス
を行ったクラスタよりのアンロックアクセスによって有
効ビットVRがオフであれば共用メモリ部14のロックがな
いことを示す。また、ロックスタートアドレスは後の説
明で明らかにする連続アクセス時のアドレス幅W1に基づ
き最上位ビット０から20ビット目のビット19までのビッ
ト部分を格納できるビット幅をもち、全アドレスビット
数32に対し20ビットと2/3のビット長で済む。

ロックアドレスレジスタ18に対しては、セレクタ46を
介してクラスタ10−１または10−２よりアクセス情報か
ら得られたロックスタートアドレスが格納される。セレ
クタ46はプライオリティ回路部34の制御により選択制御
される。このプライオリティ回路部34による選択制御は
次のようになる。

［モード１］ ロックアドレスレジスタ18の有効ビットVRがオフで同
時にクラスタ10−１及び10−２よりロックアクセスを受
けた場合、クラスタ10−２を優先させ、クラスタ10−１
を待たせる。従って、この場合にはセレクタ46はクラス
タ10−２からのスタートアドレスを選択してロックアド
レスレジスタ18を有効ビットVRをオンすると共にスター
トアドレスのビット０〜19を格納する。

［モード２］ ロックアドレスレジスタ18の有効ビットVRがオフで同
時にクラスタ10−１と10−２よりアクセスを受けた後、
クラスタ10−２からのアクセスがロックアクセスでなか
った場合には、クラスタ10−１を優先する。即ち、この
場合には、セレクタ46はロックアクセスを行ったクラス
タ10−１からのスタートアドレスの上位部分（０〜19ビ
ット）を選択してロックアドレスレジスタ18に格納し、
同時にプライオリティ回路部34が有効ビットVRをオンす
る。逆にクラスタ10−１側がロックアクセスでなかった
場合には、ロックアクセスを行ったクラスタ10−２側が
優先され、同様にロックアドレスレジスタ18に対するロ
ックスタートアドレスの格納及び有効ビットVRのオンが
行われる。

［モード３］ クラスタ10−２のロックアクセスのより既にロックア
ドレスレジスタ18の有効ビットVRがオンの状態でクラス
タ10−１よりロックアクセスが行われた場合、クラスタ
10−１はクラスタ10−２のアンロックアクセスで有効ビ
ットVRがオフするまで待たされる。逆にクラスタ10−１
からのロックアクセスで既に有効ビットVRがオンの状態
でクラスタ10−２がロックアクセスを行った場合には、
同様にクラスタ10−１のアンロックアクセスで有効ビッ
トVRをオフするまでクラスタ10−２を待たせる。

［モード４］ 有効ビットVRのオン、オフ状態の如何に拘らず、クラ
スタ10−１またはクラスタ10−２より通常のアクセスが
行われると、第４図に示したロックレジスタ回路部16に
よるロックスタートアドレスとアクセススタートアドレ
スとの比較によるアクセスを許可するか否かの判断を行
う。

この通常アクセス時のロックスタートアドレスとの比
較によるアクセス可否の判断のため、第４図の実施例に
あってはクラスタ10−１用として第１の比較器24−11,2
4−12及び第２の比較器26−11,26−12を設けている。第
１の比較器24−11,24−12はロックアドレスレジスタ18
のスタートアドレスとクラスタ10−１より転送されたア
クセススタートアドレスとを直接比較する。

これに対し第２の比較器26−11と26−12はロックレジ
スタ18のスタートアドレスと加算器20−１からの加算ア
ドレスとを比較する。加算器20−１はスタートアドレス
にセレクタ22−１で選択されたアクセスの種類に応じた
アドレス幅を加えた値を出力する。セレクタ22−１には
連続アクセス時のアドレス幅W1に対応して19ビットのみ
をオンとしたデータが設定され、またディスタンスアク
セス時のアドレス幅W2に対応した11ビットのみをオンと
したデータが設定されており、プライオリティ回路部34
からの制御信号により連続アクセス時には19ビットオン
の設定データを選択し、ディスタンスアクセス時には11
ビットオンのデータを選択し、それぞスタートアドレス
に加算して第１比較器26−11,26−12に出力する。

ここで第４図におけるメモリアドレスのビットデータ
を第５図を参照して説明する。

第５図において、本発明のアドレスデータは最上位ア
ドレスビットを０、最下位アドレスビットを31とした
時、32ビット構成を持ち、各ビットの持つビットの重み
は最下位ビットで１バイト、最上位ビットで2Gバイトと
なる。

一方、連続アクセスについては第６図に示したように
アドレス幅W1は4Kバイトであり、第５図の最上位から20
番目のアドレスビット19のみをビット１としたアドレス
データで表現できる。従って連続アクセスの場合はアド
レスビット19以上を比較すれば良い。これに対しディス
タンスアクセス時は第６図に示すようにアドレス幅W2は
1Mバイトであり、第５図から1Mはアドレスビット11であ
り、従ってディスタンスアクセスの場合はアドレスビッ
ト11以上を比較すれば良い。

しかしながら、本発明にあってはパケット転送開始時
のスタートアドレスで比較するため桁上がりする場合が
ある。従ってスタートアドレスに対し4Kバイトまたは1M
バイト加算した結果についてもロックアドレスとして比
較する必要がある。

ここでアクセススタートアドレスに、連続アクセス時
に4Kバイトに対応したアドレスビット19をオンしたアド
レスデータを加算し、またディスタンスアクセス時に1M
バイトに対応したアドレスビット11をオンしたアドレス
データを加算し、この加算アドレスもロックアドレスデ
ータとを比較する理由を説明する。

尚、アドレスデータは第５図に４ビット単位に区切っ
て１桁を示した16進表示とする。

いまロックスタートアドレスがフルビット表現で「3F
FFF000」であったとする。

これに対し4Kバイトの連続アクセスによるアクセスス
タートアドレスがフルビット表現で 「3FFFF000〜3FFFFFFF」 の範囲にあったとする。本発明では、アドレスビット19
以上を使用して比較を行うため、比較用のロックスター
トアドレスは「3FFFF」となり、また比較用のアクセス
スタートアドレスも「3FFFF」となり、ロックスタート
アドレスとアクセススタートアドレスが一致することで
ロックアドレスのアクセスと判断してアクセスを待たせ
ることができる。

ところが、アクセススタートアドレスがフルビット表
現で4Kバイト前の 「3FFFE001〜3FFFEFFF」 の範囲にあるとき、アクセス幅は4Kバイトであることか
らアクセスエンドアドレスは、 「3FFFF000〜3FFFFFFF」 となり、ロックアドレスの範囲に入るアクセスとなる。

しかし、この場合、ビット19以上の比較用のアクスセ
スタートアドレスは「3FFFE」であり、比較対象となっ
ているロックスタートアドレス「3FFFF」とは一致せ
ず、ロックアドレスのアクセスであることを判断できな
い。

そこで、アクセススタートアドレス「3FFFE」にビッ
ト19のみをオンした「00001」を加算して加算アドレス
「3FFFF」を求め、スタートアドレス「3FFFE」と加算ア
ドレス「3FFF」の２つをロックスタートアドレス「3FF
F」と比較することで、確実にロックアドレスに入るア
クセスか否かを判断することができる。

尚、本発明の実施例では、アクセススタートアドレス
にアドレスビット19又は11のみをオンとしたアドレスデ
ータを加算してロックスタートアドレスと比較している
が、アクセススタートアドレスをそのままとし、ロック
スタートアドレスからアドレスビット19又は11のみをオ
ンしたアドレスデータを減算した減算アドレスとロック
スタートアドレスとを比較するようにしても全く同じで
ある。

以上の理由により第４図の実施例にあっては加算器20
−１でアクセスの種類に応じたアドレス幅W1,W2をスタ
ートアドレスに加算した値を第２比較器26−11,26−12
でロックアドレスレジスタ18のロックスタートアドレス
と比較している。

また比較回路部において比較器24−11と26−11はディ
スタンスアクセス時に有効とされ、また比較器24−11,2
6−12は連続アクセス時に有効とされる。

比較器24−11〜26−12の出力はORゲート48−１で取り
まとめられ、端子50−２に与えられている。

一方、クラスタ10−２に対応してクラスタ10−１側と
同様、第１比較器24−21,24−22、第２比較器26−21,26
−22、加算器26−２、セレクタ22−２及びORゲート48−
２が設けられ、同様にしてアクセスの種類に応じたロッ
クスタートアドレスとアクセススタートアドレスの比較
演算を行う。

第４図から明らかなように第３図のプライオリティ回
路部34に対してはロックレジスタ回路16より端子50−１
よりの有効ビットVRのオンオフ信号、ORゲート48−１か
らの出力となる端子50−2,50−３からの比較出力が与え
られる。

プライオリティ回路34は有効ビットがオンで且つ端子
50−２または50−３のいずれかからアドレス一致の比較
結果が得られると、ロックされたメモリ領域のアクセス
であると判断して、その時のアクセスをアンロックアク
セスにより有効ビットVRがオフするまで待たせる。一
方、有効ビットVRがオフであれば端子50−2,50−３から
の比較出力の有無に拘らず、ロックされたメモリーエリ
アのアクセスでないと判断してアクセスを許可する。

具体的には第４図の端子50−2,50−３の論理和と端子
50−１の論理積を取ることによりアクセス許可の有無を
判断することができる。

尚、上記の実施例は連続アクセス時のアドレス幅を4K
バイト、ディスタンスアクセス時のアドレス幅を1Mバイ
トとしたが、この最大アクセス値は命令のオペコードに
より任意に決まる値であり、必要に応じて適宜の最大ア
クセス値を決定することができる。

また上記の実施例は処理ユニットとしてクラスタ２台
を接続した場合を例にとるものであったが、適宜の処理
ユニットを２以上接続した場合についても全く同様であ
る。

更に第４図の実施例にあっては、クラスタ毎にロック
アドレスの比較判断を行うハードウェアを設けている
が、加算器20−１に対するクラスタ10−1,10−２からの
スタートアドレスをセレクタを介して選択入力すること
で１つの回路部とすることもできる。

［発明の効果］ 以上説明してきたように、本発明によれば、パケット
転送の開始時にスタートアドレスを用いたロックアドレ
スとアクセスアドレスの比較によりロックアドレス制御
を行い、且つアクセスの種類に応じたアドレス幅をスタ
ートアドレスに加算したアドレスをスタートアドレスと
共にロックアドレスと比較することで、全ビットの比較
処理を不要とし、ハードウェア量の低減と制御の簡略化
を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図； 第２図は本発明の全体構成図； 第３図は本発明の共用メモリ制御部の構成図； 第４図は第３図のロックレジスタ回路として実現される
本発明の実施例構成図； 第５図は本発明の32ビットアドレスデータの説明図； 第６図は本発明のロックアドレス説明図である。 図中、 10−1,10−2:処理ユニット（クラスタ） 12:共用メモリ制御部 14:共用メモリ部 16:ロックアクセス制御手段 （ロックレジスタ回路） 18:ロックアドレスレジスタ手段 20:加算手段 20−1,20−2:加算器 22:選択手段 22−1,22−2:セレクタ 24−1,26−1:第１比較手段 24−２、26−2:第２比較手段 24−11〜26−22:比較器 30−1,30−2:データバッファ 32−1,32−2:ムーバー 34:プライオリティ回路部 36−1,36−2,40,44−1,44−2:転送インタフェース 38:パイプライン 42:リードバッファ 48−1,48−2:ORゲート 50−１〜50−3:端子

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】複数の処理ユニット（10−1,10−２）、共
   用メモリ制御部（12）、及び共用メモリ部（14）を備
   え、前記共用メモリ部（14）に対するアクセス情報とし
   てスタートアドレス、データ長、アドレス間隔、及びア
   クセスの種類を持ち、且つパケット転送により前記共用
   メモリ制御部（12）の制御のもとに前記処理ユニット
   （10−1,10−１）と前記共用メモリ部（14）の間でデー
   タ転送を行う装置に於いて、 前記共用メモリ制御部（12）に設けられるロックアクセ
   ス制御手段（16）として、 特定の処理ユニットからのロック付きアクセスによりオ
   ンされる有効ビット及びロックスタートアドレスを格納
   したロックアドレスレジスタ手段（18）と； 他の処理ユニットからのロック付きでないアクセスを受
   けた際に、該アクセススタートアドレスにアクセス種類
   に応じて選択手段（22）で選択された予め定めたアクセ
   スアドレス幅（W1,W2）を加算した加算アドレスを生成
   する加算手段（20）と； 前記ロックアドレスレジスタ手段（18）からアクセスの
   種類に応じた比較対象ビット部分を取り出して前記アク
   セススタートアドレスと比較する第１比較手段（（24−
   1,24−２）と； 前記ロックアドレスレジスタ手段（18）からアクセスの
   種類に応じた比較対象ビット部分を取り出して前記加算
   手段（20）の加算アドレスと比較する第２比較手段
   （（26−1,26−２）と； を設け、前記ロックアドレスレジスタ手段（18）の有効
   ビットがオンで且つ前記第１及び第２比較手段（24−１
   〜26−２）のいずれかよりアドレス一致の比較出力が得
   られた時にのみ、ロックされているメモリエリアのアク
   セスと判断してメモリアクセスを禁止することを特徴と
   するアドレスロック方式。
2. 【請求項２】前記アクセスの種類として、スタートアド
   スレスからデータ長で決まる連続したメモリ領域をアク
   セスする連続アクセスと、スタートアドスレスからアド
   レス間隔とデータ長で決まる分散したメモリ領域を順次
   アクセスするディスタンスアクセスを備えたことを特徴
   とする請求項１記載のアドレスロック方式。
3. 【請求項３】前記ロックアドレスレジスタ手段（18）、
   加算手段（20）、選択手段（22）、第１比較手段（24−
   1,24−２）及び第２比較手段（26−1,26−２）は、スタ
   ートアドレスの内のアクセスの種類に応じたデータ幅
   （W1,W2）以上のビット部分をアドレスデータとして取
   扱うことを特徴とする請求項１記載のロックアドレス方
   式。
4. 【請求項４】前記連続アドレスのデータ幅（W1）を4Kバ
   イト、ディスタンスアクセスのデータ幅（W2）を1Mバイ
   トとした時、連続アクセス時に最上位ビットから19ビッ
   トまでをアドレスデータとして取扱い、ディスタンスア
   クセス時には最上位ビットから11ビットまでをアドレス
   データとして取扱うことを特徴とする請求項３記載のア
   ドレスロック方式。
5. 【請求項５】前記許容メモリ制御部（12）はプライオリ
   ティ回路部（34）を備え、該プライオリティ回路部（3
   4）は、前記ロックレジタ手段（18）の有効ビットがオ
   フの状態で同時に複数の処理ユニットからアクセスを受
   けた際に、両方ともロック付きアクセスの場合には予め
   定めた優先度の高いユニットのロック付きアクセスを優
   先させて前記ロックアドレスレジスタ手段（18）の有効
   ビットをオンにする共にロックスタートアドレスをセッ
   トし、１つのユニットのみがロック付きアクセスの場合
   には優先度に関係なく該ロック付きアアクセスを優先さ
   せて有効ビットをオンにする共にロックスタートアドレ
   スをセットし、一方、既に前記ロックアドレスレジスタ
   手段（18）の有効ビットがオンの状態でアクセスを受け
   た際には、有効ビットがオフするまで該アクセスを待た
   せることを特徴とする請求項１記載のアドレスロック方
   式。