JP2885560B2 - 周波数シンセサイザの制御方式 - Google Patents
周波数シンセサイザの制御方式Info
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- JP2885560B2 JP2885560B2 JP4040080A JP4008092A JP2885560B2 JP 2885560 B2 JP2885560 B2 JP 2885560B2 JP 4040080 A JP4040080 A JP 4040080A JP 4008092 A JP4008092 A JP 4008092A JP 2885560 B2 JP2885560 B2 JP 2885560B2
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Description
【０００１】
【産業上の利用分野】この発明は、広帯域な周波数をも
つ周波数シンセサイザに関し、特に周波数切り替えの高
速化が可能な周波数シンセサイザの制御方式に関するも
のである。
つ周波数シンセサイザに関し、特に周波数切り替えの高
速化が可能な周波数シンセサイザの制御方式に関するも
のである。
【０００２】
【従来の技術】図９は、例えば特開昭６３−２９６５２
２号公報、米国特許４９６５５３３あるいは１９８１年
発行のＩＥＥＥ ３５ｔｈ Ａｎｎｕａｌ Ｆｒｅｑｕ
ｅｎｃｙ Ｃｏｎｔｒｏｌ Ｓｙｍｐｏｓｉｕｍ Ｄｉ
ｇｅｓｔの４０６ページから４１４ページに示された従
来の周波数シンセサイザの構成例である。図９におい
て、１は直接デジタルシンセサイザ（ＤＤＳ）、２は直
接デジタルシンセサイザ１の出力端子、３は位相比較
器、４はループフィルタ、５は電圧制御発振器、６はカ
プラ、７は分周器、８は位相比較器３とループフィルタ
４と電圧制御発振器５とカプラ６と分周器７とから構成
される位相同期ループ（ＰＬＬ）、９は位相同期ループ
８の出力端子である。図１０に直接デジタルシンセサイ
ザ１の構成例を示す。図１０において、１０は基準クロ
ック、１１は位相アキュームレータ、１２は周波数設定
データの入力端子、１３はメモリ、１４はデジタル／ア
ナログ変換器、１５はフィルタである。
２号公報、米国特許４９６５５３３あるいは１９８１年
発行のＩＥＥＥ ３５ｔｈ Ａｎｎｕａｌ Ｆｒｅｑｕ
ｅｎｃｙ Ｃｏｎｔｒｏｌ Ｓｙｍｐｏｓｉｕｍ Ｄｉ
ｇｅｓｔの４０６ページから４１４ページに示された従
来の周波数シンセサイザの構成例である。図９におい
て、１は直接デジタルシンセサイザ（ＤＤＳ）、２は直
接デジタルシンセサイザ１の出力端子、３は位相比較
器、４はループフィルタ、５は電圧制御発振器、６はカ
プラ、７は分周器、８は位相比較器３とループフィルタ
４と電圧制御発振器５とカプラ６と分周器７とから構成
される位相同期ループ（ＰＬＬ）、９は位相同期ループ
８の出力端子である。図１０に直接デジタルシンセサイ
ザ１の構成例を示す。図１０において、１０は基準クロ
ック、１１は位相アキュームレータ、１２は周波数設定
データの入力端子、１３はメモリ、１４はデジタル／ア
ナログ変換器、１５はフィルタである。
【０００３】次に動作について説明する。図９の周波数
シンセサイザ８においては、電圧制御発振器５の出力信
号（周波数ｆｏｉ，ｉ＝１，２，３，・・・，ｎ）の一
部をカプラ６で取り出し、その出力信号を分周数Ｎの分
周器７で分周し、その出力信号の周波数をｆｏｉ／Ｎと
する。ここで、ｉは周波数シンセサイザのチャネル番号
に対応する。そして位相比較器３で分周器の出力信号
（周波数ｆｏｉ／Ｎ）と、直接デジタルシンセサイザ１
の出力信号（周波数ｆｒｉ，ｉ＝１，２，３，・・・，
ｎ）とを位相比較する。そして、この位相比較器３との
出力信号をループフィルタ４を介して電圧制御発振器５
に周波数制御信号として加えると、ｆｏｉ／Ｎとｆｒｉ
とが一致するように位相同期ループが動作する。このよ
うな構成の周波数シンセサイザの出力周波数ｆｏｉは次
式で与えられる。
シンセサイザ８においては、電圧制御発振器５の出力信
号（周波数ｆｏｉ，ｉ＝１，２，３，・・・，ｎ）の一
部をカプラ６で取り出し、その出力信号を分周数Ｎの分
周器７で分周し、その出力信号の周波数をｆｏｉ／Ｎと
する。ここで、ｉは周波数シンセサイザのチャネル番号
に対応する。そして位相比較器３で分周器の出力信号
（周波数ｆｏｉ／Ｎ）と、直接デジタルシンセサイザ１
の出力信号（周波数ｆｒｉ，ｉ＝１，２，３，・・・，
ｎ）とを位相比較する。そして、この位相比較器３との
出力信号をループフィルタ４を介して電圧制御発振器５
に周波数制御信号として加えると、ｆｏｉ／Ｎとｆｒｉ
とが一致するように位相同期ループが動作する。このよ
うな構成の周波数シンセサイザの出力周波数ｆｏｉは次
式で与えられる。
【０００４】 ｆｏｉ＝Ｎ・ｆｒｉ （１）
【０００５】一般に、このような位相同期ループ８を利
用した周波数シンセサイザのループフィルタ４として
は、Ｊｏｈｎ Ｗｉｌｒｙ ＆Ｓｏｎｓ 発行 Ｆ．
Ｍ．Ｇａｒｄｅｒ著『Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎ
ｉｑｕｅｓ』１０ページに記載されているようなアクテ
ィブ形が用いられる。このアクティブ形のループフィル
タ４を図１１に示す。図１１において、１６は演算増幅
器（利得は−Ｇ）、１７ａ，１７ｂは抵抗（１７ａは抵
抗値Ｒｉｎ，１７ｂは抵抗値Ｒｆ）、１８はキャパシタ
（容量はＣｆ）である。このループフィルタ４の周波数
に対する利得の変化を図１２に示す。抵抗１７ｂとキャ
パシタ１８の抵抗値Ｒｆと容量Ｃｆで決まる周波数ｆａ
によって、その周波数ｆａの上では、一定の利得となっ
ている。したがって、ループフィルタ４はその周波数ｆ
ａにより、位相同期ループ８の過渡応答特性や定常状態
での雑音特性を制御している。
用した周波数シンセサイザのループフィルタ４として
は、Ｊｏｈｎ Ｗｉｌｒｙ ＆Ｓｏｎｓ 発行 Ｆ．
Ｍ．Ｇａｒｄｅｒ著『Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎ
ｉｑｕｅｓ』１０ページに記載されているようなアクテ
ィブ形が用いられる。このアクティブ形のループフィル
タ４を図１１に示す。図１１において、１６は演算増幅
器（利得は−Ｇ）、１７ａ，１７ｂは抵抗（１７ａは抵
抗値Ｒｉｎ，１７ｂは抵抗値Ｒｆ）、１８はキャパシタ
（容量はＣｆ）である。このループフィルタ４の周波数
に対する利得の変化を図１２に示す。抵抗１７ｂとキャ
パシタ１８の抵抗値Ｒｆと容量Ｃｆで決まる周波数ｆａ
によって、その周波数ｆａの上では、一定の利得となっ
ている。したがって、ループフィルタ４はその周波数ｆ
ａにより、位相同期ループ８の過渡応答特性や定常状態
での雑音特性を制御している。
【０００６】次に、直接デジタルシンセサイザ１の動作
を説明する。まず、位相アキュームレータ１１は、クロ
ック信号（周波数ｆｃｋ）の１周期ごとに、主要な周波
数の波の位相データを、周波数設定データｋｉ（ｉ＝
１，２，３，・・・，ｎ）に従い発生させる。この位相
アキュームレータ１１からの位相データに従い、メモリ
１３から格納された波形の振幅データ（デジタル量）が
出力され、デジタル／アナログ変換器１４でアナログ量
の電圧値に変換される。この直接デジタルシンセサイザ
１の出力波には、正弦波と比べると図１３に示すような
量子化による波の歪み（量子化による誤差）が存在する
ため、図１４に示すように、スプリアスレベル（ｄＢ
Ｃ）のキャリアの他に多数の不要波を含む。そのため、
図１０のフィルタ１５を設け、デジタル／アナログ変換
器１４から出力される不要波を濾波する。
を説明する。まず、位相アキュームレータ１１は、クロ
ック信号（周波数ｆｃｋ）の１周期ごとに、主要な周波
数の波の位相データを、周波数設定データｋｉ（ｉ＝
１，２，３，・・・，ｎ）に従い発生させる。この位相
アキュームレータ１１からの位相データに従い、メモリ
１３から格納された波形の振幅データ（デジタル量）が
出力され、デジタル／アナログ変換器１４でアナログ量
の電圧値に変換される。この直接デジタルシンセサイザ
１の出力波には、正弦波と比べると図１３に示すような
量子化による波の歪み（量子化による誤差）が存在する
ため、図１４に示すように、スプリアスレベル（ｄＢ
Ｃ）のキャリアの他に多数の不要波を含む。そのため、
図１０のフィルタ１５を設け、デジタル／アナログ変換
器１４から出力される不要波を濾波する。
【０００７】この直接デジタルシンセサイザ１の出力周
波数ｆｒｉは次式で与えられる。
波数ｆｒｉは次式で与えられる。
【０００８】 ｆｒｉ＝ｋｉ・ｆｃｋ／２b （２）
【０００９】ここでｂ（ビット）は、位相アキュームレ
ータ１１のワード長（Ｌｂｉｔｓ）である。この（２）
式を（１）式に代入すると、周波数シンセサイザの出力
周波数ｆｏｉは次式で与えられる。
ータ１１のワード長（Ｌｂｉｔｓ）である。この（２）
式を（１）式に代入すると、周波数シンセサイザの出力
周波数ｆｏｉは次式で与えられる。
【００１０】 ｆｏｉ＝Ｎ・ｋｉ・ｆｃｋ／２b （３）
【００１１】周波数シンセサイザ全体ではこの直接デジ
タルシンセサイザ１に加える周波数設定データｋｉをｋ
１からｋｎに変更することにより、全体でｎチャネルの
周波数を発生させることができる。
タルシンセサイザ１に加える周波数設定データｋｉをｋ
１からｋｎに変更することにより、全体でｎチャネルの
周波数を発生させることができる。
【００１２】
【発明が解決しようとする課題】従来の周波数シンセサ
イザでは、上記のように、出力周波数を高速に切り換え
るためには、ループフィルタ４の利得を広帯域に高める
必要がある。しかし、このループフィルタ４に用いる演
算増幅器１６（図１１）には、一般にＧＢ積で定義され
る遮断周波数ｆｃが存在する。図１５にこのループフィ
ルタ４の利得を示す。つぎに、このループフィルタ４
（遮断周波数ｆｃをもつ）を用いたときの周波数切り換
え時間の説明図を図１６に示す。直接デジタルシンセサ
イザ１の出力周波数をΔｆｒの幅で切り換えたとき、位
相比較器３の両端にはΔｆｒの周波数差が存在する。そ
のため位相比較器３から周波数差Δｆｒの誤差電圧ε
（ｔ）が出力される。この周波数差Δｆｒがループフィ
ルタ４の遮断周波数ｆｃ以下であれば、誤差電圧ε
（ｔ）は十分増幅され、制御電圧Ｖｃ（ｔ）として電圧
制御発振器５に加わり、素早く周波数切り換えを終了す
る。しかし、この周波数差Δｆｒが大きく、ループフィ
ルタ４の遮断周波数ｆｃ以上であれば、誤差電圧ε
（ｔ）は減衰し、低レベルの制御電圧Ｖｃ（ｔ）しか電
圧制御発振器５に加わらないため、周波数切り換えは低
速である。図１７に、この低速な周波数切り換えの場合
の、周波数シンセサイザと直接デジタルシンセサイザ１
における出力周波数を示す。例えば、直接デジタルシン
セサイザ１への周波数設定データをｋｐからｋｑ（ｐお
よびｑは１からｎの間の任意の整数）にステップ状に変
更した場合、その出力周波数はｆｒｐからｆｒｑへとス
テップ状に変化する。このとき、周波数シンセサイザの
出力周波数はゆっくりと変化しはじめ（プルイン過
程）、演算増幅器１６の遮断周波数ｆｃ以下まで、周波
数差が減衰したところで一気に収束する（ロックイン過
程）。このように、周波数切り換えが広帯域な（周波数
差Δｆｒが大きい）場合、従来の構成による周波数シン
セサイザでは、全体ではプルイン過程が支配的となり、
周波数切り換えが低速となる問題があった。
イザでは、上記のように、出力周波数を高速に切り換え
るためには、ループフィルタ４の利得を広帯域に高める
必要がある。しかし、このループフィルタ４に用いる演
算増幅器１６（図１１）には、一般にＧＢ積で定義され
る遮断周波数ｆｃが存在する。図１５にこのループフィ
ルタ４の利得を示す。つぎに、このループフィルタ４
（遮断周波数ｆｃをもつ）を用いたときの周波数切り換
え時間の説明図を図１６に示す。直接デジタルシンセサ
イザ１の出力周波数をΔｆｒの幅で切り換えたとき、位
相比較器３の両端にはΔｆｒの周波数差が存在する。そ
のため位相比較器３から周波数差Δｆｒの誤差電圧ε
（ｔ）が出力される。この周波数差Δｆｒがループフィ
ルタ４の遮断周波数ｆｃ以下であれば、誤差電圧ε
（ｔ）は十分増幅され、制御電圧Ｖｃ（ｔ）として電圧
制御発振器５に加わり、素早く周波数切り換えを終了す
る。しかし、この周波数差Δｆｒが大きく、ループフィ
ルタ４の遮断周波数ｆｃ以上であれば、誤差電圧ε
（ｔ）は減衰し、低レベルの制御電圧Ｖｃ（ｔ）しか電
圧制御発振器５に加わらないため、周波数切り換えは低
速である。図１７に、この低速な周波数切り換えの場合
の、周波数シンセサイザと直接デジタルシンセサイザ１
における出力周波数を示す。例えば、直接デジタルシン
セサイザ１への周波数設定データをｋｐからｋｑ（ｐお
よびｑは１からｎの間の任意の整数）にステップ状に変
更した場合、その出力周波数はｆｒｐからｆｒｑへとス
テップ状に変化する。このとき、周波数シンセサイザの
出力周波数はゆっくりと変化しはじめ（プルイン過
程）、演算増幅器１６の遮断周波数ｆｃ以下まで、周波
数差が減衰したところで一気に収束する（ロックイン過
程）。このように、周波数切り換えが広帯域な（周波数
差Δｆｒが大きい）場合、従来の構成による周波数シン
セサイザでは、全体ではプルイン過程が支配的となり、
周波数切り換えが低速となる問題があった。
【００１３】直接デジタルシンセサイザ１の出力には、
フィルタ１５で除去できないキャリア近傍の不要波が含
まれる。このような信号を基準信号とし位相同期ループ
８を構成すると、周波数シンセサイザの出力信号にもス
プリアスが出力される。ここで直接デジタルシンセサイ
ザ１の出力での搬送波と不要波の電力比をＳｊ（ｊ＝
１，２，・・・）とすると、周波数シンセサイザの出力
での搬送波と不要波の電力比Ｓｏｉ（ｊ＝１，２，・・
・）は次式で与えられる。
フィルタ１５で除去できないキャリア近傍の不要波が含
まれる。このような信号を基準信号とし位相同期ループ
８を構成すると、周波数シンセサイザの出力信号にもス
プリアスが出力される。ここで直接デジタルシンセサイ
ザ１の出力での搬送波と不要波の電力比をＳｊ（ｊ＝
１，２，・・・）とすると、周波数シンセサイザの出力
での搬送波と不要波の電力比Ｓｏｉ（ｊ＝１，２，・・
・）は次式で与えられる。
【００１４】 Ｓｏｊ＝Ｎ2 ・｜Ｈ（ｆ）｜2 ・Ｓｊ （４）
【００１５】 Ｈ（ｆ）＝Ｇ（ｆ）／｛１＋Ｇ（ｆ）｝ （５）
【００１６】 Ｇ（ｆ）＝Ｋｄ・Ｋｖ・Ｆ（ｆ）／（ｊ２πｆ） （６）
【００１７】ここでｆは不要波Ｓｊのキャリアからの離
調周波数、Ｋｄは位相比較器３の感度、Ｋｖは電圧制御
発振器５の感度、Ｆ（ｆ）はループフィルタ４の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器７の分周数Ｎの低減、ループ
フィルタ４の利得Ｆ（ｆ）の低減が考えられる。ここで
分周数Ｎは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、Ｆ
（ｆ）の低減を行う必要がある。しかし、このＨ（ｆ）
の遮断特性が図１８に示すように、高々１オクターブ
（ｏｃｔ）あたり６ｄＢであるため、キャリア近傍の不
要波レベルを十分低減するためには、Ｆ（ｆ）を大幅に
低減する必要がある。この場合、上述のような演算増幅
器１６の遮断周波数ｆｃを持ち出すまでもなく、十分誤
差電圧ε（ｔ）を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
調周波数、Ｋｄは位相比較器３の感度、Ｋｖは電圧制御
発振器５の感度、Ｆ（ｆ）はループフィルタ４の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器７の分周数Ｎの低減、ループ
フィルタ４の利得Ｆ（ｆ）の低減が考えられる。ここで
分周数Ｎは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、Ｆ
（ｆ）の低減を行う必要がある。しかし、このＨ（ｆ）
の遮断特性が図１８に示すように、高々１オクターブ
（ｏｃｔ）あたり６ｄＢであるため、キャリア近傍の不
要波レベルを十分低減するためには、Ｆ（ｆ）を大幅に
低減する必要がある。この場合、上述のような演算増幅
器１６の遮断周波数ｆｃを持ち出すまでもなく、十分誤
差電圧ε（ｔ）を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
【００１８】この発明は上記のような問題点を解決する
ためなされたもので、高速に周波数切り換えを行うこと
のできる周波数シンセサイザの制御方式を得ることを目
的とする。
ためなされたもので、高速に周波数切り換えを行うこと
のできる周波数シンセサイザの制御方式を得ることを目
的とする。
【００１９】
【課題を解決するための手段】この発明の請求項１に係
る周波数シンセサイザは、図１で示す周波数シンセサイ
ザにおいて、直接デジタルシンセサイザ１に加える周波
数設定データの整数データを整数ａ（ｋｐ）から整数ｂ
（ｋｑ）に変更するとき、その整数ａと整数ｂとの間に
存在する全ての整数、あるいは適当に選択した整数を順
次位相アキュームレータへ出力する手段（データ設定回
路１９）を設けることにより、上記直接デジタルシンセ
サイザの出力周波数を段階的に掃引するものである。
る周波数シンセサイザは、図１で示す周波数シンセサイ
ザにおいて、直接デジタルシンセサイザ１に加える周波
数設定データの整数データを整数ａ（ｋｐ）から整数ｂ
（ｋｑ）に変更するとき、その整数ａと整数ｂとの間に
存在する全ての整数、あるいは適当に選択した整数を順
次位相アキュームレータへ出力する手段（データ設定回
路１９）を設けることにより、上記直接デジタルシンセ
サイザの出力周波数を段階的に掃引するものである。
【００２０】
【００２１】
【作用】この発明の請求項１による周波数シンセサイザ
は、周波数切り換え時に直接デジタルシンセサイザ１の
出力周波数をステップ状に変化させるのではなく、段階
的に掃引することにより、常にループフィルタ４の遮断
周波数以下の領域で位相同期ループを動作させるもので
ある。そのため、プルイン過程がなくなり、常にロック
イン過程の範囲で動作させることができるため、周波数
切り換えが高速に行える。
は、周波数切り換え時に直接デジタルシンセサイザ１の
出力周波数をステップ状に変化させるのではなく、段階
的に掃引することにより、常にループフィルタ４の遮断
周波数以下の領域で位相同期ループを動作させるもので
ある。そのため、プルイン過程がなくなり、常にロック
イン過程の範囲で動作させることができるため、周波数
切り換えが高速に行える。
【００２２】
【００２３】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例による周波数シンセ
サイザのブロック図である。図１において、１９は位相
アキュームレータとしてのデータ設定回路、２０はデー
タ設定回路１９の入力端子であり、図９に示した従来例
と同一ないしは相当部分には同一符号を付している。デ
ータ設定回路１９は、周波数設定データの整数ａ（デー
タｋｐ）から整数ｂ（データｋｑ）に変更して周波数設
定シンセサイザの出力周波数を切り換える時に、整数デ
ータの整数ａから整数ｂの間に存在する全ての整数、あ
るいは整数ａから整数ｂの間から適当に選択された整数
を、上記周波数データ（ｋ（ｐ＋１），ｋ（ｐ＋２）・
・・）を順次直接デジタルシンセサイザ１に与える。
する。図１は、この発明の一実施例による周波数シンセ
サイザのブロック図である。図１において、１９は位相
アキュームレータとしてのデータ設定回路、２０はデー
タ設定回路１９の入力端子であり、図９に示した従来例
と同一ないしは相当部分には同一符号を付している。デ
ータ設定回路１９は、周波数設定データの整数ａ（デー
タｋｐ）から整数ｂ（データｋｑ）に変更して周波数設
定シンセサイザの出力周波数を切り換える時に、整数デ
ータの整数ａから整数ｂの間に存在する全ての整数、あ
るいは整数ａから整数ｂの間から適当に選択された整数
を、上記周波数データ（ｋ（ｐ＋１），ｋ（ｐ＋２）・
・・）を順次直接デジタルシンセサイザ１に与える。
【００２４】次にこの実施例の動作を説明する。この実
施例による周波数シンセサイザは、外部からの周波数設
定データをデータ設定回路１９を介して、直接デジタル
シンセサイザ１の周波数設定データ入力端子１２に加え
る構成である。図２に周波数シンセサイザの出力周波数
をｆｏｐからｆｏｑに切り換える場合のデータ設定回路
１９の動作を説明する。 状態 位相同期ループ８は定常状態にあり、周波数シ
ンセサイザの出力周波数はｆｏｐ（Ｎ・ｆｒｐ）であ
る。このとき、データ設定回路１９と直接デジタルシン
セサイザ１への入力データはｋｐである。 状態 外部から周波数切り換え命令を加え、データ設
定回路１９への入力データをＫｐからＫｑに変更する。 状態 データ設定回路１９から直接デジタルシンセ
サイザ１へ、データｋｐからデータｋｑの間の整数（ｋ
（ｐ＋１）、ｋ（ｐ＋２）・・・）を、一定時間の間隔
で順々に送出する。このとき直接デジタルシンセサイザ
１の出力周波数は従来の構成のようにｆｒｐからｆｒｑ
へステップ状に変化させるのではなく、ｆｒｐ、ｆｒ
（ｐ＋１）、ｆｒ（ｐ＋２）・・・のように、Δｆｒ’
の幅で順々に掃引される。また、このとき位相同期ルー
プ８は過渡状態にある。 状態 データ設定回路１９から直接デジタルシンセサ
イザ１へｋｑを送出し、直接デジタルシンセサイザ１の
出力周波数はｆｒｑとなり、掃引を完了する。まだ、こ
のとき位相同期ループ８は過渡状態にある。 状態 位相同期ループ８が収束し、定常状態となる。
周波数シンセサイザの出力周波数はｆｏｑ（Ｎ・ｆｒ
ｑ）となる。ここで、直接デジタルシンセサイザ１の掃
引幅Δｆｒ’を、ループフィルタ４の遮断周波数ｆｃ以
下となるよう設定してやれば、図３に示すように、高速
なロックイン過程の範囲内で周波数を切り換えることが
できる。図３において、実線はこの発明による周波数シ
ンセサイザの方式、破線は従来の構成による周波数シン
セサイザによる方式を示している。また、上図は周波数
シンセサイザの出力周波数をＮ・ｆｒｐからＮ・ｆｒｑ
に、下図は直接デジタルシンセサイザの出力周波数をｆ
ｒｐからｆｒｑに、時間Ｔｏで切り換え命令を出した場
合である。このように、データ設定回路１９により直接
デジタルシンセサイザ１を掃引することにより、周波数
シンセサイザの周波数切り換えが高速化できる。
施例による周波数シンセサイザは、外部からの周波数設
定データをデータ設定回路１９を介して、直接デジタル
シンセサイザ１の周波数設定データ入力端子１２に加え
る構成である。図２に周波数シンセサイザの出力周波数
をｆｏｐからｆｏｑに切り換える場合のデータ設定回路
１９の動作を説明する。 状態 位相同期ループ８は定常状態にあり、周波数シ
ンセサイザの出力周波数はｆｏｐ（Ｎ・ｆｒｐ）であ
る。このとき、データ設定回路１９と直接デジタルシン
セサイザ１への入力データはｋｐである。 状態 外部から周波数切り換え命令を加え、データ設
定回路１９への入力データをＫｐからＫｑに変更する。 状態 データ設定回路１９から直接デジタルシンセ
サイザ１へ、データｋｐからデータｋｑの間の整数（ｋ
（ｐ＋１）、ｋ（ｐ＋２）・・・）を、一定時間の間隔
で順々に送出する。このとき直接デジタルシンセサイザ
１の出力周波数は従来の構成のようにｆｒｐからｆｒｑ
へステップ状に変化させるのではなく、ｆｒｐ、ｆｒ
（ｐ＋１）、ｆｒ（ｐ＋２）・・・のように、Δｆｒ’
の幅で順々に掃引される。また、このとき位相同期ルー
プ８は過渡状態にある。 状態 データ設定回路１９から直接デジタルシンセサ
イザ１へｋｑを送出し、直接デジタルシンセサイザ１の
出力周波数はｆｒｑとなり、掃引を完了する。まだ、こ
のとき位相同期ループ８は過渡状態にある。 状態 位相同期ループ８が収束し、定常状態となる。
周波数シンセサイザの出力周波数はｆｏｑ（Ｎ・ｆｒ
ｑ）となる。ここで、直接デジタルシンセサイザ１の掃
引幅Δｆｒ’を、ループフィルタ４の遮断周波数ｆｃ以
下となるよう設定してやれば、図３に示すように、高速
なロックイン過程の範囲内で周波数を切り換えることが
できる。図３において、実線はこの発明による周波数シ
ンセサイザの方式、破線は従来の構成による周波数シン
セサイザによる方式を示している。また、上図は周波数
シンセサイザの出力周波数をＮ・ｆｒｐからＮ・ｆｒｑ
に、下図は直接デジタルシンセサイザの出力周波数をｆ
ｒｐからｆｒｑに、時間Ｔｏで切り換え命令を出した場
合である。このように、データ設定回路１９により直接
デジタルシンセサイザ１を掃引することにより、周波数
シンセサイザの周波数切り換えが高速化できる。
【００２５】なお、以上の説明では、データ設定回路１
９の出力をデータｋｐからデータｋｑの間を直線的に掃
引するように説明したが、図４に示すように、ある一定
間隔で階段状にデータを出力しても、同様に周波数シン
セサイザの周波数切り換えが高速化できる。
９の出力をデータｋｐからデータｋｑの間を直線的に掃
引するように説明したが、図４に示すように、ある一定
間隔で階段状にデータを出力しても、同様に周波数シン
セサイザの周波数切り換えが高速化できる。
【００２６】また、以上の説明では、データ設定回路１
９の出力をデータｋｐからデータｋｑの間を直線的に掃
引するように説明したが、図５に示すような不等間隔で
データを出力しても、同様に周波数シンセサイザの切り
換えが高速化できる。
９の出力をデータｋｐからデータｋｑの間を直線的に掃
引するように説明したが、図５に示すような不等間隔で
データを出力しても、同様に周波数シンセサイザの切り
換えが高速化できる。
【００２７】次に、図６はこの発明の参考例を示す周波
数シンセサイザのブロック図である。図６において、２
１は高次のパッシブ形のループフィルタ（遮断周波数ｆ
ｘ）、２２ａ，２２ｂはスイッチ、２３はロック検出回
路であり、図９に示した従来例と同一ないしは相当部分
には同一符号を付しており、以下の説明を省略する。ル
ープフィルタ２１は、パッシブ形フィルタと演算増幅器
とを用いた高次のアクティブ形フィルタから構成されて
いる。ロック検出回路２３はスイッチ２２ａ，２２ｂを
制御してスイッチを切り換える。すなわち、位相同期ル
ープ８の過渡状態にはパッシブ形フィルタ（ループフィ
ルタ２１）を低次に設定し、位相同期ループ８の定常状
態には、パッシブフィルタを高次に設定する。
数シンセサイザのブロック図である。図６において、２
１は高次のパッシブ形のループフィルタ（遮断周波数ｆ
ｘ）、２２ａ，２２ｂはスイッチ、２３はロック検出回
路であり、図９に示した従来例と同一ないしは相当部分
には同一符号を付しており、以下の説明を省略する。ル
ープフィルタ２１は、パッシブ形フィルタと演算増幅器
とを用いた高次のアクティブ形フィルタから構成されて
いる。ロック検出回路２３はスイッチ２２ａ，２２ｂを
制御してスイッチを切り換える。すなわち、位相同期ル
ープ８の過渡状態にはパッシブ形フィルタ（ループフィ
ルタ２１）を低次に設定し、位相同期ループ８の定常状
態には、パッシブフィルタを高次に設定する。
【００２８】次にこの参考例の動作を説明する。この参
考例による周波数シンセサイザは、周波数の切り換え時
すなわち位相同期ループ８が過渡状態のときには、アク
ティブ形のループフィルタ４の出力を電圧制御発振器５
に制御電圧として加える。このとき、周波数シンセサイ
ザの出力周波数を高速に切り換えるために、ループフィ
ルタ４の利得を広帯域に高めておく。そして、位相同期
ループ８が定常状態となり、周波数シンセサイザの出力
周波数が切り換わった時に、ロック検出回路２３よりス
イッチ２２ａ，２２ｂにスイッチ切り換え命令を送出す
る。このスイッチ２２ａ，２２ｂの切り換えにより、ア
クティブ形のループフィルタ４の出力は、高次のパッシ
ブ形のループフィルタ２１を介し、電圧制御発振器５に
制御電圧として加える。この高次のパッシブ形のループ
フィルタ２１は遮断周波数ｆｘをキャリア近傍に設定
し、十分直接デジタルシンセサイザ１に起因する不要波
を低減する。この発明による位相同期ループ８のＨ
（ｆ）の遮断特性は、図７に示すようにパッシブ形のル
ープフィルタ２１の１次数あたり６ｄＢ／ｏｃｔだけ急
峻となる。
考例による周波数シンセサイザは、周波数の切り換え時
すなわち位相同期ループ８が過渡状態のときには、アク
ティブ形のループフィルタ４の出力を電圧制御発振器５
に制御電圧として加える。このとき、周波数シンセサイ
ザの出力周波数を高速に切り換えるために、ループフィ
ルタ４の利得を広帯域に高めておく。そして、位相同期
ループ８が定常状態となり、周波数シンセサイザの出力
周波数が切り換わった時に、ロック検出回路２３よりス
イッチ２２ａ，２２ｂにスイッチ切り換え命令を送出す
る。このスイッチ２２ａ，２２ｂの切り換えにより、ア
クティブ形のループフィルタ４の出力は、高次のパッシ
ブ形のループフィルタ２１を介し、電圧制御発振器５に
制御電圧として加える。この高次のパッシブ形のループ
フィルタ２１は遮断周波数ｆｘをキャリア近傍に設定
し、十分直接デジタルシンセサイザ１に起因する不要波
を低減する。この発明による位相同期ループ８のＨ
（ｆ）の遮断特性は、図７に示すようにパッシブ形のル
ープフィルタ２１の１次数あたり６ｄＢ／ｏｃｔだけ急
峻となる。
【００２９】次に、図８に具体的なパッシブ形のループ
フィルタ２１の接続図を示す。図８において、２４ａ〜
２４ｃは抵抗、２５ａ〜２５ｃはキャパシタ、２６ａ，
２６ｂはアナログスイッチ、２７ａ〜２７ｄはアナログ
スイッチの入出力端子、２８はインバータ、２９ａ〜２
９ｃは抵抗２４ａ〜２４ｃのそれぞれとキャパシタ２５
ａ〜２５ｃのそれぞれとからなる低域通過フィルタ（Ｌ
ＰＦ）、３０ａ，３０ｂは端子である。図８の動作を説
明すると、まず、周波数切り換え時には、図６で示すロ
ック検出回路２３からの制御信号に応じ、アナログスイ
ッチ２６ａをＯＮ、アナログスイッチ２６ｂをＯＦＦと
する。このとき、パッシブ形のループフィルタ２１の入
力端子３０ａと出力端子３０ｂとは直結され、またＬＰ
Ｆ２９ａ〜２９ｃは動作しない。次に、周波数切り換え
後の定常状態では、ロック検出回路２３からの制御信号
に応じ、アナログスイッチ２６ａをＯＦＦ、アナログス
イッチ２６ｂをＯＮとする。このとき、パッシブ形のル
ープフィルタ２１の入力端子３０ａと出力端子３０ｂの
間には多段のＬＰＦ２９ａ〜２９ｃが挿入され、不要波
を減衰する。
フィルタ２１の接続図を示す。図８において、２４ａ〜
２４ｃは抵抗、２５ａ〜２５ｃはキャパシタ、２６ａ，
２６ｂはアナログスイッチ、２７ａ〜２７ｄはアナログ
スイッチの入出力端子、２８はインバータ、２９ａ〜２
９ｃは抵抗２４ａ〜２４ｃのそれぞれとキャパシタ２５
ａ〜２５ｃのそれぞれとからなる低域通過フィルタ（Ｌ
ＰＦ）、３０ａ，３０ｂは端子である。図８の動作を説
明すると、まず、周波数切り換え時には、図６で示すロ
ック検出回路２３からの制御信号に応じ、アナログスイ
ッチ２６ａをＯＮ、アナログスイッチ２６ｂをＯＦＦと
する。このとき、パッシブ形のループフィルタ２１の入
力端子３０ａと出力端子３０ｂとは直結され、またＬＰ
Ｆ２９ａ〜２９ｃは動作しない。次に、周波数切り換え
後の定常状態では、ロック検出回路２３からの制御信号
に応じ、アナログスイッチ２６ａをＯＦＦ、アナログス
イッチ２６ｂをＯＮとする。このとき、パッシブ形のル
ープフィルタ２１の入力端子３０ａと出力端子３０ｂの
間には多段のＬＰＦ２９ａ〜２９ｃが挿入され、不要波
を減衰する。
【００３０】以上の説明では、実施例と参考例を別々に
説明したが、これらを１つの周波数シンセサイザに適用
してもよく、より一層、周波数シンセサイザの周波数切
り換えを高速化できる。
説明したが、これらを１つの周波数シンセサイザに適用
してもよく、より一層、周波数シンセサイザの周波数切
り換えを高速化できる。
【００３１】以上の説明では、位相同期ループをアナロ
グ位相同期ループを例にとり説明したが、位相比較器や
ループフィルタを演算回路で形成するデジタル位相同期
ループであってもよい。
グ位相同期ループを例にとり説明したが、位相比較器や
ループフィルタを演算回路で形成するデジタル位相同期
ループであってもよい。
【００３２】
【発明の効果】以上のように、本願の請求項１に係る発
明によれば、周波数切り換え時に直接デジタルシンセサ
イザの出力周波数をステップ状に変化させるのではな
く、段階的に掃引することにより、常にループフィルタ
の遮断周波数以下の領域で位相同期ループを動作させる
構成とした。そのため、プルイン過程がなくなり、常に
ロックイン過程の範囲で動作させることができるため、
周波数切り換えが高速に行える効果がある。
明によれば、周波数切り換え時に直接デジタルシンセサ
イザの出力周波数をステップ状に変化させるのではな
く、段階的に掃引することにより、常にループフィルタ
の遮断周波数以下の領域で位相同期ループを動作させる
構成とした。そのため、プルイン過程がなくなり、常に
ロックイン過程の範囲で動作させることができるため、
周波数切り換えが高速に行える効果がある。
【００３３】
【図１】この発明の一実施例による周波数シンセサイザ
のブロック図である。
のブロック図である。
【図２】図１の周波数シンセサイザの動作の説明図であ
る。
る。
【図３】図１の周波数シンセサイザの動作の説明図であ
る。
る。
【図４】図１の周波数シンセサイザの動作の説明図であ
る。
る。
【図５】この発明の参考例による周波数シンセサイザの
動作の説明図である。
動作の説明図である。
【図６】図５の周波数シンセサイザのブロック図であ
る。
る。
【図７】図５の周波数シンセサイザのＨ（ｆ）を示す図
である。
である。
【図８】図５の周波数シンセサイザのパッシブ形のルー
プフィルタの接続図である。
プフィルタの接続図である。
【図９】従来の構成による周波数シンセサイザのブロッ
ク図である。
ク図である。
【図１０】図９における直接デジタルシンセサイザのブ
ロック図である。
ロック図である。
【図１１】図９におけるアクティブ形ループフィルタの
接続図である。
接続図である。
【図１２】図１１のアクティブ形ループフィルタの特性
の説明図である。
の説明図である。
【図１３】直接デジタルシンセサイザの波形を示す図で
ある。
ある。
【図１４】直接デジタルシンセサイザの出力スペクトル
を示す図である。
を示す図である。
【図１５】演算増幅器の特性を考慮したアクティブ形ル
ープフィルタの特性の説明図である。
ープフィルタの特性の説明図である。
【図１６】従来の構成による周波数シンセサイザの周波
数切り換えの説明図である。
数切り換えの説明図である。
【図１７】従来の構成による周波数シンセサイザの周波
数切り換えの説明図である。
数切り換えの説明図である。
【図１８】従来の構成による周波数シンセサイザのＨ
（ｆ）の説明図である。
（ｆ）の説明図である。
１ 直接デジタルシンセサイザ（ＤＤＳ） ２，９ 出力端子 ３ 位相比較器 ４ ループフィルタ ５ 電圧制御発振器 ６ カプラ ７ 分周器 ８ 位相同期ループ（ＰＬＬ） １０ 基準クロック １１ 位相アキュームレータ １２ 周波数設定データの入力端子 １３ メモリ １４ デジタル／アナログ変換器 １５ フィルタ １６ 演算増幅器 １７ 抵抗 １８ キャパシタ １９ データ設定回路 ２０ 入力端子 ２１ ループフィルタ ２２ スイッチ ２３ ロック検出回路 ２４ 抵抗 ２５ キャパシタ ２６ アナログスイッチ ２７ アナログスイッチの入出力端子 ２８ インバータ ２９ 低域通過フィルタ ３０ 端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/23
Claims (1)
- 【請求項１】 電圧制御発振器、分周手段、位相比較器
およびループフィルタにより位相同期ループを構成し、
周波数設定データと基準クロックとに従いデジタル演算
により周波数合成を行う直接デジタルシンセサイザを、
上記位相同期ループの基準信号源として用いる周波数シ
ンセサイザの制御方式において、上記周波数設定データ
における整数データを整数ａから整数ｂに変更して上記
周波数シンセサイザの出力周波数を切り換える場合に、
上記整数データの整数ａから整数ｂの間に存在する全て
の整数、あるいは整数ａから整数ｂの間から適当に選択
された整数を、上記周波数設定データとして順次上記直
接デジタルシンセサイザに与えることにより、上記直接
デジタルシンセサイザの出力周波数を順次掃引すること
を特徴とする周波数シンセサイザの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040080A JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040080A JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211440A JPH05211440A (ja) | 1993-08-20 |
| JP2885560B2 true JP2885560B2 (ja) | 1999-04-26 |
Family
ID=12570932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040080A Expired - Fee Related JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885560B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI107479B (fi) | 1997-08-06 | 2001-08-15 | Nokia Networks Oy | Askelohjattu taajuussyntetisaattori |
| KR100918977B1 (ko) * | 2007-08-09 | 2009-09-25 | 엘아이지넥스원 주식회사 | 스위프 장치 |
| US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
| JP5056886B2 (ja) * | 2010-03-29 | 2012-10-24 | カシオ電子工業株式会社 | クロック信号生成装置及び電子装置 |
| CN103780255B (zh) * | 2013-12-30 | 2017-02-01 | 中国科学院西安光学精密机械研究所 | 基于pll和dds的同步扫描电路系统 |
-
1992
- 1992-01-30 JP JP4040080A patent/JP2885560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211440A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |