JPH05211440A - 周波数シンセサイザの制御方式 - Google Patents
周波数シンセサイザの制御方式Info
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- JPH05211440A JPH05211440A JP4040080A JP4008092A JPH05211440A JP H05211440 A JPH05211440 A JP H05211440A JP 4040080 A JP4040080 A JP 4040080A JP 4008092 A JP4008092 A JP 4008092A JP H05211440 A JPH05211440 A JP H05211440A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- synthesizer
- data
- phase
- locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周波数シンセサイザの周波数切り換えを高速
化する。 【構成】 直接デジタルシンセサイザ1の出力周波数を
段階的に掃引することにより、常にループフィルタ4の
遮断周波数以下の領域で位相同期ループ8を動作させる
構成とした。
化する。 【構成】 直接デジタルシンセサイザ1の出力周波数を
段階的に掃引することにより、常にループフィルタ4の
遮断周波数以下の領域で位相同期ループ8を動作させる
構成とした。
Description
【0001】
【産業上の利用分野】この発明は、広帯域な周波数をも
つ周波数シンセサイザに関し、特に周波数切り替えの高
速化が可能な周波数シンセサイザの制御方式に関するも
のである。
つ周波数シンセサイザに関し、特に周波数切り替えの高
速化が可能な周波数シンセサイザの制御方式に関するも
のである。
【0002】
【従来の技術】図9は、例えば特開昭63−29652
2号公報、米国特許4965533あるいは1981年
発行のIEEE 35th Annual Frequ
ency Control Symposium Di
gestの406ページから414ページに示された従
来の周波数シンセサイザの構成例である。図9におい
て、1は直接デジタルシンセサイザ(DDS)、2は直
接デジタルシンセサイザ1の出力端子、3は位相比較
器、4はループフィルタ、5は電圧制御発振器、6はカ
プラ、7は分周器、8は位相比較器3とループフィルタ
4と電圧制御発振器5とカプラ6と分周器7とから構成
される位相同期ループ(PLL)、9は位相同期ループ
8の出力端子である。図10に直接デジタルシンセサイ
ザ1の構成例を示す。図10において、10は基準クロ
ック、11は位相アキュームレータ、12は周波数設定
データの入力端子、13はメモリ、14はデジタル/ア
ナログ変換器、15はフィルタである。
2号公報、米国特許4965533あるいは1981年
発行のIEEE 35th Annual Frequ
ency Control Symposium Di
gestの406ページから414ページに示された従
来の周波数シンセサイザの構成例である。図9におい
て、1は直接デジタルシンセサイザ(DDS)、2は直
接デジタルシンセサイザ1の出力端子、3は位相比較
器、4はループフィルタ、5は電圧制御発振器、6はカ
プラ、7は分周器、8は位相比較器3とループフィルタ
4と電圧制御発振器5とカプラ6と分周器7とから構成
される位相同期ループ(PLL)、9は位相同期ループ
8の出力端子である。図10に直接デジタルシンセサイ
ザ1の構成例を示す。図10において、10は基準クロ
ック、11は位相アキュームレータ、12は周波数設定
データの入力端子、13はメモリ、14はデジタル/ア
ナログ変換器、15はフィルタである。
【0003】次に動作について説明する。図9の周波数
シンセサイザ8においては、電圧制御発振器5の出力信
号(周波数foi,i=1,2,3,・・・,n)の一
部をカプラ6で取り出し、その出力信号を分周数Nの分
周器7で分周し、その出力信号の周波数をfoi/Nと
する。ここで、iは周波数シンセサイザのチャネル番号
に対応する。そして位相比較器3で分周器の出力信号
(周波数foi/N)と、直接デジタルシンセサイザ1
の出力信号(周波数fri,i=1,2,3,・・・,
n)とを位相比較する。そして、この位相比較器3との
出力信号をループフィルタ4を介して電圧制御発振器5
に周波数制御信号として加えると、foi/Nとfri
とが一致するように位相同期ループが動作する。このよ
うな構成の周波数シンセサイザの出力周波数foiは次
式で与えられる。
シンセサイザ8においては、電圧制御発振器5の出力信
号(周波数foi,i=1,2,3,・・・,n)の一
部をカプラ6で取り出し、その出力信号を分周数Nの分
周器7で分周し、その出力信号の周波数をfoi/Nと
する。ここで、iは周波数シンセサイザのチャネル番号
に対応する。そして位相比較器3で分周器の出力信号
(周波数foi/N)と、直接デジタルシンセサイザ1
の出力信号(周波数fri,i=1,2,3,・・・,
n)とを位相比較する。そして、この位相比較器3との
出力信号をループフィルタ4を介して電圧制御発振器5
に周波数制御信号として加えると、foi/Nとfri
とが一致するように位相同期ループが動作する。このよ
うな構成の周波数シンセサイザの出力周波数foiは次
式で与えられる。
【0004】 foi=M・fri (1)
【0005】一般に、このような位相同期ループ8を利
用した周波数シンセサイザのループフィルタ4として
は、John Wilry &Sons 発行 F.
M.Garder著『Phaselock Techn
iques』10ページに記載されているようなアクテ
ィブ形が用いられる。このアクティブ形のループフィル
タ4を図11に示す。図11において、16は演算増幅
器(利得は−G)、17a,17bは抵抗(17aは抵
抗値Rin,17bは抵抗値Rf)、18はキャパシタ
(容量はCf)である。このループフィルタ4の周波数
に対する利得の変化を図12に示す。抵抗17bとキャ
パシタ18の抵抗値Rfと容量Cfで決まる周波数fa
によって、その周波数faの上では、一定の利得となっ
ている。したがって、ループフィルタ4はその周波数f
aにより、位相同期ループ8の過渡応答特性や定常状態
での雑音特性を制御している。
用した周波数シンセサイザのループフィルタ4として
は、John Wilry &Sons 発行 F.
M.Garder著『Phaselock Techn
iques』10ページに記載されているようなアクテ
ィブ形が用いられる。このアクティブ形のループフィル
タ4を図11に示す。図11において、16は演算増幅
器(利得は−G)、17a,17bは抵抗(17aは抵
抗値Rin,17bは抵抗値Rf)、18はキャパシタ
(容量はCf)である。このループフィルタ4の周波数
に対する利得の変化を図12に示す。抵抗17bとキャ
パシタ18の抵抗値Rfと容量Cfで決まる周波数fa
によって、その周波数faの上では、一定の利得となっ
ている。したがって、ループフィルタ4はその周波数f
aにより、位相同期ループ8の過渡応答特性や定常状態
での雑音特性を制御している。
【0006】次に、直接デジタルシンセサイザ1の動作
を説明する。まず、位相アキュームレータ11は、クロ
ック信号(周波数fck)の1周期ごとに、主要な周波
数の波の位相データを、周波数設定データki(i=
1,2,3,・・・,n)に従い発生させる。この位相
アキュームレータ11からの位相データに従い、メモリ
13から格納された波形の振幅データ(デジタル量)が
出力され、デジタル/アナログ変換器14でアナログ量
の電圧値に変換される。この直接デジタルシンセサイザ
1の出力波には、正弦波と比べると図13に示すような
量子化による波の歪み(量子化による誤差)が存在する
ため、図14に示すように、スプリアスレベル(dB
C)のキャリアの他に多数の不要波を含む。そのため、
図10のフィルタ15を設け、デジタル/アナログ変換
器14から出力される不要波を濾波する。
を説明する。まず、位相アキュームレータ11は、クロ
ック信号(周波数fck)の1周期ごとに、主要な周波
数の波の位相データを、周波数設定データki(i=
1,2,3,・・・,n)に従い発生させる。この位相
アキュームレータ11からの位相データに従い、メモリ
13から格納された波形の振幅データ(デジタル量)が
出力され、デジタル/アナログ変換器14でアナログ量
の電圧値に変換される。この直接デジタルシンセサイザ
1の出力波には、正弦波と比べると図13に示すような
量子化による波の歪み(量子化による誤差)が存在する
ため、図14に示すように、スプリアスレベル(dB
C)のキャリアの他に多数の不要波を含む。そのため、
図10のフィルタ15を設け、デジタル/アナログ変換
器14から出力される不要波を濾波する。
【0007】この直接デジタルシンセサイザ1の出力周
波数friは次式で与えられる。
波数friは次式で与えられる。
【0008】 fri=ki・fck/2b (2)
【0009】ここでb(ビット)は、位相アキュームレ
ータ11のワード長(Lbits)である。この(2)
式を(1)式に代入すると、周波数シンセサイザの出力
周波数foiは次式で与えられる。
ータ11のワード長(Lbits)である。この(2)
式を(1)式に代入すると、周波数シンセサイザの出力
周波数foiは次式で与えられる。
【0010】 foi=N・ki・fck/2b (3)
【0011】周波数シンセサイザ全体ではこの直接デジ
タルシンセサイザ1に加える周波数設定データkiをk
1からknに変更することにより、全体でnチャネルの
周波数を発生させることができる。
タルシンセサイザ1に加える周波数設定データkiをk
1からknに変更することにより、全体でnチャネルの
周波数を発生させることができる。
【0012】
【発明が解決しようとする課題】従来の周波数シンセサ
イザでは、上記のように、出力周波数を高速に切り換え
るためには、ループフィルタ4の利得を広帯域に高める
必要がある。しかし、このループフィルタ4に用いる演
算増幅器16(図11)には、一般にGB積で定義され
る遮断周波数fcが存在する。図15にこのループフィ
ルタ4の利得を示す。つぎに、このループフィルタ4
(遮断周波数fcをもつ)を用いたときの周波数切り換
え時間の説明図を図16に示す。直接デジタルシンセサ
イザ1の出力周波数をΔfrの幅で切り換えたとき、位
相比較器3の両端にはΔfrの周波数差が存在する。そ
のため位相比較器3から周波数差Δfrの誤差電圧ε
(t)が出力される。この周波数差Δfrがループフィ
ルタ4の遮断周波数fc以下であれば、誤差電圧ε
(t)は十分増幅され、制御電圧Vc(t)として電圧
制御発振器5に加わり、素早く周波数切り換えを終了す
る。しかし、この周波数差Δfrが大きく、ループフィ
ルタ4の遮断周波数fc以上であれば、誤差電圧ε
(t)は減衰し、低レベルの制御電圧Vc(t)しか電
圧制御発振器5に加わらないため、周波数切り換えは低
速である。図17に、この低速な周波数切り換えの場合
の、周波数シンセサイザと直接デジタルシンセサイザ1
における出力周波数を示す。例えば、直接デジタルシン
セサイザ1への周波数設定データをkpからkq(pお
よびqは1からnの間の任意の整数)にステップ状に変
更した場合、その出力周波数はfrpからfrqへとス
テップ状に変化する。このとき、周波数シンセサイザの
出力周波数はゆっくりと変化しはじめ(プルイン過
程)、演算増幅器16の遮断周波数fc以下まで、周波
数差が減衰したところで一気に収束する(ロックイン過
程)。このように、周波数切り換えが広帯域な(周波数
差Δfrが大きい)場合、従来の構成による周波数シン
セサイザでは、全体ではプルイン過程が支配的となり、
周波数切り換えが低速となる問題があった。
イザでは、上記のように、出力周波数を高速に切り換え
るためには、ループフィルタ4の利得を広帯域に高める
必要がある。しかし、このループフィルタ4に用いる演
算増幅器16(図11)には、一般にGB積で定義され
る遮断周波数fcが存在する。図15にこのループフィ
ルタ4の利得を示す。つぎに、このループフィルタ4
(遮断周波数fcをもつ)を用いたときの周波数切り換
え時間の説明図を図16に示す。直接デジタルシンセサ
イザ1の出力周波数をΔfrの幅で切り換えたとき、位
相比較器3の両端にはΔfrの周波数差が存在する。そ
のため位相比較器3から周波数差Δfrの誤差電圧ε
(t)が出力される。この周波数差Δfrがループフィ
ルタ4の遮断周波数fc以下であれば、誤差電圧ε
(t)は十分増幅され、制御電圧Vc(t)として電圧
制御発振器5に加わり、素早く周波数切り換えを終了す
る。しかし、この周波数差Δfrが大きく、ループフィ
ルタ4の遮断周波数fc以上であれば、誤差電圧ε
(t)は減衰し、低レベルの制御電圧Vc(t)しか電
圧制御発振器5に加わらないため、周波数切り換えは低
速である。図17に、この低速な周波数切り換えの場合
の、周波数シンセサイザと直接デジタルシンセサイザ1
における出力周波数を示す。例えば、直接デジタルシン
セサイザ1への周波数設定データをkpからkq(pお
よびqは1からnの間の任意の整数)にステップ状に変
更した場合、その出力周波数はfrpからfrqへとス
テップ状に変化する。このとき、周波数シンセサイザの
出力周波数はゆっくりと変化しはじめ(プルイン過
程)、演算増幅器16の遮断周波数fc以下まで、周波
数差が減衰したところで一気に収束する(ロックイン過
程)。このように、周波数切り換えが広帯域な(周波数
差Δfrが大きい)場合、従来の構成による周波数シン
セサイザでは、全体ではプルイン過程が支配的となり、
周波数切り換えが低速となる問題があった。
【0013】直接デジタルシンセサイザ1の出力には、
フィルタ15で除去できないキャリア近傍の不要波が含
まれる。このような信号を基準信号とし位相同期ループ
8を構成すると、周波数シンセサイザの出力信号にもス
プリアスが出力される。ここで直接デジタルシンセサイ
ザ1の出力での搬送波と不要波の電力比をSj(j=
1,2,・・・)とすると、周波数シンセサイザの出力
での搬送波と不要波の電力比Soi(j=1,2,・・
・)は次式で与えられる。
フィルタ15で除去できないキャリア近傍の不要波が含
まれる。このような信号を基準信号とし位相同期ループ
8を構成すると、周波数シンセサイザの出力信号にもス
プリアスが出力される。ここで直接デジタルシンセサイ
ザ1の出力での搬送波と不要波の電力比をSj(j=
1,2,・・・)とすると、周波数シンセサイザの出力
での搬送波と不要波の電力比Soi(j=1,2,・・
・)は次式で与えられる。
【0014】 Soj=N2 ・|H(f)|2 ・Sj (4)
【0015】 H(f)=G(f)/{1+G(f)} (5)
【0016】 G(f)=Kp・Kv・F(f)/(j2πf) (6)
【0017】ここでfは不要波Sjのキャリアからの離
調周波数、Kpは位相比較器3の感度、Kvは電圧制御
発振器5の感度、F(f)はループフィルタ4の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器7の分周数Nの低減、ループ
フィルタ4の利得F(f)の低減が考えられる。ここで
分周数Nは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、F
(f)の低減を行う必要がある。しかし、このH(f)
の遮断特性が図18に示すように、高々1オクターブ
(oct)あたり6dBであるため、キャリア近傍の不
要波レベルを十分低減するためには、F(f)を大幅に
低減する必要がある。この場合、上述のような演算増幅
器16の遮断周波数fcを持ち出すまでもなく、十分誤
差電圧ε(t)を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
調周波数、Kpは位相比較器3の感度、Kvは電圧制御
発振器5の感度、F(f)はループフィルタ4の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器7の分周数Nの低減、ループ
フィルタ4の利得F(f)の低減が考えられる。ここで
分周数Nは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、F
(f)の低減を行う必要がある。しかし、このH(f)
の遮断特性が図18に示すように、高々1オクターブ
(oct)あたり6dBであるため、キャリア近傍の不
要波レベルを十分低減するためには、F(f)を大幅に
低減する必要がある。この場合、上述のような演算増幅
器16の遮断周波数fcを持ち出すまでもなく、十分誤
差電圧ε(t)を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
【0018】この発明は上記のような問題点を解決する
ためなされたもので、高速に周波数切り換えを行うこと
のできる周波数シンセサイザの制御方式を得ることを目
的とする。
ためなされたもので、高速に周波数切り換えを行うこと
のできる周波数シンセサイザの制御方式を得ることを目
的とする。
【0019】
【課題を解決するための手段】この第1の発明に係る周
波数シンセサイザは、図1で示す周波数シンセサイザに
おいて、直接デジタルシンセサイザ1に加える周波数設
定データの整数データを整数a(kp)から整数b(k
q)に変更するとき、その整数aと整数bとの間に存在
する全ての整数、あるいは適当に選択した整数を順次位
相アキュームレータへ出力する手段(データ設定回路1
9)を設けることにより、上記直接デジタルシンセサイ
ザの出力周波数を段階的に掃引するものである。
波数シンセサイザは、図1で示す周波数シンセサイザに
おいて、直接デジタルシンセサイザ1に加える周波数設
定データの整数データを整数a(kp)から整数b(k
q)に変更するとき、その整数aと整数bとの間に存在
する全ての整数、あるいは適当に選択した整数を順次位
相アキュームレータへ出力する手段(データ設定回路1
9)を設けることにより、上記直接デジタルシンセサイ
ザの出力周波数を段階的に掃引するものである。
【0020】この第2の発明に係る周波数シンセサイザ
は、図6の周波数シンセサイザにおいて、アクティブ形
のループフィルタ4にパッシブ形フィルタ(ループフィ
ルタ21)を接続し、過渡状態と定常状態とでパッシブ
形フィルタの次数を変更する手段(スイッチ22a,2
2b、ロック検出回路23)を設けたものである。
は、図6の周波数シンセサイザにおいて、アクティブ形
のループフィルタ4にパッシブ形フィルタ(ループフィ
ルタ21)を接続し、過渡状態と定常状態とでパッシブ
形フィルタの次数を変更する手段(スイッチ22a,2
2b、ロック検出回路23)を設けたものである。
【0021】
【作用】この第1の発明による周波数シンセサイザは、
周波数切り換え時に直接デジタルシンセサイザ1の出力
周波数をステップ状に変化させるのではなく、段階的に
掃引することにより、常にループフィルタ4の遮断周波
数以下の領域で位相同期ループを動作させるものであ
る。そのため、プルイン過程がなくなり、常にロックイ
ン過程の範囲で動作させることができるため、周波数切
り換えが高速に行える。
周波数切り換え時に直接デジタルシンセサイザ1の出力
周波数をステップ状に変化させるのではなく、段階的に
掃引することにより、常にループフィルタ4の遮断周波
数以下の領域で位相同期ループを動作させるものであ
る。そのため、プルイン過程がなくなり、常にロックイ
ン過程の範囲で動作させることができるため、周波数切
り換えが高速に行える。
【0022】この第2の発明による周波数シンセサイザ
は、ループフィルタをアクティブ形(ループフィルタ
4)とパッシブ形のループフィルタ(ループフィルタ2
1)のカスケード接続とする。そして位相同期ループの
過渡状態では、パッシブ形のフィルタの次数を低次と
し、位相比較器3から出力される誤差電圧を広帯域に十
分増幅し、周波数切り換えを高速に行う。また、定常状
態では上記パッシブ形のフィルタの次数を高次とし、直
接デジタルシンセサイザ1のキャリア近傍の不要波を位
相同期ループで減衰させ、周波数シンセサイザ全体での
不要波レベルを低減させる構成である。そのため、周波
数切り換えが高速で、なおかつ不要波レベルが低い。
は、ループフィルタをアクティブ形(ループフィルタ
4)とパッシブ形のループフィルタ(ループフィルタ2
1)のカスケード接続とする。そして位相同期ループの
過渡状態では、パッシブ形のフィルタの次数を低次と
し、位相比較器3から出力される誤差電圧を広帯域に十
分増幅し、周波数切り換えを高速に行う。また、定常状
態では上記パッシブ形のフィルタの次数を高次とし、直
接デジタルシンセサイザ1のキャリア近傍の不要波を位
相同期ループで減衰させ、周波数シンセサイザ全体での
不要波レベルを低減させる構成である。そのため、周波
数切り換えが高速で、なおかつ不要波レベルが低い。
【0023】
【実施例】以下、この発明の一実施例を図について説明
する。図1は、この第1の発明の一実施例(第1の実施
例)による周波数シンセサイザのブロック図である。図
1において、19は位相アキュームレータとしてのデー
タ設定回路、20はデータ設定回路19の入力端子であ
り、図9に示した従来例と同一ないしは相当部分には同
一符号を付している。データ設定回路19は、周波数設
定データの整数a(データkp)から整数b(データk
q)に変更して周波数設定シンセサイザの出力周波数を
切り換える時に、整数データの整数aから整数bの間に
存在する全ての整数、あるいは整数aから整数bの間か
ら適当に選択された整数を、上記周波数データ(k(p
+1),k(p+2)・・・)を順次直接デジタルシン
セサイザ1に与える。
する。図1は、この第1の発明の一実施例(第1の実施
例)による周波数シンセサイザのブロック図である。図
1において、19は位相アキュームレータとしてのデー
タ設定回路、20はデータ設定回路19の入力端子であ
り、図9に示した従来例と同一ないしは相当部分には同
一符号を付している。データ設定回路19は、周波数設
定データの整数a(データkp)から整数b(データk
q)に変更して周波数設定シンセサイザの出力周波数を
切り換える時に、整数データの整数aから整数bの間に
存在する全ての整数、あるいは整数aから整数bの間か
ら適当に選択された整数を、上記周波数データ(k(p
+1),k(p+2)・・・)を順次直接デジタルシン
セサイザ1に与える。
【0024】次にこの第1の実施例の動作を説明する。
この第1の実施例による周波数シンセサイザは、外部か
らの周波数設定データをデータ設定回路19を介して、
直接デジタルシンセサイザ1の周波数設定データ入力端
子12に加える構成である。図2に周波数シンセサイザ
の出力周波数をfopからfoqに切り換える場合のデ
ータ設定回路19の動作を説明する。 状態 位相同期ループ8は定常状態にあり、周波数シ
ンセサイザの出力周波数はfop(N・frp)であ
る。このとき、データ設定回路19と直接デジタルシン
セサイザ1への入力データはkpである。 状態 外部から周波数切り換え命令を加え、データ設
定回路19への入力データをKpからKqに変更する。 状態 データ設定回路19から直接デジタルシンセ
サイザ1へ、データkpからデータkqの間の整数(k
(p+1)、k(p+2)・・・)を、一定時間の間隔
で順々に送出する。このとき直接デジタルシンセサイザ
1の出力周波数は従来の構成のようにfrpからfrq
へステップ状に変化させるのではなく、frp、fr
(p+1)、fr(p+2)・・・のように、Δfr’
の幅で順々に掃引される。また、このとき位相同期ルー
プ8は過渡状態にある。 状態 データ設定回路19から直接デジタルシンセサ
イザ1へkqを送出し、直接デジタルシンセサイザ1の
出力周波数はfrqとなり、掃引を完了する。まだ、こ
のとき位相同期ループ8は過渡状態にある。 状態 位相同期ループ8が収束し、定常状態となる。
周波数シンセサイザの出力周波数はfoq(N・fr
q)となる。 ここで、直接デジタルシンセサイザ1の掃引幅Δfr’
を、ループフィルタ4の遮断周波数fc以下となるよう
設定してやれば、図3に示すように、高速なロックイン
過程の範囲内で周波数を切り換えることができる。図3
において、実線はこの発明による周波数シンセサイザの
方式、破線は従来の構成による周波数シンセサイザによ
る方式を示している。また、上図は周波数シンセサイザ
の出力周波数をN・frpからN・frqに、下図は直
接デジタルシンセサイザの出力周波数をfrpからfr
qに、時間Toで切り換え命令を出した場合である。こ
のように、データ設定回路19により直接デジタルシン
セサイザ1を掃引することにより、周波数シンセサイザ
の周波数切り換えが高速化できる。
この第1の実施例による周波数シンセサイザは、外部か
らの周波数設定データをデータ設定回路19を介して、
直接デジタルシンセサイザ1の周波数設定データ入力端
子12に加える構成である。図2に周波数シンセサイザ
の出力周波数をfopからfoqに切り換える場合のデ
ータ設定回路19の動作を説明する。 状態 位相同期ループ8は定常状態にあり、周波数シ
ンセサイザの出力周波数はfop(N・frp)であ
る。このとき、データ設定回路19と直接デジタルシン
セサイザ1への入力データはkpである。 状態 外部から周波数切り換え命令を加え、データ設
定回路19への入力データをKpからKqに変更する。 状態 データ設定回路19から直接デジタルシンセ
サイザ1へ、データkpからデータkqの間の整数(k
(p+1)、k(p+2)・・・)を、一定時間の間隔
で順々に送出する。このとき直接デジタルシンセサイザ
1の出力周波数は従来の構成のようにfrpからfrq
へステップ状に変化させるのではなく、frp、fr
(p+1)、fr(p+2)・・・のように、Δfr’
の幅で順々に掃引される。また、このとき位相同期ルー
プ8は過渡状態にある。 状態 データ設定回路19から直接デジタルシンセサ
イザ1へkqを送出し、直接デジタルシンセサイザ1の
出力周波数はfrqとなり、掃引を完了する。まだ、こ
のとき位相同期ループ8は過渡状態にある。 状態 位相同期ループ8が収束し、定常状態となる。
周波数シンセサイザの出力周波数はfoq(N・fr
q)となる。 ここで、直接デジタルシンセサイザ1の掃引幅Δfr’
を、ループフィルタ4の遮断周波数fc以下となるよう
設定してやれば、図3に示すように、高速なロックイン
過程の範囲内で周波数を切り換えることができる。図3
において、実線はこの発明による周波数シンセサイザの
方式、破線は従来の構成による周波数シンセサイザによ
る方式を示している。また、上図は周波数シンセサイザ
の出力周波数をN・frpからN・frqに、下図は直
接デジタルシンセサイザの出力周波数をfrpからfr
qに、時間Toで切り換え命令を出した場合である。こ
のように、データ設定回路19により直接デジタルシン
セサイザ1を掃引することにより、周波数シンセサイザ
の周波数切り換えが高速化できる。
【0025】なお、以上の説明では、データ設定回路1
9の出力をデータkpからデータkqの間を直線的に掃
引するように説明したが、図4に示すように、ある一定
間隔で階段状にデータを出力しても、同様に周波数シン
セサイザの周波数切り換えが高速化できる。
9の出力をデータkpからデータkqの間を直線的に掃
引するように説明したが、図4に示すように、ある一定
間隔で階段状にデータを出力しても、同様に周波数シン
セサイザの周波数切り換えが高速化できる。
【0026】また、以上の説明では、データ設定回路1
9の出力をデータkpからデータkqの間を直線的に掃
引するように説明したが、図5に示すような不等間隔で
データを出力しても、同様に周波数シンセサイザの切り
換えが高速化できる。
9の出力をデータkpからデータkqの間を直線的に掃
引するように説明したが、図5に示すような不等間隔で
データを出力しても、同様に周波数シンセサイザの切り
換えが高速化できる。
【0027】次に、図6はこの第2の発明の実施例(第
2の実施例)による周波数シンセサイザのブロック図で
ある。図6において、21は高次のパッシブ形のループ
フィルタ(遮断周波数fx)、22a,22bはスイッ
チ、23はロック検出回路であり、図9に示した従来例
と同一ないしは相当部分には同一符号を付しており、以
下の説明を省略する。ループフィルタ21は、パッシブ
形フィルタと演算増幅器とを用いた高次のアクティブ形
フィルタから構成されている。ロック検出回路23はス
イッチ22a,22bを制御してスイッチを切り換え
る。すなわち、位相同期ループ8の過渡状態にはパッシ
ブ形フィルタ(ループフィルタ21)を低次に設定し、
位相同期ループ8の定常状態には、パッシブフィルタを
高次に設定する。
2の実施例)による周波数シンセサイザのブロック図で
ある。図6において、21は高次のパッシブ形のループ
フィルタ(遮断周波数fx)、22a,22bはスイッ
チ、23はロック検出回路であり、図9に示した従来例
と同一ないしは相当部分には同一符号を付しており、以
下の説明を省略する。ループフィルタ21は、パッシブ
形フィルタと演算増幅器とを用いた高次のアクティブ形
フィルタから構成されている。ロック検出回路23はス
イッチ22a,22bを制御してスイッチを切り換え
る。すなわち、位相同期ループ8の過渡状態にはパッシ
ブ形フィルタ(ループフィルタ21)を低次に設定し、
位相同期ループ8の定常状態には、パッシブフィルタを
高次に設定する。
【0028】次にこの第2の実施例の動作を説明する。
この第2の実施例による周波数シンセサイザは、周波数
の切り換え時すなわち位相同期ループ8が過渡状態のと
きには、アクティブ形のループフィルタ4の出力を電圧
制御発振器5に制御電圧として加える。このとき、周波
数シンセサイザの出力周波数を高速に切り換えるため
に、ループフィルタ4の利得を広帯域に高めておく。そ
して、位相同期ループ8が定常状態となり、周波数シン
セサイザの出力周波数が切り換わった時に、ロック検出
回路23よりスイッチ22a,22bにスイッチ切り換
え命令を送出する。このスイッチ22a,22bの切り
換えにより、アクティブ形のループフィルタ4の出力
は、高次のパッシブ形のループフィルタ21を介し、電
圧制御発振器5に制御電圧として加える。この高次のパ
ッシブ形のループフィルタ21は遮断周波数fxをキャ
リア近傍に設定し、十分直接デジタルシンセサイザ1に
起因する不要波を低減する。この発明による位相同期ル
ープ8のH(f)の遮断特性は、図7に示すようにパッ
シブ形のループフィルタ21の1次数あたり6dB/o
ctだけ急峻となる。
この第2の実施例による周波数シンセサイザは、周波数
の切り換え時すなわち位相同期ループ8が過渡状態のと
きには、アクティブ形のループフィルタ4の出力を電圧
制御発振器5に制御電圧として加える。このとき、周波
数シンセサイザの出力周波数を高速に切り換えるため
に、ループフィルタ4の利得を広帯域に高めておく。そ
して、位相同期ループ8が定常状態となり、周波数シン
セサイザの出力周波数が切り換わった時に、ロック検出
回路23よりスイッチ22a,22bにスイッチ切り換
え命令を送出する。このスイッチ22a,22bの切り
換えにより、アクティブ形のループフィルタ4の出力
は、高次のパッシブ形のループフィルタ21を介し、電
圧制御発振器5に制御電圧として加える。この高次のパ
ッシブ形のループフィルタ21は遮断周波数fxをキャ
リア近傍に設定し、十分直接デジタルシンセサイザ1に
起因する不要波を低減する。この発明による位相同期ル
ープ8のH(f)の遮断特性は、図7に示すようにパッ
シブ形のループフィルタ21の1次数あたり6dB/o
ctだけ急峻となる。
【0029】次に、図8に具体的なパッシブ形のループ
フィルタ21の接続図を示す。図8において、24a〜
24cは抵抗、25a〜25cはキャパシタ、26a,
26bはアナログスイッチ、27a〜27dはアナログ
スイッチの入出力端子、28はインバータ、29a〜2
9cは抵抗24a〜24cのそれぞれとキャパシタ25
a〜25cのそれぞれとからなる低域通過フィルタ(L
PF)、30a,30bは端子である。図8の動作を説
明すると、まず、周波数切り換え時には、図6で示すロ
ック検出回路23からの制御信号に応じ、アナログスイ
ッチ26aをON、アナログスイッチ26bをOFFと
する。このとき、パッシブ形のループフィルタ21の入
力端子30aと出力端子30bとは直結され、またLP
F29a〜29cは動作しない。次に、周波数切り換え
後の定常状態では、ロック検出回路23からの制御信号
に応じ、アナログスイッチ26aをOFF、アナログス
イッチ26bをONとする。このとき、パッシブ形のル
ープフィルタ21の入力端子30aと出力端子30bの
間には多段のLPF29a〜29cが挿入され、不要波
を減衰する。
フィルタ21の接続図を示す。図8において、24a〜
24cは抵抗、25a〜25cはキャパシタ、26a,
26bはアナログスイッチ、27a〜27dはアナログ
スイッチの入出力端子、28はインバータ、29a〜2
9cは抵抗24a〜24cのそれぞれとキャパシタ25
a〜25cのそれぞれとからなる低域通過フィルタ(L
PF)、30a,30bは端子である。図8の動作を説
明すると、まず、周波数切り換え時には、図6で示すロ
ック検出回路23からの制御信号に応じ、アナログスイ
ッチ26aをON、アナログスイッチ26bをOFFと
する。このとき、パッシブ形のループフィルタ21の入
力端子30aと出力端子30bとは直結され、またLP
F29a〜29cは動作しない。次に、周波数切り換え
後の定常状態では、ロック検出回路23からの制御信号
に応じ、アナログスイッチ26aをOFF、アナログス
イッチ26bをONとする。このとき、パッシブ形のル
ープフィルタ21の入力端子30aと出力端子30bの
間には多段のLPF29a〜29cが挿入され、不要波
を減衰する。
【0030】以上の説明では、第1および第2の実施例
とを別々に説明したが、これらを1つの周波数シンセサ
イザに適用してもよく、より一層、周波数シンセサイザ
の周波数切り換えを高速化できる。
とを別々に説明したが、これらを1つの周波数シンセサ
イザに適用してもよく、より一層、周波数シンセサイザ
の周波数切り換えを高速化できる。
【0031】以上の説明では、位相同期ループをアナロ
グ位相同期ループを例にとり説明したが、位相比較器や
ループフィルタを演算回路で形成するデジタル位相同期
ループであってもよい。
グ位相同期ループを例にとり説明したが、位相比較器や
ループフィルタを演算回路で形成するデジタル位相同期
ループであってもよい。
【0032】
【発明の効果】以上のように、この第1の発明によれ
ば、周波数切り換え時に直接デジタルシンセサイザの出
力周波数をステップ状に変化させるのではなく、段階的
に掃引することにより、常にループフィルタの遮断周波
数以下の領域で位相同期ループを動作させる構成とし
た。そのため、プルイン過程がなくなり、常にロックイ
ン過程の範囲で動作させることができるため、周波数切
り換えが高速に行える効果がある。
ば、周波数切り換え時に直接デジタルシンセサイザの出
力周波数をステップ状に変化させるのではなく、段階的
に掃引することにより、常にループフィルタの遮断周波
数以下の領域で位相同期ループを動作させる構成とし
た。そのため、プルイン過程がなくなり、常にロックイ
ン過程の範囲で動作させることができるため、周波数切
り換えが高速に行える効果がある。
【0033】この第2の発明によれば、ループフィルタ
をアクティブ形とパッシブ形のフィルタのカスケード接
続とし、位相同期ループの過渡状態では、パッシブ形の
フィルタの次数を低次とし、位相比較器から出力される
誤差電圧を広帯域に十分増幅し、周波数切り換えを高速
に行う。また、定常状態ではパッシブ形のフィルタの次
数を高次とし、直接デジタルシンセサイザのキャリア近
傍の不要波を位相同期ループで減衰させ、周波数シンセ
サイザ全体での不要波レベルを低減させる構成としたた
め、周波数切り換えが高速で不要波のレベルを低くでき
る効果がある。
をアクティブ形とパッシブ形のフィルタのカスケード接
続とし、位相同期ループの過渡状態では、パッシブ形の
フィルタの次数を低次とし、位相比較器から出力される
誤差電圧を広帯域に十分増幅し、周波数切り換えを高速
に行う。また、定常状態ではパッシブ形のフィルタの次
数を高次とし、直接デジタルシンセサイザのキャリア近
傍の不要波を位相同期ループで減衰させ、周波数シンセ
サイザ全体での不要波レベルを低減させる構成としたた
め、周波数切り換えが高速で不要波のレベルを低くでき
る効果がある。
【図1】この第1の発明の一実施例による周波数シンセ
サイザのブロック図である。
サイザのブロック図である。
【図2】図1の周波数シンセサイザの動作の説明図であ
る。
る。
【図3】図1の周波数シンセサイザの動作の説明図であ
る。
る。
【図4】図1の周波数シンセサイザの動作の説明図であ
る。
る。
【図5】この第2の発明の一実施例による周波数シンセ
サイザの動作の説明図である。
サイザの動作の説明図である。
【図6】図5の周波数シンセサイザのブロック図であ
る。
る。
【図7】図5の周波数シンセサイザのH(f)を示す図
である。
である。
【図8】図5の周波数シンセサイザのパッシブ形のルー
プフィルタの接続図である。
プフィルタの接続図である。
【図9】従来の構成による周波数シンセサイザのブロッ
ク図である。
ク図である。
【図10】図9における直接デジタルシンセサイザのブ
ロック図である。
ロック図である。
【図11】図9におけるアクティブ形ループフィルタの
接続図である。
接続図である。
【図12】図11のアクティブ形ループフィルタの特性
の説明図である。
の説明図である。
【図13】直接デジタルシンセサイザの波形を示す図で
ある。
ある。
【図14】直接デジタルシンセサイザの出力スペクトル
を示す図である。
を示す図である。
【図15】演算増幅器の特性を考慮したアクティブ形ル
ープフィルタの特性の説明図である。
ープフィルタの特性の説明図である。
【図16】従来の構成による周波数シンセサイザの周波
数切り換えの説明図である。
数切り換えの説明図である。
【図17】従来の構成による周波数シンセサイザの周波
数切り換えの説明図である。
数切り換えの説明図である。
【図18】従来の構成による周波数シンセサイザのH
(f)の説明図である。
(f)の説明図である。
1 直接デジタルシンセサイザ(DDS) 2,9 出力端子 3 位相比較器 4 ループフィルタ 5 電圧制御発振器 6 カプラ 7 分周器 8 位相同期ループ(PLL) 10 基準クロック 11 位相アキュームレータ 12 周波数設定データの入力端子 13 メモリ 14 デジタル/アナログ変換器 15 フィルタ 16 演算増幅器 17 抵抗 18 キャパシタ 19 データ設定回路 20 入力端子 21 ループフィルタ 22 スイッチ 23 ロック検出回路 24 抵抗 25 キャパシタ 26 アナログスイッチ 27 アナログスイッチの入出力端子 28 インバータ 29 低域通過フィルタ 30 端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年9月7日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】 foi=N・fri (1)
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0016
【補正方法】変更
【補正内容】
【0016】 G(f)=Kd・Kv・F(f)/(j2πf) (6)
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】ここでfは不要波Sjのキャリアからの離
調周波数、Kdは位相比較器3の感度、Kvは電圧制御
発振器5の感度、F(f)はループフィルタ4の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器7の分周数Nの低減、ループ
フィルタ4の利得F(f)の低減が考えられる。ここで
分周数Nは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、F
(f)の低減を行う必要がある。しかし、このH(f)
の遮断特性が図18に示すように、高々1オクターブ
(oct)あたり6dBであるため、キャリア近傍の不
要波レベルを十分低減するためには、F(f)を大幅に
低減する必要がある。この場合、上述のような演算増幅
器16の遮断周波数fcを持ち出すまでもなく、十分誤
差電圧ε(t)を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
調周波数、Kdは位相比較器3の感度、Kvは電圧制御
発振器5の感度、F(f)はループフィルタ4の利得で
ある。これらの式より、この不要波のレベルを低減する
ためには、設計上、分周器7の分周数Nの低減、ループ
フィルタ4の利得F(f)の低減が考えられる。ここで
分周数Nは、周波数シンセサイザのチャネル間隔から決
まるため、設計パラメータとならない。そのため、F
(f)の低減を行う必要がある。しかし、このH(f)
の遮断特性が図18に示すように、高々1オクターブ
(oct)あたり6dBであるため、キャリア近傍の不
要波レベルを十分低減するためには、F(f)を大幅に
低減する必要がある。この場合、上述のような演算増幅
器16の遮断周波数fcを持ち出すまでもなく、十分誤
差電圧ε(t)を増幅できなくなるため、プルイン過程
が長時間化し、周波数切り換えが、ますます低速になる
問題があった。
Claims (2)
- 【請求項1】 電圧制御発振器、分周手段、位相比較器
およびループフィルタにより位相同期ループを構成し、
周波数設定データと基準クロックとに従いデジタル演算
により周波数合成を行う直接デジタルシンセサイザを、
上記位相同期ループの基準信号源として用いる周波数シ
ンセサイザの制御方式において、上記周波数設定データ
における整数データを整数aから整数bに変更して上記
周波数シンセサイザの出力周波数を切り換える場合に、
上記整数データの整数aから整数bの間に存在する全て
の整数、あるいは整数aから整数bの間から適当に選択
された整数を、上記周波数設定データとして順次上記直
接デジタルシンセサイザに与えることにより、上記直接
デジタルシンセサイザの出力周波数を順次掃引すること
を特徴とする周波数シンセサイザの制御方式。 - 【請求項2】 電圧制御発振器、分周手段、位相比較器
およびループフィルタにより位相同期ループを構成し、
周波数設定データと基準クロックとに従いデジタル演算
により周波数合成を行う直接デジタルシンセサイザを、
上記位相同期ループの基準信号源として用いる周波数シ
ンセサイザの制御方式において、上記ループフィルタを
パッシブ形フィルタと演算増幅器を用いたアクティブ形
フィルタとから構成し、上記位相同期ループの過渡状態
には、上記パッシブ形フィルタを低次に設定し、上記位
相同期ループの定常状態には、上記パッシブ形フィルタ
を高次に設定することを特徴とする周波数シンセサイザ
の制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4040080A JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4040080A JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05211440A true JPH05211440A (ja) | 1993-08-20 |
JP2885560B2 JP2885560B2 (ja) | 1999-04-26 |
Family
ID=12570932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4040080A Expired - Fee Related JP2885560B2 (ja) | 1992-01-30 | 1992-01-30 | 周波数シンセサイザの制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2885560B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6239660B1 (en) | 1997-08-06 | 2001-05-29 | Nokia Networks Oy | Step-controlled frequency synthesizer |
KR100918977B1 (ko) * | 2007-08-09 | 2009-09-25 | 엘아이지넥스원 주식회사 | 스위프 장치 |
JP2011211394A (ja) * | 2010-03-29 | 2011-10-20 | Casio Electronics Co Ltd | クロック信号生成装置及び電子装置 |
US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
CN103780255A (zh) * | 2013-12-30 | 2014-05-07 | 中国科学院西安光学精密机械研究所 | 基于pll和dds的同步扫描电路系统 |
-
1992
- 1992-01-30 JP JP4040080A patent/JP2885560B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6239660B1 (en) | 1997-08-06 | 2001-05-29 | Nokia Networks Oy | Step-controlled frequency synthesizer |
KR100918977B1 (ko) * | 2007-08-09 | 2009-09-25 | 엘아이지넥스원 주식회사 | 스위프 장치 |
US8612794B2 (en) | 2009-12-03 | 2013-12-17 | Casio Electronics Manufacturing Co., Ltd. | Clock signal generating device and electronic device |
JP2011211394A (ja) * | 2010-03-29 | 2011-10-20 | Casio Electronics Co Ltd | クロック信号生成装置及び電子装置 |
CN103780255A (zh) * | 2013-12-30 | 2014-05-07 | 中国科学院西安光学精密机械研究所 | 基于pll和dds的同步扫描电路系统 |
CN103780255B (zh) * | 2013-12-30 | 2017-02-01 | 中国科学院西安光学精密机械研究所 | 基于pll和dds的同步扫描电路系统 |
Also Published As
Publication number | Publication date |
---|---|
JP2885560B2 (ja) | 1999-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |