JP2879672B2 - 半導体パッケージのテスト用ソケット - Google Patents

半導体パッケージのテスト用ソケット

Info

Publication number
JP2879672B2
JP2879672B2 JP9203577A JP20357797A JP2879672B2 JP 2879672 B2 JP2879672 B2 JP 2879672B2 JP 9203577 A JP9203577 A JP 9203577A JP 20357797 A JP20357797 A JP 20357797A JP 2879672 B2 JP2879672 B2 JP 2879672B2
Authority
JP
Japan
Prior art keywords
semiconductor package
socket
socket body
connection leads
guide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP9203577A
Other languages
English (en)
Other versions
JPH1097886A (ja
Inventor
シン ミョン−スー
ホン ジョーン−キ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ERU JII SEMIKON CO Ltd
Original Assignee
ERU JII SEMIKON CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ERU JII SEMIKON CO Ltd filed Critical ERU JII SEMIKON CO Ltd
Publication of JPH1097886A publication Critical patent/JPH1097886A/ja
Application granted granted Critical
Publication of JP2879672B2 publication Critical patent/JP2879672B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/02—Arrangements of circuit components or wiring on supporting structure
    • H05K7/10—Plug-in assemblages of components, e.g. IC sockets
    • H05K7/1053—Plug-in assemblages of components, e.g. IC sockets having interior leads
    • H05K7/1061—Plug-in assemblages of components, e.g. IC sockets having interior leads co-operating by abutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Connecting Device With Holders (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体パッケージの
テスト用ソケットに係るもので、詳しくは、完成後の半
導体パッケージの電気的特性試験をする際に、ボトムリ
ード型半導体パッケージ（Bottom Leaded Package：Ｂ
ＬＰ）を装着し、簡便で、しかも正確にテストを行い得
る半導体パッケージのテスト用ソケットに関するもので
ある。
【０００２】
【従来の技術】従来のボトムリード型半導体パッケージ
においては、図４及び図５に示したように、下面が基板
（図示されず）向きに平坦に形成された基板連結リード
２ａと、該基板連結リード２ａから上向きに屈曲された
チップ接続リード２ｂとを有して両側に対向して配列さ
れた複数のリードフレーム２と、前記各基板連結リード
２ａ上面に接着剤３を介して接着された半導体チップ１
と、該半導体チップ１のチップパッド（図示されず）と
リードフレーム２のチップ接続リード２ｂとに夫々電気
的に連結された複数の導線４とを備え、それら導線４と
半導体チップ１及びリードフレーム２の各リード２ａ，
２ｂがモールデイング樹脂５によりモールデイングされ
て半導体パッケージの成形体が形成され、前記基板連結
リード２ａが該半導体パッケージ成形体の下面より露出
して構成される（「米国特許ＮＯ．５、４２８、２４８
（９５．６．２７）参照」）。
【０００３】このように構成されたボトムリード型半導
体パッケージは電気的な特性試験を行った後に使用され
る。該電気的特性試験を行うときは、図６及び図７に示
されたようにメモリモジュール印刷回路基板（Printed
Circuit Board ：ＰＣＢ）１０のパッド（図示されず）
上にソルダペースト(solder paste)をつけた後、ボトム
リード型半導体パッケージ２０を載置し、赤外線リフロ
ー(Infrared reflow)を施して付着させる。
【０００４】次いで、前記半導体パッケージ２０を装着
したメモリモジュール印刷回路基板１０をテスト装置
（図示されず）に装着し、半導体パッケージ２０の電気
的特性を試験した後、該半導体パッケージ２０の電気的
特性の良否を判断し、不良パッケージがある場合には再
び赤外線リフロー作業を行って不良パッケージを取り除
いて、新しい半導体パッケージのみを再度、試験してい
る。
【０００５】
【発明が解決しようとする課題】しかしながら、この種
のボトムリード型半導体パッケージの電気的特性試験を
行うときは、該半導体パッケージをメモリモジュール印
刷回路基板１０上に赤外線リフローを施して付着させ、
前記電気的特性試験の結果、不良パッケージがあると、
再度、該不良パッケージを基板１０より取り除き、新し
いパッケージのみを基板に付着させる過程を反復して行
うため、極めて作業が煩雑になると共に、半導体パッケ
ージにソルダペーストが付着して電気的特性が劣化する
虞れがあり、また赤外線リフローを施すときの熱衝撃に
より半導体パッケージに応力(Stress)が発生して、半導
体パッケージに歪みや捩じれなどが生じて半導体パッケ
ージに不良品が発生する虞れがあるという問題がある。
【０００６】本発明の目的は、製造後の半導体パッケー
ジの電気的特性試験を行うとき、該半導体パッケージの
装着を簡便にし、半導体パッケージにソルダペーストが
付着して電気的特性が劣化したり、熱衝撃による応力が
半導体パッケージに生じないようにする平易な半導体パ
ッケージのテスト用ソケットを提供することにある。
【０００７】
【課題を解決するための手段】前記のような目的を達成
するため、請求項１に係る半導体パッケージのテスト用
ソケットは、ソケット本体と、該ソケット本体の互いに
対向する一方の両端側上面に所定間隔を置いて対向して
配置され、それぞれが突出形成される複数の突出部と、
各突出部の上面のそれぞれの内側寄りの位置に所定高さ
を有して突出形成され、半導体パッケージを案内して係
止させるガイドフックと、前記ソケット本体の互いに対
向する他方の両端側上面で一部の前記突出部より内側の
位置にそれぞれ対向して突出形成され、前記半導体パッ
ケージが載置されるとき該半導体パッケージの位置決め
をするガイドブロックと、前記ソケット本体の互いに隣
接する前記突出部間からソケット本体内方側に先端部が
水平方向に延長する複数の内部連結リードと、該各内部
連結リードの基端側にそれぞれ連結して前記ソケット本
体の下方に両側面に沿って屈曲延長して形成される複数
の帯状外部連結リードと、を備えて構成される。
【０００８】このように構成された半導体パッケージの
テスト用ソケットにおいては、半導体パッケージを装着
するときに、ソケット本体上面に前記半導体パッケージ
を装着する。この装着された半導体パッケージの前後両
側面は、前記各ガイドブロックで係止され、この係止さ
れた半導体パッケージの左右両側面側は前記各ガイドフ
ックで係止され、この係止された半導体パッケージの底
面から露出する基板連結リードは前記各内部連結リード
の上面に夫々接続される。
【０００９】また請求項２に係る半導体パッケージのテ
スト用ソケットは、前記各ガイドフックが上面に前記ソ
ケット本体の内方側向きに所定角度傾斜してフック部が
形成され、それらフック部下面に前記半導体パッケージ
が係止される構成とする。このように構成することによ
り、半導体パッケージのテスト用ソケットに、試験用半
導体パッケージを装着するときは、各ガイドフックのフ
ック部の傾斜面に沿って、円滑にソケット本体上面に半
導体パッケージが装着される。
【００１０】また、請求項３に係る半導体パッケージの
テスト用ソケットは、前記各ガイドブロックが、上面に
前記ソケット本体の内方側向きに所定角度傾斜して傾斜
面が夫々形成され、前記半導体パッケージを案内する構
成とする。このように構成することにより、半導体パッ
ケージが前記ソケット本体の内方側向きに所定角度傾斜
する傾斜面に沿って円滑に案内されてソケット本体に装
着される。
【００１１】更に、請求項４記載の半導体パッケージの
テスト用ソケットは、各内部連結リードが、先端部近傍
が上方に屈曲形成されるよう構成するとよい。このよう
に構成することにより、半導体パッケージの外部リード
が内部連結リードの屈曲部に電気的に容易に接続するよ
うになる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。本実施形態に係る半導体パッケ
ージのテスト用ソケットにおいては、図１〜図３に示し
たように、例えば矩形板状のソケット本体３０が形成さ
れ、該ソケット本体３０の長手方向の上面両側端部に所
定間隔を置いて所定高さを有する複数の突出部３１が該
ソケット本体３０と一体に相互対向して列状に夫々突出
して形成され、それら突出部３１の上面の内側寄りの位
置には、半導体パッケージ２０を取り付けるため所定高
さのガイドフック３５が夫々突出して形成される。
【００１３】且つ、前記ソケット本体３０の他方の両端
側において一部の前記突出部３１より中央部寄りの四隅
の位置に半導体パッケージ２０の位置決めをする４個の
ガイドブロック３２を夫々突出形成し、それらガイドブ
ロック３２の高さが前記ガイドフック３２ａのソケット
本体３０上面からの高さよりもやや高く形成される。前
記ガイドブロック３２の内側上面は、夫々所定角度の傾
斜面３２ａを有するように形成し、前記各突出部３１及
びそれら突出部３１上のガイドフック３５と各ガイドブ
ロック３２で囲まれて前記ソケット本体３０上面に半導
体パッケージ２０を収納するためのキャビティ(cavity
）４０が形成される。
【００１４】また、前記ソケット本体３０の両方の互い
に隣接する突出部３１の間には、例えば、略帯状の内部
連結リード３３が夫々圧入され、それら内部連結リード
３３の先端側は内側向き水平方向に延長して上向きに所
定の高さの屈曲部３３ａが形成された後、再び所定長さ
だけ内側向きに水平方向に延長して形成され、それら内
部連結リード３３の基端側に夫々連結されている各外部
連結リード３４が、前記ソケット本体３０の両側面及び
底面に沿って夫々、略Ｊ字状に屈曲延長されて形成され
る。
【００１５】このとき、それら外部連結リード３４の屈
曲延長される形状は、Ｊ字状に限定されず、半導体パッ
ケージ２０の形態に応じて、例えば、上下部が相互反対
方向に屈曲形成された逆Ｊ字状、Ｕ字状などのように多
様な形態に屈曲形成して使用ることができる。前記内部
連結リード３３と外部連結リード３４は、導電体にて形
成する。更に、前記各ガイドフック３５は弾性力を有す
るように形成する。
【００１６】それらガイドフック３５の上面には、夫々
内側向きに所定角傾斜したフック部３５ａが形成され、
それらフック部３５ａの傾斜面に沿って半導体パッケー
ジ２０をソケット本体３０に装着する際に、それらフッ
ク部３５ａの下面で半導体パッケージを２０を係止す
る。前記半導体パッケージ２０を装着するときは、ガイ
ドブロック３２の傾斜面３２ａに沿って半導体パッケー
ジ２０が案内され、各ガイドフック３５のフック部３５
ａに係合して各ガイドブロック３２により半導体パッケ
ージ２０の位置決めがされる。
【００１７】このように構成された本実施形態に係る半
導体パッケージのテスト用ソケットに、試験用ボトムリ
ード型半導体パッケージ２０を装着するときは、各ガイ
ドブロック３２の傾斜面３２ａと各ガイドフック３５の
フック部３５ａの傾斜面に沿って、ソケット本体３０上
面のキャビティ４０内に前記ボトムリード型半導体パッ
ケージ２０を装着する。該装着されたボトムリード型半
導体パッケージ２０の前後両側面は、前記各ガイドブロ
ック３２の傾斜面３２ａで係止され、該係止されたボト
ムリード型半導体パッケージ２０の左右両側面は前記各
ガイドフック３５のフック部３５ａで係止され、該係止
されたボトムリード型半導体パッケージ２０の底面から
露出する基板連結リードは前記各内部連結リード３３上
の屈曲部３３ａの上面に夫々接続される。尚、屈曲部３
３ａは、必ずしも必要ではないが、ボトムリード型半導
体パッケージ２０の基板連結リードとソケット本体３０
側の内部連結リード３３との電気的接続を容易且つ良好
になるので設けた方が好ましい。
【００１８】ここで、ボトムリード型半導体パッケージ
２０の電気的特性試験を行うときは、該ボトムリード型
半導体パッケージ２０の基板連結リードがテスト用ソケ
ットの内部連結リード３３の屈曲部３３ａに電気的に接
続され、該内部連結リード３３はテスト用ソケットの外
部連結リード３４に電気的に連結されているため、該テ
スト用ソケットを通常の試験用メインソケット又はメモ
リモジュール印刷回路基板上に装着し、電気を印加して
テストを行うことができる。
【００１９】且つ、ボトムリード型半導体パッケージの
装着された本実施形態に係る半導体パッケージのテスト
用ソケットをそのままアウトリード型半導体パッケージ
として兼用することもできる。
【００２０】
【発明の効果】以上に説明したように、請求項１に係る
半導体パッケージのテスト用ソケットにおいては、ボト
ムリード半導体パッケージを簡便に装着してテストを行
うことができるようになっているため、メモリモジュー
ル印刷回路基板に半導体パッケージを装着してテストを
行うとき、ボトムリード半導体パッケージにソルダペー
ストが付着することを防止でき、赤外線リフローを行う
ときに加わる、熱衝撃による応力の発生を防止すること
ができる効果が得られる。
【００２１】また、請求項１に係る半導体パッケージ用
ソケットは、通常のアウトリード型半導体パッケージの
外形と同様に形成されているため、ボトムリード型半導
体パッケージの装着されたソケットをそのままアウトリ
ード型半導体パッケージとして兼用することができると
いう効果が得られる。また、請求項２、請求項３に係る
半導体パッケージのテスト用ソケットにおいては、容易
に半導体パッケージを装着することができると共に、半
導体パッケージをより堅固に保持できるという効果が得
られる。
【００２２】また、請求項４に係る半導体パッケージの
テスト用ソケットにおいては、ボトムリード型半導体パ
ッケージの外部リードとソケット本体の内部連結リード
との電気的接続が容易、且つ良好となる効果を有する。
【図面の簡単な説明】
【図１】 本発明に係る半導体パッケージのテスト用ソ
ケットの実施形態の構成を説明する正面図
【図２】 図１の側面図
【図３】 図１の平面図
【図４】 一般のボトムリード型半導体パッケージの構
成を説明する縦断面図
【図５】 一般のボトムリード型半導体パッケージの構
成を説明する底面図
【図６】 従来のメモリモジュール印刷回路基板に半導
体パッケージの装着された状態を説明する平面図
【図７】 図６の側面図
【符号の説明】
２ａ 基板連結リード ２ｂ チップ接続リード ２０ 半導体パッケージ ３０ ソケット本体 ３１ 突出部 ３２ ガイドブロック ３２ａ 傾斜面 ３３ 内部連結リード ３３ａ 屈曲部 ３４ 外部連結リード ３５ ガイドフック ３５ａ フック部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−255669（ＪＰ，Ａ) 特開 昭60−35547（ＪＰ，Ａ) 特開 平８−273784（ＪＰ，Ａ) 実開 平２−46396（ＪＰ，Ｕ) 実開 平２−56385（ＪＰ，Ｕ) 実開 平３−6836（ＪＰ，Ｕ) 実開 昭60−81655（ＪＰ，Ｕ) 実開 昭63−28278（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01R 33/76 H01L 23/32 H01R 33/94

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソケット本体と、該ソケット本体の互い
    に対向する一方の両端側上面に所定間隔を置いて対向し
    て配置され、それぞれが突出形成される複数の突出部
    と、 各突出部の上面のそれぞれの内側寄りの位置に所定高さ
    を有して突出形成され、半導体パッケージを案内して係
    止させるガイドフックと、 前記ソケット本体の互いに対向する他方の両端側上面で
    一部の前記突出部より内側の位置にそれぞれ対向して突
    出形成され、前記半導体パッケージが載置されるとき該
    半導体パッケージの位置決めをするガイドブロックと、 前記ソケット本体の互いに隣接する前記突出部間からソ
    ケット本体内方側に先端部が水平方向に延長する複数の
    内部連結リードと、 該各内部連結リードの基端側にそれぞれ連結して前記ソ
    ケット本体の下方に両側面に沿って屈曲延長して形成さ
    れる複数の帯状外部連結リードと、 を備えて構成された半導体パッケージのテスト用ソケッ
    ト。
  2. 【請求項２】 前記各ガイドフックは、 上面に前記ソケット本体の内方側向きに所定角度傾斜し
    てフック部が形成され、それらフック部下面に前記半導
    体パッケージが係止されることを特徴とする請求項１記
    載の半導体パッケージのテスト用ソケット。
  3. 【請求項３】 前記各ガイドブロックは、上面に前記ソ
    ケット本体の内方側向きに所定角度傾斜して傾斜面が夫
    々形成され、前記半導体パッケージを案内することを特
    徴とする請求項１記載の半導体パッケージのテスト用ソ
    ケット。
  4. 【請求項４】 前記各内部連結リードは、先端部近傍が
    上方に屈曲形成されることを特徴とする請求項１〜３の
    いずれか１つに記載の半導体パッケージのテスト用ソケ
    ット。
JP9203577A 1996-07-29 1997-07-29 半導体パッケージのテスト用ソケット Expired - Fee Related JP2879672B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019960030959A KR100201397B1 (ko) 1996-07-29 1996-07-29 반도체 패키지 장착용 패키지
KR30959/1996 1996-07-29

Publications (2)

Publication Number Publication Date
JPH1097886A JPH1097886A (ja) 1998-04-14
JP2879672B2 true JP2879672B2 (ja) 1999-04-05

Family

ID=19467866

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9203577A Expired - Fee Related JP2879672B2 (ja) 1996-07-29 1997-07-29 半導体パッケージのテスト用ソケット

Country Status (4)

Country Link
US (1) US6045369A (ja)
JP (1) JP2879672B2 (ja)
KR (1) KR100201397B1 (ja)
CN (1) CN1065661C (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000241500A (ja) * 1998-12-22 2000-09-08 Fujitsu Ltd 半導体装置用ソケットの取付構造

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3912984A (en) * 1974-01-07 1975-10-14 Burroughs Corp Auxiliary circuit package
US4435724A (en) * 1981-09-10 1984-03-06 Wells Electronics, Inc. Single piece carrier for integrated circuit devices
US4498720A (en) * 1982-05-26 1985-02-12 Japan Aviation Electronics Industry Limited Flat pack with housing deformation prevention means
US5117330A (en) * 1990-04-09 1992-05-26 Hewlett-Packard Company Fixture for circuit components
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치

Also Published As

Publication number Publication date
KR980012348A (ko) 1998-04-30
US6045369A (en) 2000-04-04
KR100201397B1 (ko) 1999-06-15
CN1172348A (zh) 1998-02-04
CN1065661C (zh) 2001-05-09
JPH1097886A (ja) 1998-04-14

Similar Documents

Publication Publication Date Title
US6407566B1 (en) Test module for multi-chip module simulation testing of integrated circuit packages
KR100432860B1 (ko) 전자 패키지용 표면장착 소켓 및 이와 함께 사용되는 컨택트
JP2761153B2 (ja) 半導体デバイス用コネクタ
JP2565091B2 (ja) 半導体装置およびその製造方法
JP2560974B2 (ja) 半導体装置
KR100407751B1 (ko) 반도체장치
US20030035276A1 (en) Self-adhering chip
JPH08139257A (ja) 面実装型半導体装置
JP2879672B2 (ja) 半導体パッケージのテスト用ソケット
JPS62118555A (ja) 集積回路パツケ−ジ
JP3183063B2 (ja) 半導体装置
JP3150560B2 (ja) 半導体装置
KR100338225B1 (ko) 반도체장치
JPH0547954A (ja) 樹脂封止型半導体装置
JP3036597B1 (ja) 半導体装置用リードフレーム
KR100321149B1 (ko) 칩사이즈 패키지
JPH1117094A (ja) 半導体チップ搭載ボード及びその実装構造
JP3396948B2 (ja) 樹脂モールド型半導体装置
JPH0310628Y2 (ja)
JPH08220188A (ja) 半導体装置用ソケット
JPS59218762A (ja) リ−ドレスチツプキヤリアの実装方法
JP2000277677A (ja) リードフレーム、半導体パッケージ及びその製造方法
JP2000138315A (ja) Ｂｇａ型ｉｃ及びｂｇａ型ｉｃの製造方法
JPH1065087A (ja) モジュールｉ／ｏリード構造
JPH0936158A (ja) パッケージ型半導体装置の構造

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080129

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090129

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090129

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100129

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100129

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110129

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120129

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120129

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130129

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees