JP2877833B2 - ハイビジョン音声受信装置 - Google Patents
ハイビジョン音声受信装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はハイビジョン音声受信装置に関し、特に３
−１方式（前方３チャンネル、後方１チャンネル）４チ
ャンネルステレオのプログラムを２チャンネルに合成す
るチャンネルミックス回路に関するものである。
−１方式（前方３チャンネル、後方１チャンネル）４チ
ャンネルステレオのプログラムを２チャンネルに合成す
るチャンネルミックス回路に関するものである。
ハイビジョン受信装置では、NTSC方式のテレビジョン
受信装置に比べ、走査数を２倍、画面をワイド化し、画
素数を５倍にすることにより、高精細度、大画面ディス
プレイからなる視覚上の高臨場感を得ることができる。
一方音声も高臨場感を得るために３−１方式（前方３チ
ャンネル、後方１チャンネル）４チャンネルが考えられ
ている。また複数人で視聴する場合を考慮して、広範囲
で映像と音像のずれが少なく良好な視聴ができるように
前方に３チャンネルを、広がり感を高めるために後方に
独立１チャンネルを設けている。
受信装置に比べ、走査数を２倍、画面をワイド化し、画
素数を５倍にすることにより、高精細度、大画面ディス
プレイからなる視覚上の高臨場感を得ることができる。
一方音声も高臨場感を得るために３−１方式（前方３チ
ャンネル、後方１チャンネル）４チャンネルが考えられ
ている。また複数人で視聴する場合を考慮して、広範囲
で映像と音像のずれが少なく良好な視聴ができるように
前方に３チャンネルを、広がり感を高めるために後方に
独立１チャンネルを設けている。
ここで３−１方式４チャンネルのプログラムを従来の
２チャンネルの音声受信装置で再生する場合の方式につ
いて考えてみる。「JASコンファレンス'88予稿集、P220
〜P225記載のオーディオからみたハイビジョン」による
と、３−１方式のプログラムを第（１）式 Ln＝LFn＋0.7Cn＋0.7Sn Rn＝RFn＋0.7Cn＋0.7Sn …（１） ここでLFnは前方左チャンネル Cnは前方センターチャンネル RFnは前方右チャンネル Snは後方チャンネルである。
２チャンネルの音声受信装置で再生する場合の方式につ
いて考えてみる。「JASコンファレンス'88予稿集、P220
〜P225記載のオーディオからみたハイビジョン」による
と、３−１方式のプログラムを第（１）式 Ln＝LFn＋0.7Cn＋0.7Sn Rn＝RFn＋0.7Cn＋0.7Sn …（１） ここでLFnは前方左チャンネル Cnは前方センターチャンネル RFnは前方右チャンネル Snは後方チャンネルである。
に従って、２チャンネルに合成すると、あまり音質の劣
化なく許容できることが記されている。
化なく許容できることが記されている。
第４図に（１）式を簡単な方法で実現した場合の２チ
ャンネル音響再生専用ハイビジョンTVのブロック図を示
す。図において、50は衛星から送られた電波（12GHz）
を受信し、1GHzの信号に変換するパラボラアンテナ、51
はパラボラアンテナ50から送られた信号から必要なチャ
ンネルを選択し、MUSEベースバンド信号を出力するMUSE
チューナである。ここで、MUSEとは（Multiple Sub−Ny
quist Sampling Encoding）の略で、NTSC方式の５倍以
上あるハイビジョンの上方を衛星放送の１チャンネルで
送られるようにした帯域圧縮技術のことを言う。音声４
チャンネルも圧縮されて、映像信号の垂直帰線区間の間
に時間軸多重されている。52は帯域外の信号を除去する
ローパスフィルタ（以下LPFと記す）、53はA/D変換器、
54は音声信号を映像信号と分離し音声レートにする時間
軸伸張，誤り訂正，デインターリーブ，準瞬時圧伸差分
PCMのデコード等を行い、４チャンネルディジタル音声
信号を出力するMUSE音声ディジタル信号処理部、71〜74
は音声ディジタル信号をアナログ信号に変換するD/A変
換器、75〜78はLPF、79,80はＣチャンネル、Ｓチャンネ
ルのオーディオ信号を0.7倍する減衰器、81,82はアナロ
グ加算器、83はＬチャンネルの音声出力端子、84はＲチ
ャンネルの音声出力端子である。減衰器79,80、および
アナログ加算器81,82により第（１）式を実現する回路8
5が構成される。
ャンネル音響再生専用ハイビジョンTVのブロック図を示
す。図において、50は衛星から送られた電波（12GHz）
を受信し、1GHzの信号に変換するパラボラアンテナ、51
はパラボラアンテナ50から送られた信号から必要なチャ
ンネルを選択し、MUSEベースバンド信号を出力するMUSE
チューナである。ここで、MUSEとは（Multiple Sub−Ny
quist Sampling Encoding）の略で、NTSC方式の５倍以
上あるハイビジョンの上方を衛星放送の１チャンネルで
送られるようにした帯域圧縮技術のことを言う。音声４
チャンネルも圧縮されて、映像信号の垂直帰線区間の間
に時間軸多重されている。52は帯域外の信号を除去する
ローパスフィルタ（以下LPFと記す）、53はA/D変換器、
54は音声信号を映像信号と分離し音声レートにする時間
軸伸張，誤り訂正，デインターリーブ，準瞬時圧伸差分
PCMのデコード等を行い、４チャンネルディジタル音声
信号を出力するMUSE音声ディジタル信号処理部、71〜74
は音声ディジタル信号をアナログ信号に変換するD/A変
換器、75〜78はLPF、79,80はＣチャンネル、Ｓチャンネ
ルのオーディオ信号を0.7倍する減衰器、81,82はアナロ
グ加算器、83はＬチャンネルの音声出力端子、84はＲチ
ャンネルの音声出力端子である。減衰器79,80、および
アナログ加算器81,82により第（１）式を実現する回路8
5が構成される。
次に動作について説明する。パラボラアンテナ50で受
信された衛星からの電波を、MUSEチューナ51でMUSEベー
スバンド信号に変換され、LPF52、A/D変換器53によりデ
ィジタル信号に変換される。映像信号の帰線区間に時間
軸多重されている音声信号を選択し、MUSE音声ディジタ
ル信号処理部54で誤り訂正，準瞬時圧伸差分PCM等のデ
コードを行い、４チャンネルディジタル音声信号を得
る。D/A変換器71〜74、LPF75〜78でアナログ音声信号と
なり、0.7倍の減衰器79,80、加算器81,82で、第（１）
式を実現し、音声出力端子83,84より２チャンネル音声
出力を得る。
信された衛星からの電波を、MUSEチューナ51でMUSEベー
スバンド信号に変換され、LPF52、A/D変換器53によりデ
ィジタル信号に変換される。映像信号の帰線区間に時間
軸多重されている音声信号を選択し、MUSE音声ディジタ
ル信号処理部54で誤り訂正，準瞬時圧伸差分PCM等のデ
コードを行い、４チャンネルディジタル音声信号を得
る。D/A変換器71〜74、LPF75〜78でアナログ音声信号と
なり、0.7倍の減衰器79,80、加算器81,82で、第（１）
式を実現し、音声出力端子83,84より２チャンネル音声
出力を得る。
第４図に示す従来例装置では、上述のように、３−１
方式４チャンネルプログラムが放送された場合、第
（１）式に従って２チャンネルに合成して再生すること
が可能である。
方式４チャンネルプログラムが放送された場合、第
（１）式に従って２チャンネルに合成して再生すること
が可能である。
従来のハイビジョン音声受信装置は以上のように構成
され、３−１方式４チャンネルプログラム放送された信
号を第（１）式に従って２チャンネルに合成して再生す
ることができるが、これをコスト面から検討した場合以
下に示す問題点がある。
され、３−１方式４チャンネルプログラム放送された信
号を第（１）式に従って２チャンネルに合成して再生す
ることができるが、これをコスト面から検討した場合以
下に示す問題点がある。
第４図に示す方式では２チャンネルの音声受信装置を
作るにもかかわらず、ディジタルオーディオのキーパー
ツであるD/A変換器71〜74とLPF75〜78がそれぞれ４コ必
要となり、またアナログで第（１）式を実現するための
アナログ部品点数が多く必要となり、音声出力部のコス
トが高くなると共に、小型化しにくいという問題点があ
った。
作るにもかかわらず、ディジタルオーディオのキーパー
ツであるD/A変換器71〜74とLPF75〜78がそれぞれ４コ必
要となり、またアナログで第（１）式を実現するための
アナログ部品点数が多く必要となり、音声出力部のコス
トが高くなると共に、小型化しにくいという問題点があ
った。
この発明は上記の様な問題点を解消するためになされ
たもので、小型で性能の高い、３−１方式チャンネルプ
ログラムを２チャンネルに合成して再生できるハイビジ
ョン音声受信装置を低コストで得ることを目的とする。
たもので、小型で性能の高い、３−１方式チャンネルプ
ログラムを２チャンネルに合成して再生できるハイビジ
ョン音声受信装置を低コストで得ることを目的とする。
この発明に係るハイビジョン音声受信装置は、 （ｎは１以上の整数、bMは０もしくは１）と２のべき乗
で表現される係数0.7を持つディジタルの乗算器と、デ
ィジタルの加算器とを備え、第（１）式の演算を のように表現して、ディジタル信号のままで行うように
するとともに、D/A変換器、LPFを２チャンネル分で構成
したものである。
で表現される係数0.7を持つディジタルの乗算器と、デ
ィジタルの加算器とを備え、第（１）式の演算を のように表現して、ディジタル信号のままで行うように
するとともに、D/A変換器、LPFを２チャンネル分で構成
したものである。
この発明においては、係数0.7のディジタル乗算器の
係数0.7を （ｎは１以上の整数、bMは０もしくは１）と２のべき乗
で表現し、第（１）式を第（２）式の様に表現し、 ディジタル信号のまま第（１）式の演算を行うようにし
たから、合成演算を全て加算とビットシフトに分解し、
パラレル乗算器を用いることなく、ビットシフタ、ディ
ジタル加算器、レジスタ（又はRAM）と小規模なディジ
タル回路で実現でき、さらに前記回路を、MUSE音声ディ
ジタル信号処理部内の準瞬時圧伸差分PCMのデコードを
行う信号処理部のビットシフタ、ディジタル加算器、レ
ジスタ（又はRAM）と共用化させることができる。
係数0.7を （ｎは１以上の整数、bMは０もしくは１）と２のべき乗
で表現し、第（１）式を第（２）式の様に表現し、 ディジタル信号のまま第（１）式の演算を行うようにし
たから、合成演算を全て加算とビットシフトに分解し、
パラレル乗算器を用いることなく、ビットシフタ、ディ
ジタル加算器、レジスタ（又はRAM）と小規模なディジ
タル回路で実現でき、さらに前記回路を、MUSE音声ディ
ジタル信号処理部内の準瞬時圧伸差分PCMのデコードを
行う信号処理部のビットシフタ、ディジタル加算器、レ
ジスタ（又はRAM）と共用化させることができる。
本発明の一実施例を説明する前にMUSE音声ディジタル
信号処理部54内の準瞬時圧伸差分PCMデコーダの構成に
ついて説明する。
信号処理部54内の準瞬時圧伸差分PCMデコーダの構成に
ついて説明する。
MUSE音声の伝送フォーマットの詳細については専門書
（例えば「ハイビジョン」：日本放送出版協会）により
周知であるためここでは説明を省略する。
（例えば「ハイビジョン」：日本放送出版協会）により
周知であるためここでは説明を省略する。
第２図は準瞬時圧伸差分PCMデコーダの構成を示すブ
ロック図であり、図において、30は1msごとの圧縮情報
を示すレンジデータ入力端子、31は圧縮された差分PCM
データ入力端子、32は準瞬時圧伸デコードを行う伸長
器、33は加算器、34は１−2-4倍の乗算器、35は１サン
プルディレイで、以上の33,34,35で差分PCMデコーダを
構成する。36はD/A変換器、37は帯域外の信号を除去す
るLPF、38は音声出力端子である。
ロック図であり、図において、30は1msごとの圧縮情報
を示すレンジデータ入力端子、31は圧縮された差分PCM
データ入力端子、32は準瞬時圧伸デコードを行う伸長
器、33は加算器、34は１−2-4倍の乗算器、35は１サン
プルディレイで、以上の33,34,35で差分PCMデコーダを
構成する。36はD/A変換器、37は帯域外の信号を除去す
るLPF、38は音声出力端子である。
差分データ入力端子31、レンジデータ入力端子30から
入力された準瞬時圧伸差分PCMデータは伸長器32でデー
タ伸長され、加算器33、１−2-4倍乗算器34、１サンプ
ルディレイ35でリークを持った不完全積分を行い、差分
PCM信号のデコードを行う。最後に、D/A変換器36、LPF3
7を経て音声出力端子38より音声信号が出力される。
入力された準瞬時圧伸差分PCMデータは伸長器32でデー
タ伸長され、加算器33、１−2-4倍乗算器34、１サンプ
ルディレイ35でリークを持った不完全積分を行い、差分
PCM信号のデコードを行う。最後に、D/A変換器36、LPF3
7を経て音声出力端子38より音声信号が出力される。
準瞬時圧伸差分PCMデコーダ４チャンネル分をプロセ
ッサタイプで構成した場合については以下に述べる本発
明の一実施例とともに説明する。
ッサタイプで構成した場合については以下に述べる本発
明の一実施例とともに説明する。
第３図に本発明の一実施例を示す。第３図において、
55、56は係数0.7のディジタル乗算器、57,58はディジタ
ル加算器、59は第（１）式をディジタル信号のままで実
現するチャンネルミックス部、60,61はD/A変換器、62,6
3はLPF、64はＬチャンネル、65はＲチャンネルの音声出
力端子である。
55、56は係数0.7のディジタル乗算器、57,58はディジタ
ル加算器、59は第（１）式をディジタル信号のままで実
現するチャンネルミックス部、60,61はD/A変換器、62,6
3はLPF、64はＬチャンネル、65はＲチャンネルの音声出
力端子である。
次に動作について説明する。パラボラアンテナ50、MU
SEチューナ51、LPF52、A/D変換器53、MUSE音声ディジタ
ル信号処理部54を経て得られた４チャンネルディジタル
音声信号はチャンネルミックス部59に入力され、第
（１）式の演算を行う。合成された２チャンネルディジ
タル信号はD/A変換器60,61、LPF62,63でアナログ信号に
変換され、音声信号出力端子64,65より出力される。
SEチューナ51、LPF52、A/D変換器53、MUSE音声ディジタ
ル信号処理部54を経て得られた４チャンネルディジタル
音声信号はチャンネルミックス部59に入力され、第
（１）式の演算を行う。合成された２チャンネルディジ
タル信号はD/A変換器60,61、LPF62,63でアナログ信号に
変換され、音声信号出力端子64,65より出力される。
次に第１図に従って、準瞬時圧伸差分PCMデコーダと
チャンネルミックス部59の両方を実行する実際のハード
ウェア構成を示す。
チャンネルミックス部59の両方を実行する実際のハード
ウェア構成を示す。
１は圧縮された差分PCM信号入力端子、２は1msごとの
圧縮情報を示すレンジ信号入力端子、３はアドレス
（ア）、データ入力（イ）、データ出力（ウ）の24ワー
ド記憶可能なRAM（１ワードはディジタルオーディオ信
号の量子化ビット数）、４はセレクタ、５は２のべき乗
分の１倍又は２のべき乗倍に信号をビットシフトするビ
ットシフタ、６は双方向ビットシフタ５への制御信号を
選択するセレクタ、７は１の補数をとるためのEX−OR、
８はセレクタ、9,10,21はRAM3のデータをラッチするＤ
フリップフロップ、11はキャリー入力付２入力ディジタ
ル加算器、12はオーバーフローリミッタ、13,14はRAMの
出力をラッチして、L,R出力信号を保持するＤフリップ
フロップ、15,16はＬチャンネル、Ｒチャンネルの出力
端子、17はサイクルクロックに従ってPROM18内のシーケ
ンスプログラムを順番に読み出し全体を制御するシーケ
ンサ、18は準瞬時圧伸差分PCMデコード、チャンネルミ
ックス等のシーケンスプログラムを格納したPROM、19は
シーケンスクロックの入力端子、20はシーケンサのスタ
ートクロックに相当するサンプリングクロックの入力端
子である。
圧縮情報を示すレンジ信号入力端子、３はアドレス
（ア）、データ入力（イ）、データ出力（ウ）の24ワー
ド記憶可能なRAM（１ワードはディジタルオーディオ信
号の量子化ビット数）、４はセレクタ、５は２のべき乗
分の１倍又は２のべき乗倍に信号をビットシフトするビ
ットシフタ、６は双方向ビットシフタ５への制御信号を
選択するセレクタ、７は１の補数をとるためのEX−OR、
８はセレクタ、9,10,21はRAM3のデータをラッチするＤ
フリップフロップ、11はキャリー入力付２入力ディジタ
ル加算器、12はオーバーフローリミッタ、13,14はRAMの
出力をラッチして、L,R出力信号を保持するＤフリップ
フロップ、15,16はＬチャンネル、Ｒチャンネルの出力
端子、17はサイクルクロックに従ってPROM18内のシーケ
ンスプログラムを順番に読み出し全体を制御するシーケ
ンサ、18は準瞬時圧伸差分PCMデコード、チャンネルミ
ックス等のシーケンスプログラムを格納したPROM、19は
シーケンスクロックの入力端子、20はシーケンサのスタ
ートクロックに相当するサンプリングクロックの入力端
子である。
次に準瞬時圧伸差分PCMデコーダとしての動作を、１
サイクルごとに説明する。
サイクルごとに説明する。
（１） シーケンサ17の制御信号により、RAMアドレス
（ア）は“A1"、セレクタ８は制御信号（エ）より“Ａ
側”、セレクタ４は制御信号（オ）より“Ａ側”、セレ
クタ６は制御信号（カ）より“Ａ側”、EX−OR7には制
御信号（キ）に“0"をセットする。
（ア）は“A1"、セレクタ８は制御信号（エ）より“Ａ
側”、セレクタ４は制御信号（オ）より“Ａ側”、セレ
クタ６は制御信号（カ）より“Ａ側”、EX−OR7には制
御信号（キ）に“0"をセットする。
信号入力端子１より入力されたLFチャンネル準瞬時圧
伸差分PCM信号はセレクタ４を通り双方向ビットシフタ
５に入る。一方レンジ入力端子２より入力されたレンジ
信号はセレクタ６を経て双方向ビットシフタ５に入りこ
こでデータ伸長（２のべき乗倍方向）を行い、EX−OR
7、セレクタ８を通りRAM3の“A1"番地にDLFnとして格納
される。
伸差分PCM信号はセレクタ４を通り双方向ビットシフタ
５に入る。一方レンジ入力端子２より入力されたレンジ
信号はセレクタ６を経て双方向ビットシフタ５に入りこ
こでデータ伸長（２のべき乗倍方向）を行い、EX−OR
7、セレクタ８を通りRAM3の“A1"番地にDLFnとして格納
される。
（２） シーケンサ17の制御信号により、セレクタ４は
“B"、セレクタ６は“B"で双方向ビットシフタ５のシフ
ト量を1/16、EX−OR7の制御信号（キ）を“1"として１
の補数をとるように、セレクタ８は“A"に、またRAM3の
読み出しアドレスは“B1"、書き込みアドレスは“C1"に
セットする。RAM3の“B1"番地から読み出された１サン
プル前の差分PCMデコードされた信号LFn-1はＤフリップ
フロップ21に一度ラッチされ、その後セレクタ４を経
て、双方向ビットシフタ５で1/16LFn-1値に変換され、
さらにEX−OR7で−1/16LFn-1（１の補数）となり、セレ
クタ８を経てRAM3の“C1"番地に書き込まれる。
“B"、セレクタ６は“B"で双方向ビットシフタ５のシフ
ト量を1/16、EX−OR7の制御信号（キ）を“1"として１
の補数をとるように、セレクタ８は“A"に、またRAM3の
読み出しアドレスは“B1"、書き込みアドレスは“C1"に
セットする。RAM3の“B1"番地から読み出された１サン
プル前の差分PCMデコードされた信号LFn-1はＤフリップ
フロップ21に一度ラッチされ、その後セレクタ４を経
て、双方向ビットシフタ５で1/16LFn-1値に変換され、
さらにEX−OR7で−1/16LFn-1（１の補数）となり、セレ
クタ８を経てRAM3の“C1"番地に書き込まれる。
（３） シーケンサの制御信号により、RAM3のアドレス
を“B1"とし、読み出し信号LFn-1をＤフリップフロップ
９にラッチする。
を“B1"とし、読み出し信号LFn-1をＤフリップフロップ
９にラッチする。
（４） シーケンサの制御信号によりRAM3の読み出しア
ドレスは“C1"、書き込みアドレスは“D1"とし、セレク
タ８は“Ｂ側”とし、ディジタル加算器11のキャリー入
力（コ）は“1"とセットする。
ドレスは“C1"、書き込みアドレスは“D1"とし、セレク
タ８は“Ｂ側”とし、ディジタル加算器11のキャリー入
力（コ）は“1"とセットする。
RAM3の読み出し信号−1/16LFn-1（１の補数）をＤフ
リップフロップ10にラッチし、その後ディジタル加算器
11で加算し、演算結果15/16LFn-1をオーバーフローリミ
ッタ12、セレクタ８を経て、RAM3のアドレス“D1"に書
き込む。
リップフロップ10にラッチし、その後ディジタル加算器
11で加算し、演算結果15/16LFn-1をオーバーフローリミ
ッタ12、セレクタ８を経て、RAM3のアドレス“D1"に書
き込む。
（５） シーケンサの制御信号によりRAM3のアドレスを
“D1"とし、読み出し信号15/16LFn-1をフリップフロッ
プ９にラッチする。
“D1"とし、読み出し信号15/16LFn-1をフリップフロッ
プ９にラッチする。
（６） シーケンサの制御信号により、RAM3の読み出し
アドレスは“A1",書き込みアドレスは“E1"とし、セレ
クタ８は“Ｂ側”とし、ディジタル加算器11のキャリー
入力は“0"とセットする。RAM3の読み出し信号DLFnをＤ
フリップフロップ16にラッチし、その後ディジタル加算
器11で加算し（DLFn＋15/16LFn-1）、演算結果LFnをオ
ーバーフローリミッタ12、セレクタ８を経て、RAM3のア
ドレス“E1"に書き込む。
アドレスは“A1",書き込みアドレスは“E1"とし、セレ
クタ８は“Ｂ側”とし、ディジタル加算器11のキャリー
入力は“0"とセットする。RAM3の読み出し信号DLFnをＤ
フリップフロップ16にラッチし、その後ディジタル加算
器11で加算し（DLFn＋15/16LFn-1）、演算結果LFnをオ
ーバーフローリミッタ12、セレクタ８を経て、RAM3のア
ドレス“E1"に書き込む。
以上のシーケンスでLFチャンネル信号の準瞬時圧伸差
分PCMデコードが完了し、その後続けて同様の手順でRF
チャンネル、Ｃチャンネル、Ｓチャンネルのデコードを
行う。結果として第１図の様にRAM3のアドレス“E1",
“E2",“E3",“E4"にLFn,RFn,Cn,Snが格納される。
分PCMデコードが完了し、その後続けて同様の手順でRF
チャンネル、Ｃチャンネル、Ｓチャンネルのデコードを
行う。結果として第１図の様にRAM3のアドレス“E1",
“E2",“E3",“E4"にLFn,RFn,Cn,Snが格納される。
次にチャンネルミックス演算における第（１）式の演
算シーケンスを説明する。まず第１ステップとして0.7
倍のＣチャンネル信号の演算について説明する。
算シーケンスを説明する。まず第１ステップとして0.7
倍のＣチャンネル信号の演算について説明する。
0.7倍を２のべき乗表現すると、 0.7≒2-1＋2-3＋2-4＋2-7 …（２） となる。精度はいくらでも向上できるが、ハードウェア
の演算処理時間とも関係があるので、とりあえず（２）
の近似式を用いる。
の演算処理時間とも関係があるので、とりあえず（２）
の近似式を用いる。
（７） シーケンサの制御信号よりRAM3のアドレスを
“E3"とし、読み出し信号CnをＤフリップフロップ21に
ラッチする。
“E3"とし、読み出し信号CnをＤフリップフロップ21に
ラッチする。
（８） シーケンサの制御信号よりセレクタ４は“Ｂ
側”、セレクタ６は“Ｂ側”で双方向ビットシフタ５を
2-1倍とし、EX−OR7の制御信号（キ）は“0"、セレクタ
８は“Ａ側”を、さらにRAM3の書き込みアドレスを“F
3"とする。
側”、セレクタ６は“Ｂ側”で双方向ビットシフタ５を
2-1倍とし、EX−OR7の制御信号（キ）は“0"、セレクタ
８は“Ａ側”を、さらにRAM3の書き込みアドレスを“F
3"とする。
Ｄフリップフロップ21のラッチ信号Cnはセレクタ４を
経て双方向ビットシフタ５で1/2Cnとなり、EX−OR7、セ
レクタ８を通り、RAM3の“F3"番地として書き込まれ
る。
経て双方向ビットシフタ５で1/2Cnとなり、EX−OR7、セ
レクタ８を通り、RAM3の“F3"番地として書き込まれ
る。
（９） シーケンサ17の制御信号よりRAM3のアドレスを
“F3"とし、読み出し信号1/2CnをＤフリップフロップ10
にラッチする。
“F3"とし、読み出し信号1/2CnをＤフリップフロップ10
にラッチする。
（10） シーケンサ17の制御信号よりRAM3のアドレスを
“E3"とし、読み出し信号CnをＤフリップフロップ21に
ラッチする。
“E3"とし、読み出し信号CnをＤフリップフロップ21に
ラッチする。
（11） シーケンサ17の制御信号よりセレクタ４は“Ｂ
側”、セレクタ６は“Ｂ側”で双方向ビットシフタ５を
2-2倍とし、EX−OR7の制御信号（キ）は“0"、セレクタ
８は“Ａ側”を、さらにRAM3の書き込みアドレスを“F
3"とする。
側”、セレクタ６は“Ｂ側”で双方向ビットシフタ５を
2-2倍とし、EX−OR7の制御信号（キ）は“0"、セレクタ
８は“Ａ側”を、さらにRAM3の書き込みアドレスを“F
3"とする。
Ｄフリップフロップ21のラッチ信号Cnはセレクタ４を
経て双方向ビットシフタ５で1/4CnとなりEX−OR7,セレ
クタ８を通り、RAM3の“F3"番地に書込まれる。
経て双方向ビットシフタ５で1/4CnとなりEX−OR7,セレ
クタ８を通り、RAM3の“F3"番地に書込まれる。
（12） シーケンサ17の制御信号よりRAM3のアドレスを
“F3"とし、読み出し信号1/4CnをＤフリップフロップ９
にラッチする （13） シーケンサ17の制御信号よりディジタル加算器
11のキャリ入力（コ）は“0"、セレクタ８は“Ｂ側”
を、RAM3の書き込みアドレスを“F3"とする。
“F3"とし、読み出し信号1/4CnをＤフリップフロップ９
にラッチする （13） シーケンサ17の制御信号よりディジタル加算器
11のキャリ入力（コ）は“0"、セレクタ８は“Ｂ側”
を、RAM3の書き込みアドレスを“F3"とする。
Ｄフリップフロップ９と10にラッチされている1/2Cn
と1/4Cnを加算器11で加算しオーバーフローリミッタ1
2、セレクタ８を経てRAM3のアドレス“F3"に（1/2＋1/
4）Cnを書き込む。
と1/4Cnを加算器11で加算しオーバーフローリミッタ1
2、セレクタ８を経てRAM3のアドレス“F3"に（1/2＋1/
4）Cnを書き込む。
以上のシーケンスを繰り返し第（３）式 0.7Cn≒2-1Cn＋2-2Cn ＋2-4・Cn＋2-7・Cn …（３） の演算を実行し、最後に0.7CnをRAM3アドレス“F3"に格
納する。
納する。
次に第２ステップとして0.7倍のＳチャンネル信号の
演算を実行するが、演算過程は0.7Cnと同様であるの
で、説明は省略する。演算結果はRAM3アドレス“F4"に
0.7Snを格納する。
演算を実行するが、演算過程は0.7Cnと同様であるの
で、説明は省略する。演算結果はRAM3アドレス“F4"に
0.7Snを格納する。
次に第３ステップとして、LFn＋0.7Cn＋0.7Snの演算
について説明する。
について説明する。
（14） シーケンサ17の制御信号によりRAM3のアドレス
を“F3"とし読み出し信号0.7CnをＤフリップフロップ９
にラッチする。
を“F3"とし読み出し信号0.7CnをＤフリップフロップ９
にラッチする。
（15） シーケンサ17の制御信号によりRAM3のアドレス
を“F4"とし、読み出し信号0.7SnをＤフリップフロップ
10にラッチする。
を“F4"とし、読み出し信号0.7SnをＤフリップフロップ
10にラッチする。
（16） シーケンサ17の制御信号によりディジタル加算
器11のキャリー入力は“0"、セレクタ８は“Ｂ側”、ま
たRAM3のアドレスを“F1"とする。
器11のキャリー入力は“0"、セレクタ８は“Ｂ側”、ま
たRAM3のアドレスを“F1"とする。
Ｄフリップフロップ9,10に格納されている0.7Cnと0.7
Snを加算器11で加算し、オーバフローリミッタ12、セレ
クタ８を経て、RAM3の“F1"番地に0.7Cn＋0.7Snを書込
む。
Snを加算器11で加算し、オーバフローリミッタ12、セレ
クタ８を経て、RAM3の“F1"番地に0.7Cn＋0.7Snを書込
む。
（17） シーケンサ17の制御信号により、RAM3のアドレ
スを“E1"とし、読み出し信号LFnをＤフリップフロップ
９にラッチする。
スを“E1"とし、読み出し信号LFnをＤフリップフロップ
９にラッチする。
（18） シーケンサ17の制御信号によりRAM3のアドレス
を“F1"とし、読み出し信号0.7Cn＋0.7SnをＤフリップ
フロップ10にラッチする。
を“F1"とし、読み出し信号0.7Cn＋0.7SnをＤフリップ
フロップ10にラッチする。
（19） シーケンサ17の制御信号によりディジタル加算
器11のキャリー入力は“0",セレクタ８は“Ｂ側",またR
AM3のアドレスを“F1"とする。
器11のキャリー入力は“0",セレクタ８は“Ｂ側",またR
AM3のアドレスを“F1"とする。
Ｄフリップフロップ9,10に格納されているLFnと0.7Cn
＋0.7Snを加算器11で加算し、オーバーリミッタ12、セ
レクタ８を経てRAM3の“F1"番地にLFn＋0.7Cn＋0.7S
n（＝Ln）を書き込む。
＋0.7Snを加算器11で加算し、オーバーリミッタ12、セ
レクタ８を経てRAM3の“F1"番地にLFn＋0.7Cn＋0.7S
n（＝Ln）を書き込む。
以上のシーケンスでチャンネル信号が演算できたが、
Ｒチャンネル信号も同様のシーケンスで求まるので説明
を省略する。
Ｒチャンネル信号も同様のシーケンスで求まるので説明
を省略する。
準瞬時圧伸差分PCM信号のデコードと、チャンネルミ
ックス機能の全シーケンスを見積って150シーケンスと
しても、音声のサンプリングレートは32KHzなので、１
シーケンス当たり1/32KHz÷150≒200（ns）の演算時間
をとることができ、ディジタルデータによるチャンネル
ミックス回路の実現及び準瞬時伸差分PCM信号のデコー
ド回路との共用も充分可能である。
ックス機能の全シーケンスを見積って150シーケンスと
しても、音声のサンプリングレートは32KHzなので、１
シーケンス当たり1/32KHz÷150≒200（ns）の演算時間
をとることができ、ディジタルデータによるチャンネル
ミックス回路の実現及び準瞬時伸差分PCM信号のデコー
ド回路との共用も充分可能である。
なお、上記実施例では、信号の一時記憶のためにRAM
を用いたが、RAMを用いず、入力データレジスタ、補助
レジスタ、出力レジスタ等の専用レジスタと信号セレク
タとで一時記憶を実現させた構成でもよく、上記実施例
と全く同様の効果を奏する。
を用いたが、RAMを用いず、入力データレジスタ、補助
レジスタ、出力レジスタ等の専用レジスタと信号セレク
タとで一時記憶を実現させた構成でもよく、上記実施例
と全く同様の効果を奏する。
以上の様に、この発明によれば、音声２チャンネルの
ハイビジョン音声受信装置において、３−１方式４チャ
ンネルプログラムをディジタル信号のままで２チャンネ
ルに合成するようにしたので、D/A変換器、LPFはそれぞ
れ２チャンネル分でよく、またアナログ部品も少なく回
路構成を簡潔にすることができ、またチャンネル回路も
ビットシフトと加算器を組み合わせた乗算器で表現する
ことにより、準瞬時圧伸差分PCMデコーダの回路と共用
化することができ、ディジタル回路規模もほとんど増加
することなく、チャンネル回路を比較的簡単にLSI化す
ることができ、信頼性、性能は向上し、さらにトータル
コストも下げられるものが得られる効果がある。
ハイビジョン音声受信装置において、３−１方式４チャ
ンネルプログラムをディジタル信号のままで２チャンネ
ルに合成するようにしたので、D/A変換器、LPFはそれぞ
れ２チャンネル分でよく、またアナログ部品も少なく回
路構成を簡潔にすることができ、またチャンネル回路も
ビットシフトと加算器を組み合わせた乗算器で表現する
ことにより、準瞬時圧伸差分PCMデコーダの回路と共用
化することができ、ディジタル回路規模もほとんど増加
することなく、チャンネル回路を比較的簡単にLSI化す
ることができ、信頼性、性能は向上し、さらにトータル
コストも下げられるものが得られる効果がある。
第１図はこの発明の一実施例によるハイビジョン音声受
信装置のチャンネルミックス回路及び準瞬時圧伸差分PC
Mデコーダのブロック図、第２図は準瞬時圧伸差分PCMデ
コーダの原理を示すブロック図、第３図はディジタルチ
ャンネルミックス回路を用いた２チャンネル音声のハイ
ビジョンテレビジョン受信機の音声部の構成図、第４図
はアナログによるチャンネルミックス回路を用いた２チ
ャンネル音声のハイビジョンテレビジョン受信機の音声
部の構成図である。 ３はRAM、５は双方向ビットシフタ、７は補数器、11は
ディジタル加算器、17はシーケンサ、18はブログラムで
ある。 なお、図中同一符号は同一、又は相当部分を示す。
信装置のチャンネルミックス回路及び準瞬時圧伸差分PC
Mデコーダのブロック図、第２図は準瞬時圧伸差分PCMデ
コーダの原理を示すブロック図、第３図はディジタルチ
ャンネルミックス回路を用いた２チャンネル音声のハイ
ビジョンテレビジョン受信機の音声部の構成図、第４図
はアナログによるチャンネルミックス回路を用いた２チ
ャンネル音声のハイビジョンテレビジョン受信機の音声
部の構成図である。 ３はRAM、５は双方向ビットシフタ、７は補数器、11は
ディジタル加算器、17はシーケンサ、18はブログラムで
ある。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】準瞬時圧伸差分PCM方式で圧縮された４チ
ャンネルPCM音声プログラム（サンプリング周波数fs）
を伸長し、その後第（１）式に従ってリークを持った不
完全積分を行い、元のPCM信号にデコードし、 LFn:n番目の前方左チャンネル RFn:n番目の前方右チャンネル Cn :n番目のセンターチャンネル Sn :n番目のサラウンドチャンネル DLFn,DRFn,DCn,DSn:伸長された各チャンネルの差分PCM
信号 K :1以上の整数 さらに第（２）式に従って２チャンネル音声プログラム
に合成し、２チャンネル音声再生を行う Ln＝LFn＋0.7Cn＋0.7Sn Rn＝RFn＋0.7Cn＋0.7Sn …（２） ハイビジョン音声受信装置において、 データバス上に、LFn,RFn,Cn,Snの各チャンネル信号等
の信号処理の途中演算結果を一時記憶するレジスタ（ま
たはRAM）、２のべき乗分の１倍又は２のべき乗倍の値
を得るビットシフトを行う双方向ビットシフタ、負数に
変換するための補数器、ディジタル加算器を有し、プロ
グラム制御により前記各素子間でデータ転送をデータバ
スを介して行える構成の信号処理回路を備え、 準瞬時圧伸差分PCM音声プログラムの伸長を前記双方向
ビットシフタの２のべき乗倍方向のビットシフトにて行
い、 第（１）式は前記双方向ビットシフタの２のべき乗分の
１倍方向のビットシフトと前記補数器とで−2-K・LFn-1
を求め、その後前記ディジタル加算器にてLFn,RFn,Cn,S
nの計算を行い、 また２チャンネル音声プログラムへの合成は、 0.7倍の係数を （ｎは１以上の整数、bMは０もしくは１）と２のべき乗
に表現し、 第（２）式を第（３）式の様に全て加算式に変換し、 2-M倍を前記双方向ビットシフタによるビットシフトに
より、加算を前記ディジタル加算器により、繰り返し実
行することにより、上記第（２）式を演算し、 準瞬時圧伸差分PCMデコード及び２チャンネルへの合成
演算において同一の前記双方向ビットシフタと前記ディ
ジタル加算器を時分割で用い、 しかも１サンプル分の全ての演算を1/fs時間以内に終了
するようにしたことを特徴とするハイビジョン音声受信
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119166A JP2877833B2 (ja) | 1989-05-12 | 1989-05-12 | ハイビジョン音声受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119166A JP2877833B2 (ja) | 1989-05-12 | 1989-05-12 | ハイビジョン音声受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299398A JPH02299398A (ja) | 1990-12-11 |
| JP2877833B2 true JP2877833B2 (ja) | 1999-04-05 |
Family
ID=14754545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119166A Expired - Fee Related JP2877833B2 (ja) | 1989-05-12 | 1989-05-12 | ハイビジョン音声受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877833B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049770A (en) * | 1996-05-21 | 2000-04-11 | Matsushita Electric Industrial Co., Ltd. | Video and voice signal processing apparatus and sound signal processing apparatus |
| KR100370413B1 (ko) * | 1996-06-30 | 2003-04-10 | 삼성전자 주식회사 | 다채널 오디오 데이타의 재현시 채널수 변환방법 및 장치 |
-
1989
- 1989-05-12 JP JP1119166A patent/JP2877833B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02299398A (ja) | 1990-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |