JP2872025B2 - 伝送遅延時間安定方式 - Google Patents
伝送遅延時間安定方式Info
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- JP2872025B2 JP2872025B2 JP5311784A JP31178493A JP2872025B2 JP 2872025 B2 JP2872025 B2 JP 2872025B2 JP 5311784 A JP5311784 A JP 5311784A JP 31178493 A JP31178493 A JP 31178493A JP 2872025 B2 JP2872025 B2 JP 2872025B2
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- Japan
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- synchronous
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- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は伝送遅延時間安定方式に
関し、特にＰＣＭ多重化装置における非同期／同期デー
タ信号変換回路および同期／非同期データ信号変換回路
における伝送遅延時間の安定化を図る伝送遅延時間安定
方式に関する。
関し、特にＰＣＭ多重化装置における非同期／同期デー
タ信号変換回路および同期／非同期データ信号変換回路
における伝送遅延時間の安定化を図る伝送遅延時間安定
方式に関する。
【０００２】
【従来の技術】ＰＣＭ多重化装置における非同期／同期
データ信号変換回路および同期／非同期データ信号変換
回路の従来の代表例を図２に示す。
データ信号変換回路および同期／非同期データ信号変換
回路の従来の代表例を図２に示す。
【０００３】図２に示す従来例は、外部の非同期側から
低速の非同期データ１５１を非同期側クロック１５２と
ともに受け、これを低速の同期データ１５３に変換して
伝送路１５０に送出する非同期／同期変換回路１０１
と、装置側同期クロック１５４を受けて同期側クロック
１５９を発生し非同期／同期データ信号変換回路１０１
に供給する同期側クロック作成回路１１０と、伝送路１
５０を介して送信側から受信した低速の同期データ１５
３を同期側クロック１５５とともに受けて低速の非同期
データ１５６に変換出力する同期／非同期データ信号変
換回路１０２と、非同期側の外部装置に同期した外部装
置同期クロック１５７を受けて非同期クロック１５８を
発生して同期／非同期データ信号変換回路１０２に供給
する非同期側クロック作成回路１２０とを備え、電源投
入時または伝送路障害復旧時には、回路内部に保持され
るデータ数によって伝送遅延時間が決定されていた。
低速の非同期データ１５１を非同期側クロック１５２と
ともに受け、これを低速の同期データ１５３に変換して
伝送路１５０に送出する非同期／同期変換回路１０１
と、装置側同期クロック１５４を受けて同期側クロック
１５９を発生し非同期／同期データ信号変換回路１０１
に供給する同期側クロック作成回路１１０と、伝送路１
５０を介して送信側から受信した低速の同期データ１５
３を同期側クロック１５５とともに受けて低速の非同期
データ１５６に変換出力する同期／非同期データ信号変
換回路１０２と、非同期側の外部装置に同期した外部装
置同期クロック１５７を受けて非同期クロック１５８を
発生して同期／非同期データ信号変換回路１０２に供給
する非同期側クロック作成回路１２０とを備え、電源投
入時または伝送路障害復旧時には、回路内部に保持され
るデータ数によって伝送遅延時間が決定されていた。
【０００４】
【発明が解決しようとする課題】上述した従来の非同期
／同期および同期／非同期データ信号変換回路では、電
源のオン／オフまたは伝送路障害発生時に回路内部に保
持されるデータ数が変化し、伝送遅延時間が変動してし
まうという問題点があった。
／同期および同期／非同期データ信号変換回路では、電
源のオン／オフまたは伝送路障害発生時に回路内部に保
持されるデータ数が変化し、伝送遅延時間が変動してし
まうという問題点があった。
【０００５】本発明の目的は上述した問題点を解決し、
電源のオン／オフまたは伝送路障害発生時においても伝
送遅延時間の変動しない伝送遅延時間安定方式を提供す
ることにある。
電源のオン／オフまたは伝送路障害発生時においても伝
送遅延時間の変動しない伝送遅延時間安定方式を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の方式は、ＰＣＭ
多重化装置の非同期／同期変換を行なう送信側と、伝送
路を介して前記送信側から同期データを受け同期／非同
期変換を行なう受信側とにおける伝送遅延時間の変動を
排除して安定化を図る伝送遅延時間安定方式であって、
外部の非同期側から低速の非同期データを非同期側クロ
ックとともに受け低速の同期データに変換して伝送路に
送出する同期／非同期データ信号変換回路と；装置側同
期クロックを受けて同期側クロックを作成し前記非同期
／同期データ信号変換回路に供給する同期側クロック作
成回路と、前記非同期側クロックのカウント値にもとづ
いて前記同期側クロック作成回路へ動作許可信号を供給
する第一のカウント回路と、装置伝送路の障害発生時に
前記非同期／同期データ信号変換回路と前記第一のカウ
ント回路とをリセットする第一の伝送路監視回路とを有
する第一の伝送遅延時間安定回路と；を備えた送信側
と、前記伝送路を介して送信側の前記同期／非同期デー
タ信号変換回路から受信した低速の同期データを低速の
非同期データに変換する同期／非同期データ信号変換回
路と；非同期側の外部装置に同期した外部装置同期クロ
ックを受けて非同期側クロックを作成し前記同期／非同
期データ変換回路に供給する非同期側クロック発生回路
と、同期側クロックのカウント値にもとづき前記非同期
側クロック作成回路へ動作許可信号を供給する第二のカ
ウント回路と、伝送路の障害発生時に前記同期／非同期
データ信号変換回路と前記第二のカウント回路とをリセ
ットする第二の伝送路監視回路とを有する第二の伝送遅
延時間安定回路と；を備えた受信側とを含んで伝送時間
の変動を安定化する構成を有する。
多重化装置の非同期／同期変換を行なう送信側と、伝送
路を介して前記送信側から同期データを受け同期／非同
期変換を行なう受信側とにおける伝送遅延時間の変動を
排除して安定化を図る伝送遅延時間安定方式であって、
外部の非同期側から低速の非同期データを非同期側クロ
ックとともに受け低速の同期データに変換して伝送路に
送出する同期／非同期データ信号変換回路と；装置側同
期クロックを受けて同期側クロックを作成し前記非同期
／同期データ信号変換回路に供給する同期側クロック作
成回路と、前記非同期側クロックのカウント値にもとづ
いて前記同期側クロック作成回路へ動作許可信号を供給
する第一のカウント回路と、装置伝送路の障害発生時に
前記非同期／同期データ信号変換回路と前記第一のカウ
ント回路とをリセットする第一の伝送路監視回路とを有
する第一の伝送遅延時間安定回路と；を備えた送信側
と、前記伝送路を介して送信側の前記同期／非同期デー
タ信号変換回路から受信した低速の同期データを低速の
非同期データに変換する同期／非同期データ信号変換回
路と；非同期側の外部装置に同期した外部装置同期クロ
ックを受けて非同期側クロックを作成し前記同期／非同
期データ変換回路に供給する非同期側クロック発生回路
と、同期側クロックのカウント値にもとづき前記非同期
側クロック作成回路へ動作許可信号を供給する第二のカ
ウント回路と、伝送路の障害発生時に前記同期／非同期
データ信号変換回路と前記第二のカウント回路とをリセ
ットする第二の伝送路監視回路とを有する第二の伝送遅
延時間安定回路と；を備えた受信側とを含んで伝送時間
の変動を安定化する構成を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例の構成図であ
る。
る。
【０００９】本実施例は、非同期／同期データ信号変換
回路３と、第一の伝送遅延時間安定回路としての伝送遅
延時間安定回路１とを有し、伝送遅延時間安定回路１は
装置側同期クロック５４にもとづき同期側クロック７１
を作成する同期側クロック作成回路１０と、同期側クロ
ック作成回路１０に接続され、非同期側クロック５２を
８パルスカウントして動作許可信号７２を発生し同期側
クロック作成回路１０へ第一のカウント回路としての８
パルスカウント回路２０と、伝送路障害５５発生時に非
同期／同期データ信号変換回路３と８パルスカウント回
路２０とにリセット信号７３を送信する第一の伝送路監
視回路としての伝送路監視回路３０とを有する。非同期
／同期データ信号変換回路３は、非同期側クロックの入
力により変換した同期データ５３を出力する。また、非
同期／同期変換のため、内部に少なくとも１つのデータ
を保持しなければならない。
回路３と、第一の伝送遅延時間安定回路としての伝送遅
延時間安定回路１とを有し、伝送遅延時間安定回路１は
装置側同期クロック５４にもとづき同期側クロック７１
を作成する同期側クロック作成回路１０と、同期側クロ
ック作成回路１０に接続され、非同期側クロック５２を
８パルスカウントして動作許可信号７２を発生し同期側
クロック作成回路１０へ第一のカウント回路としての８
パルスカウント回路２０と、伝送路障害５５発生時に非
同期／同期データ信号変換回路３と８パルスカウント回
路２０とにリセット信号７３を送信する第一の伝送路監
視回路としての伝送路監視回路３０とを有する。非同期
／同期データ信号変換回路３は、非同期側クロックの入
力により変換した同期データ５３を出力する。また、非
同期／同期変換のため、内部に少なくとも１つのデータ
を保持しなければならない。
【００１０】また受信側には同期／非同期データ信号変
換回路４と、第二の伝送遅延時間安定回路としての伝送
遅延時間安定回路２とを有し、伝送遅延時間安定回路２
は、外部装置同期クロック５８にもとづいて非同期側の
非同期クロック７４を作成する非同期側クロック作成回
路４０と、非同期側クロック作成回路４０に接続され同
期側クロック５６を８パルスカウントして非同期側クロ
ック作成回路４０へ動作許可信号７５を送出する第二の
カウント回路としての８パルスカウント回路５０と、伝
送路障害５９発生時に同期／非同期データ信号変換回路
４と８パルスカウント回路５０にリセット信号７６を送
出する第二の伝送路監視回路としての伝送路監視回路６
０とを有する。
換回路４と、第二の伝送遅延時間安定回路としての伝送
遅延時間安定回路２とを有し、伝送遅延時間安定回路２
は、外部装置同期クロック５８にもとづいて非同期側の
非同期クロック７４を作成する非同期側クロック作成回
路４０と、非同期側クロック作成回路４０に接続され同
期側クロック５６を８パルスカウントして非同期側クロ
ック作成回路４０へ動作許可信号７５を送出する第二の
カウント回路としての８パルスカウント回路５０と、伝
送路障害５９発生時に同期／非同期データ信号変換回路
４と８パルスカウント回路５０にリセット信号７６を送
出する第二の伝送路監視回路としての伝送路監視回路６
０とを有する。
【００１１】同期／非同期データ信号変換回路４は、伝
送路７０を介して同期データ５３を入力し同期側クロッ
ク５６により非同期データ５７を出力する。また非同期
／同期データ信号変換回路３と同様に非同期／同期変換
のため内部に少なくとも１つのデータを保持しなければ
ならない。
送路７０を介して同期データ５３を入力し同期側クロッ
ク５６により非同期データ５７を出力する。また非同期
／同期データ信号変換回路３と同様に非同期／同期変換
のため内部に少なくとも１つのデータを保持しなければ
ならない。
【００１２】次に、本実施例の動作について説明する。
【００１３】本実施例では、非同期／同期データ信号変
換回路３と同期／非同期データ信号変換回路４の内部保
持データを共に８バイトに設定しているため、カウント
回路としては８パルスカウント回路２０と５０とを用
い、１クロックで１バイトのデータが入力されるものと
する。
換回路３と同期／非同期データ信号変換回路４の内部保
持データを共に８バイトに設定しているため、カウント
回路としては８パルスカウント回路２０と５０とを用
い、１クロックで１バイトのデータが入力されるものと
する。
【００１４】８パルスカウント回路２０は、非同期側ク
ロック５２の入力を８パルスカウントするまでは同期側
クロック作成回路１０へ動作許可信号７２を送出しな
い。従って、この間非同期／同期データ信号変換回路３
は、同期側クロック７１の供給がないので同期データ５
３を出力せず非同期データ５１を内部に保持する。８パ
ルスカウント回路２０は、非同期側クロック５２を８パ
ルスカウントすると同期側クロック作成回路１０に動作
許可信号７２を送出する。非同期／同期データ信号変換
回路３は、８バイトのデータを保持し通常の通信状態と
なる。伝送路監視回路３０は伝送路障害５５の有無を認
識し、伝送路障害５５発生時にリセット信号７３を送出
して非同期／同期データ信号変換回路３と８パルスカウ
ント回路２０とをそれぞれリセット状態にする。伝送路
障害が復旧すると、非同期／同期データ信号変換回路３
と８パルスカウント回路２０のリセットを解除する。リ
セット解除後、非同期／同期データ信号変換回路３と８
パルスカウント回路２０は上述した動作を繰り返し、非
同期／同期データ信号変換回路３は８バイトのデータを
内部に保持する。
ロック５２の入力を８パルスカウントするまでは同期側
クロック作成回路１０へ動作許可信号７２を送出しな
い。従って、この間非同期／同期データ信号変換回路３
は、同期側クロック７１の供給がないので同期データ５
３を出力せず非同期データ５１を内部に保持する。８パ
ルスカウント回路２０は、非同期側クロック５２を８パ
ルスカウントすると同期側クロック作成回路１０に動作
許可信号７２を送出する。非同期／同期データ信号変換
回路３は、８バイトのデータを保持し通常の通信状態と
なる。伝送路監視回路３０は伝送路障害５５の有無を認
識し、伝送路障害５５発生時にリセット信号７３を送出
して非同期／同期データ信号変換回路３と８パルスカウ
ント回路２０とをそれぞれリセット状態にする。伝送路
障害が復旧すると、非同期／同期データ信号変換回路３
と８パルスカウント回路２０のリセットを解除する。リ
セット解除後、非同期／同期データ信号変換回路３と８
パルスカウント回路２０は上述した動作を繰り返し、非
同期／同期データ信号変換回路３は８バイトのデータを
内部に保持する。
【００１５】同様に、同期／非同期データ信号変換回路
４においても、８パルスカウント回路５０にて同期側ク
ロック５６をカウントし、同期／非同期データ信号変換
回路４内に８バイトのデータを保持する。伝送路障害５
９発生時、伝送路監視回路６０は同期／非同期データ信
号変換回路４と８パルスカウント回路６０にリセット信
号７６を送出し、これらをリセット状態にする。リセッ
ト解除後、同期／非同期データ信号変換回路４と８パル
スカウント回路５０は上述した動作を繰り返し、同期／
非同期データ信号変換回路４は８バイトのデータを内部
に保持する。
４においても、８パルスカウント回路５０にて同期側ク
ロック５６をカウントし、同期／非同期データ信号変換
回路４内に８バイトのデータを保持する。伝送路障害５
９発生時、伝送路監視回路６０は同期／非同期データ信
号変換回路４と８パルスカウント回路６０にリセット信
号７６を送出し、これらをリセット状態にする。リセッ
ト解除後、同期／非同期データ信号変換回路４と８パル
スカウント回路５０は上述した動作を繰り返し、同期／
非同期データ信号変換回路４は８バイトのデータを内部
に保持する。
【００１６】次に、上述した非同期／同期データ信号変
換回路３と同期／非同期データ信号変換回路４とをデー
タ速度が６４ｋｂｐｓで使用した場合の伝送遅延時間が
一定に保たれることを数値例で示す。
換回路３と同期／非同期データ信号変換回路４とをデー
タ速度が６４ｋｂｐｓで使用した場合の伝送遅延時間が
一定に保たれることを数値例で示す。
【００１７】データ速度が６４ｋｂｐｓの場合、データ
を１バイト伝送するのに１２５μｓ時間がかかる。回路
内には８バイトのデータが保持されるので、伝送遅延時
間は８バイト×１２５μｓ＝１ｍｓとなる。全体の遅延
時間は、非同期／同期データ信号変換回路３の遅延時間
＋同期／非同期データ信号変換回路４の遅延時間である
から１ｍｓ＋１ｍｓ＝２ｍｓとなる。
を１バイト伝送するのに１２５μｓ時間がかかる。回路
内には８バイトのデータが保持されるので、伝送遅延時
間は８バイト×１２５μｓ＝１ｍｓとなる。全体の遅延
時間は、非同期／同期データ信号変換回路３の遅延時間
＋同期／非同期データ信号変換回路４の遅延時間である
から１ｍｓ＋１ｍｓ＝２ｍｓとなる。
【００１８】以上の値は、８パルスカウント回路５０に
よって常に一定に保たれ、電源オン／オフや伝送路障害
が発生しても変化することはない。
よって常に一定に保たれ、電源オン／オフや伝送路障害
が発生しても変化することはない。
【００１９】また、８パルスカウント回路５０のカウン
ト数を変更することで、非同期／同期データ信号変換回
路４内に保持されるデータ数が変わり、伝送遅延時間を
変更することができる。
ト数を変更することで、非同期／同期データ信号変換回
路４内に保持されるデータ数が変わり、伝送遅延時間を
変更することができる。
【００２０】
【発明の効果】以上説明したように本発明は、ＰＣＭ多
重化装置における非同期／同期データ信号変換回路およ
び同期／非同期データ信号変換回路における伝送時間の
安定化を図ることにより、電源のオン／オフ時もしくは
障害復旧後に常に一定の伝送遅延時間を保つことができ
る効果を有する。
重化装置における非同期／同期データ信号変換回路およ
び同期／非同期データ信号変換回路における伝送時間の
安定化を図ることにより、電源のオン／オフ時もしくは
障害復旧後に常に一定の伝送遅延時間を保つことができ
る効果を有する。
【００２１】また、送信側と受信側の伝送遅延時間を一
定とすることができるため上りと下り、双方向回線での
伝送遅延時間も一定となり電力線監視システム等の厳し
い条件のシステムにも応用可能である効果を有する。
定とすることができるため上りと下り、双方向回線での
伝送遅延時間も一定となり電力線監視システム等の厳し
い条件のシステムにも応用可能である効果を有する。
【図１】本発明の一実施例の構成図である。
【図２】従来の非同期／同期および同期／非同期データ
信号変換回路の構成図である。
信号変換回路の構成図である。
１，２ 伝送遅延時間安定回路 ３ 非同期／同期データ信号変換回路 ４ 同期／非同期データ信号変換回路 １０ 同期側クロック作成回路 ２０ ８パルスカウント回路 ３０ 伝送路監視回路 ４０ 非同期側クロック作成回路 ５０ ８パルスカウント回路 ６０ 伝送路監視回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−165866（ＪＰ，Ａ) 特開 平４−37333（ＪＰ，Ａ) 特開 平３−250835（ＪＰ，Ａ) 特開 平６−268692（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 5/22 H04L 7/00 H04J 3/06 H04L 29/00
Claims (1)
- 【請求項１】 ＰＣＭ多重化装置の非同期／同期変換を
行なう送信側と、伝送路を介して前記送信側から同期デ
ータを受け同期／非同期変換を行なう受信側とにおける
伝送遅延時間の変動を排除して安定化を図る伝送遅延時
間安定方式であって、外部の非同期側から低速の非同期
データを非同期側クロックとともに受け低速の同期デー
タに変換して伝送路に送出する同期／非同期データ信号
変換回路と；装置側同期クロックを受けて同期側クロッ
クを作成し前記非同期／同期データ信号変換回路に供給
する同期側クロック作成回路と、前記非同期側クロック
のカウント値にもとづいて前記同期側クロック作成回路
へ動作許可信号を供給する第一のカウント回路と、装置
伝送路の障害発生時に前記非同期／同期データ信号変換
回路と前記第一のカウント回路とをリセットする第一の
伝送路監視回路とを有する第一の伝送遅延時間安定回路
と；を備えた送信側と、前記伝送路を介して送信側の前
記同期／非同期データ信号変換回路から受信した低速の
同期データを低速の非同期データに変換する同期／非同
期データ信号変換回路と；非同期側の外部装置に同期し
た外部装置同期クロックを受けて非同期側クロックを作
成し前記同期／非同期データ変換回路に供給する非同期
側クロック発生回路と、同期側クロックのカウント値に
もとづき前記非同期側クロック作成回路へ動作許可信号
を供給する第二のカウント回路と、伝送路の障害発生時
に前記同期／非同期データ信号変換回路と前記第二のカ
ウント回路とをリセットする第二の伝送路監視回路とを
有する第二の伝送遅延時間安定回路と；を備えた受信側
とを含んで伝送時間の変動を安定化することを特徴とす
る伝送遅延時間安定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311784A JP2872025B2 (ja) | 1993-12-13 | 1993-12-13 | 伝送遅延時間安定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311784A JP2872025B2 (ja) | 1993-12-13 | 1993-12-13 | 伝送遅延時間安定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162398A JPH07162398A (ja) | 1995-06-23 |
| JP2872025B2 true JP2872025B2 (ja) | 1999-03-17 |
Family
ID=18021435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311784A Expired - Lifetime JP2872025B2 (ja) | 1993-12-13 | 1993-12-13 | 伝送遅延時間安定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872025B2 (ja) |
-
1993
- 1993-12-13 JP JP5311784A patent/JP2872025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162398A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |