JP2870623B2 - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、読み出し専用半導体記
憶装置およびその製造方法に関し、特に、マスクＲＯＭ
と称されるＭＯＳ型半導体記憶装置およびその製造方法
に関する。

【０００２】

【従来の技術】読み出し専用半導体記憶装置では、高集
積度が得られることから、複数個のメモリセルを直列に
接続したセル配列をとるＮＡＮＤ型構造のものが主流と
なっている。この構成の記憶装置は、ＭＯＳ型トランジ
スタからなるメモリセルを電気的に直列状態に接続し、
書き込まれるデータに応じて、メモリセルに選択的に不
純物を導入して、所望のトランジスタのみをエンハンス
メント型からディプリーション型に転換したものであ
る。

【０００３】図４は、従来の読み出し専用半導体記憶装
置の製造方法を説明するための工程断面図である。従来
例を作製するには、まず、ｐ型半導体基板２０１上に、
フィールド酸化膜２０２とゲート酸化膜２０３とを、そ
れぞれ選択的に形成する。次に、リンを含有した多結晶
シリコン膜２０４およびタングステンシリサイド膜２０
５の２層構造からなるゲート電極を選択的に形成したの
ち、フォトレジスト２０６でメモリセル部を覆い、リン
イオンを注入して周辺回路部トランジスタのソース・ド
レイン領域にｎ^- 型拡散層２０７を形成する［図４の
（ａ）］。

【０００４】次に、半導体基板全面に酸化シリコン膜２
０８を形成し、タングステンシリサイド膜２０５に比べ
酸化シリコン膜２０８の方が十分エッチングレートが高
い雰囲気下で異方性エッチングを行い、ゲート電極の側
壁にのみ酸化シリコン膜２０８を残存させる。しかる
後、ヒ素イオンを注入して、メモリセル部および周辺回
路部トランジスタのソース・ドレイン領域となるｎ⁺ 型
拡散層２１０を形成する［図４の（ｂ）］。

【０００５】次に、フォトレジスト２１１をマスクに、
硼素イオンを導入してメモリセル部のフィールド酸化膜
２０２直下にｐ型拡散層２１２を形成する［図４の
（ｃ）］。このｐ型拡散層２１２は、メモリセル部トラ
ンジスタの素子分離性を高めるために形成される領域で
ある。

【０００６】次に、フォトレジスト２１３をマスクに所
望のメモリセルのチャネル領域にリンイオンを導入して
ｎ型コード拡散層２１４を形成する［図４の（ｄ）］。
最後に層間絶縁膜２１５を形成し、所望の位置にコンタ
クトホールを形成した後、Ａｌ配線２１６を形成すれば
本従来例の製造が完了する［図４の（ｅ）］。

【０００７】

【発明が解決しようとする課題】従来の読み出し専用半
導体記憶装置では、高い集積度を得るために、通常、メ
モリセル配列部の素子分離にはＬＯＣＯＳ分離が用いら
れている。ＬＯＣＯＳ分離は、製造上の容易さから広く
採用されている素子分離技術ではあるが、ゲート電極を
選択形成する過程で、図５に示すように、フィールド酸
化膜２０２の端部に、ゲート電極形成材である多結晶シ
リコン膜２０４が残り易く、紙面の前、後に存在する隣
接するゲート電極どうしを短絡させる。

【０００８】この不都合を回避するには、ゲート電極形
成時に、ゲート酸化膜２０３に比べ多結晶シリコンに対
するエッチングレートが十分高い雰囲気下で、多結晶シ
リコン膜２０４を十分に選択除去して多結晶シリコン膜
２０４にエッチング残りが発生しないようにする必要が
あるが、その場合には、ゲート酸化膜２０３が薄膜であ
るため、ストッパ機能が不十分で半導体基板表面に重大
な損傷を与えるという問題が起こる。

【０００９】

【課題を解決するための手段】本発明の読み出し専用半
導体記憶装置は、第１導電型の半導体基板上にゲート絶
縁膜を介して複数本のゲート電極が形成され、各ゲート
電極毎に複数個のＭＯＳトランジスタが形成されている
ものであって、同一のゲート電極に接続されたＭＯＳト
ランジスタ同士は、フィールド酸化膜を介することなく
高不純物濃度第１導電型拡散層のみによって分離されて
いることを特徴としている。

【００１０】また、その製造方法は、第１導電型の半導
体基板上に、ゲート絶縁膜を介して複数本のゲート電極
を形成する工程と、前記ゲート電極上および前記ゲート
絶縁膜上の所望の箇所に選択的に絶縁膜を形成する工程
と、前記絶縁膜直下の前記半導体基板表面に第１導電型
不純物イオンを選択的に導入する工程と、前記絶縁膜お
よび前記ゲート電極をマスクとして前記半導体基板の表
面に第２導電型不純物イオンを導入する工程と、選択さ
れた前記ゲート電極直下の前記半導体基板表面に第１導
電型または第２導電型不純物イオンを導入する工程とを
具備している。

【００１１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）、（ｂ）は、それぞれ本発明
の一実施例のメモリセルのゲート電極を含む部分の断面
図と、同ゲート電極を含まない部分の断面図である。同
図に示されるように、本実施例の、図４の（ｅ）に示す
従来例と相違する点は、メモリセル部にフィールド酸化
膜が形成されておらず、代わりにメモリセル部において
ゲート電極（１０４、１０５）およびゲート酸化膜１０
３上に酸化シリコン膜１０８が形成されている点であ
る。

【００１２】酸化シリコン膜１０８の直下には素子分離
用のｐ型拡散層１１２が形成されている、即ち、本実施
例では、隣接するメモリセル同士の分離は、ｐ型拡散層
１１２のみによって達成されている。

【００１３】次に、本実施例の、メモリセルのゲート電
極を含む部分の工程断面図である図２と、同ゲート電極
を含まない部分の工程断面図である図３を参照して本実
施例の製造方法について説明する。まず、ｐ型半導体基
板１０１上に膜厚３００〜４００ｎｍのフィールド酸化
膜１０２および膜厚１０〜２０ｎｍのゲート酸化膜１０
３をそれぞれ選択的に形成する。このとき、メモリセル
部にはフィールド酸化膜１０２を形成しない。次に、リ
ンを含有した膜厚５０〜２００ｎｍの多結晶シリコン膜
１０４および膜厚１００〜２００ｎｍのタングステンシ
リサイド膜１０５からなるゲート電極を紙面に対して平
行に複数本形成する。

【００１４】このゲート電極のパターニング工程におい
て、メモリセル部内にはフィールド酸化膜が存在してい
ないので、フィールド酸化膜の側壁に多結晶シリコン膜
のエッチング残滓が残ることはなくなり、ゲート電極間
の短絡事故の発生は防止される。ゲート電極形成後、フ
ォトレジスト１０６をマスクとしてメモリセル部以外の
ＭＯＳトランジスタのソース・ドレイン領域にリンイオ
ンを導入してｎ^- 型拡散層１０７を形成する［図２、図
３の（ａ）］。

【００１５】次に、化学気相成長法により半導体基板表
面に、膜厚１００〜５００ｎｍの酸化シリコン膜１０８
を形成し、将来メモリセル配列の素子分離領域となる領
域上にフォトレジスト１０９を選択的に形成する［図
２、図３の（ｂ）］。

【００１６】次に、酸化シリコン膜１０８に対してフォ
トレジスト１０９をマスクに異方性エッチングを行い、
メモリセル部においてメモリセルゲート電極と直交する
ように帯状に酸化シリコン膜１０８を残存させ、さらに
全ゲート電極の側壁にも酸化シリコン膜１０８を残存さ
せる。しかる後、メモリセル部を含むトランジスタのソ
ース・ドレイン領域にヒ素イオンを、加速エネルギー：
３０〜７０ｋｅＶ、ドーズ量：１〜５×１０¹⁵cm^-2で導
入してｎ⁺ 型拡散層１１０を形成する［図２、図３の
（ｃ）］。このとき、メモリセル部では、ゲート電極が
存在しない箇所で酸化シリコン膜１０８がマスクとして
働き、ｎ⁺ 型拡散層１１０は互いに分離された領域とし
て形成される。

【００１７】次に、フォトレジスト１１１をマスクにメ
モリセル部の酸化シリコン膜１０８直下の半導体基板上
に、硼素イオンを、加速エネルギー：１５０〜２００ｋ
ｅＶ、ドーズ量：１×１０¹²〜１×１０¹⁴cm^-2の条件で
導入し、ｐ型拡散層１１２を形成する［図２、図３の
（ｄ）］。このとき、メモリセル部のゲート電極の存在
している領域では、硼素イオンは、酸化シリコン膜１０
８、タングステンシリコン膜１０５、多結晶シリコン膜
１０４およびゲート酸化膜１０３を透過してｐ型半導体
基板の表面に達している。また、メモリセル部のゲート
電極の存在しない領域では、ｐ型拡散層１１２は深く形
成され、隣接するｎ⁺ 型拡散層１１０を分離する機能を
果たす。ここで、ｐ型拡散層１１２は不純物濃度の高い
領域であるので、耐圧低下を防ぐためにｎ⁺ 型拡散層１
１０とは接触することのないように形成することが重要
である。

【００１８】フォトレジスト１１３をマスクにリンイオ
ンを、加速エネルギー：３００〜４００ｋｅＶ、ドーズ
量：１×１０¹²〜１×１０¹⁴cm^-2で導入して所望のメモ
リセルトランジスタのチャネル領域にｎ型コード拡散層
１１４を形成し、このトランジスタをディプリーション
化する。

【００１９】ここで、ｎ型コード拡散層１１４は、接合
耐圧を確保するために素子分離用のｐ型拡散層１１２と
は接触することのないように形成する必要がある。従っ
て、ｎ型コード拡散層１１４形成時に酸化シリコン膜１
０８がマスク機能を果たすことができれば都合がよく、
そのため、酸化シリコン膜１０８の膜厚を、多結晶シリ
コン膜１０４およびタングステンシリサイド膜１０５の
複合膜厚より厚くすることが好ましい。この場合、フォ
トレジスト１１３と酸化シリコン膜１０８との間に位置
ズレマージンを持たせる必要がなくなり、メモリセルの
高集積化に有利になる。

【００２０】最後に、層間絶縁膜１１５を形成し、必要
なコンタクト孔を開孔した後、Ａｌ配線１１６を形成す
れば、図１に示す本実施例の読み出し専用半導体記憶装
置の製造が完了する。

【００２１】以上の実施例では、ＮＡＮＤ型の読み出し
専用半導体記憶装置について説明したが、本発明は、Ｎ
ＯＲ型のものについても適用できる。この場合、回路構
成をＮＯＲ型にした上で、上記実施例で示したｎ型コー
ド拡散層１１４に代えてｐ型コード拡散層を形成する必
要がある。また、ゲート電極材料や配線材料等は実施例
で示した以外の適切な材料に変更することができる。

【００２２】

【発明の効果】以上説明したように、本発明は、メモリ
セル部の素子分離にフィールド酸化膜を用いていないの
で、ゲート電極を形成する過程で発生しやすいフィール
ド酸化膜側壁でのエッチング残滓がなくなり、短絡事故
の発生を激減させることできる。また、ゲート電極のパ
ターニング時にゲート電極形成材料を過度にエッチング
する必要がなくなるので、半導体基板に損傷を与えるこ
とがなくなり、歩留りが向上する。さらに、フィールド
酸化膜に不可避的に発生するバーズビークのためにチッ
プ面積が消費されることがないので、半導体記憶装置を
より高集積化することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面図。

【図２】図１の実施例のメモリセルゲート電極を含む断
面での工程断面図。

【図３】図１の実施例のメモリセルゲート電極を含まな
い断面での工程断面図。

【図４】従来例の工程断面図。

【図５】従来例の問題点を説明するための断面図。

【符号の説明】

１０１、２０１ ｐ型半導体基板 １０２、２０２ フィールド酸化膜 １０３、２０３ ゲート酸化膜 １０４、２０４ 多結晶シリコン膜 １０５、２０５ タングステンシリサイド膜 １０６、１０９、１１１、１１３、２０６、２１１、２
１３ フォトレジスト １０７、２０７ ｎ^- 型拡散層 １０８、２０８ 酸化シリコン膜 １１０、２１０ ｎ⁺ 型拡散層 １１２、２１２ ｐ型拡散層 １１４、２１４ ｎ型コード拡散層 １１５、２１５ 層間絶縁膜 １１６、２１６ Ａｌ配線

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板上にゲート絶縁
   膜を介して複数本のゲート電極が形成され、各ゲート電
   極毎に複数個のＭＯＳトランジスタが形成されている読
   み出し専用半導体記憶装置において、 同一のゲート電極に接続されたＭＯＳトランジスタ同士
   は、フィールド酸化膜を介することなく高不純物濃度第
   １導電型拡散層のみによって分離されていることを特徴
   とする読み出し専用半導体記憶装置。
2. 【請求項２】 第１導電型の半導体基板上に、ゲート絶
   縁膜を介して複数本のゲート電極を形成する工程と、 前記ゲート電極上および前記ゲート絶縁膜上の所望の箇
   所に選択的に絶縁膜を形成する工程と、 前記絶縁膜直下の前記半導体基板表面に第１導電型不純
   物イオンを選択的に導入する工程と、 前記絶縁膜および前記ゲート電極をマスクとして前記半
   導体基板の表面に第２導電型不純物イオンを導入する工
   程と、 選択された前記ゲート電極直下の前記半導体基板表面に
   第１導電型または第２導電型不純物イオンを導入する工
   程と、 を具備する読み出し専用半導体記憶装置の製造方法。
3. 【請求項３】 前記絶縁膜の膜厚が前記ゲート電極の膜
   厚より厚い請求項２記載の読み出し専用半導体記憶装置
   の製造方法。
4. 【請求項４】 前記絶縁膜の形成工程が、前記ゲート電
   極の側壁に側壁絶縁膜を形成する工程を兼ねている請求
   項２または３記載の読み出し専用半導体記憶装置の製造
   方法。