JP2869227B2 - シリアルプリンタにおける印字データ処理制御回路 - Google Patents

シリアルプリンタにおける印字データ処理制御回路

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JP2869227B2
JP2869227B2 JP27701791A JP27701791A JP2869227B2 JP 2869227 B2 JP2869227 B2 JP 2869227B2 JP 27701791 A JP27701791 A JP 27701791A JP 27701791 A JP27701791 A JP 27701791A JP 2869227 B2 JP2869227 B2 JP 2869227B2
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文勝 佐藤
征喜 小林
隆雄 内田
直司 阿久津
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、シリアルプリンタに関
し、特にシリアルプリンタにおける印字データ処理制御
回路に関するものである。
【0002】
【技術的背景】図4は、シリアルプリンタの外観図であ
る。同図において、キャリッジ1には複数本のドットワ
イヤを有する印字ヘッド2が搭載されている。この印字
ヘッド2としては、例えば、図5に示す如く9本のドッ
トワイヤを有する9ピン印字ヘッドと、図6に示す如く
12本のドットワイヤを有する12ピン印字ヘッドとが
ある。図5及び図6において、図(A)は印字ヘッドの
正面図、図(B)はドットワイヤの配列図である。
【0003】印字ヘッド2を搭載したキャリッジ1は、
プラテン3の軸方向に沿って配されたガイドシャフト4
によって移動自在に担持され、キャリッジ1に実装され
たキャリッジ駆動モータ(図示せず)によってプラテン
3の軸方向に駆動される。また、印字ヘッド2には給電
ケーブル5を通して任意のタイミングで印字信号が供給
され、印字ヘッド2内の駆動コイルを励磁することによ
ってドットワイヤを駆動する。これにより、インクリボ
ンカートリッジ6内のインクリボンを介してプラテン3
上の印字媒体(図示せず)にドット集合として文字が形
成される。
【0004】1行の印字が終了すると、フレーム側に配
された紙送りモータ7によって印字媒体を適量移動さ
せ、次の印字動作に移行する。この印字動作における印
字データの処理は、プリンタの印字データ処理の中枢と
なる印字データ処理制御回路8において行われる。この
印字データ処理制御回路8の回路構成の従来例につき、
図8のブロック図を参照しつつ説明する。
【0005】
【従来の技術】印字データ処理制御回路8において、発
振器10から発振出力されたクロック信号CLKは、D
MA(Direct Memory Access)ヘッド駆動コントロール用
LSI11に入力され、このLSI11からそのまま出
力される。CPU12はこのクロック信号CLKを受
け、これを基本クロックとしてプログラムROM13の
条件に応じた制御信号(ALE,PSEN,WRN,R
DN)及びアドレス信号をコントロールバス15及びア
ドレスバス16を介して出力すると同時に、アドレス/
データバス17を介して信号の入出力を繰り返す。
【0006】ここで、コントロールバス15は制御信号
(ALE,PSEN,WRN,RDN)をヘッド駆動コ
ントロール用LSI11、スペース駆動インターフェー
スコントロール用LSI14に送信するバスラインであ
り、アドレスバス16はアドレス信号をCPU12から
プログラムROM13、LSI11及びLSI14に送
信するバスラインであり、アドレス/データバス17は
CPU12、LSI11、LSI14及びプログラムR
OM13間で送受信を行うバスラインである。
【0007】上記の各信号がヘッド駆動コントロール用
LSI11に入力されると、LSI11は、これらの信
号条件に応じてRAM20を制御するための各種の信号
及びフォント(字体)データを格納したCG‐ROM2
2を制御するための各種の信号をコントロールバス21
及び23を介してそれぞれ送出する。また、LSI11
は、RAM20,ROM22に対してアドレスバス2
5,26を介してアドレス信号を送出する。
【0008】これにより、RAM20及びROM22間
において、RAM/ROMデータバス24を介してのフ
ォントデータの書込み/読出しを行うことができるよう
になる。このフォントデータを読み込んだヘッド駆動コ
ントロール用LSI11は、印字データをヘッド駆動制
御回路18に送出し、供給ケーブル5及びキャリッジ装
置1を通して印字ヘッド2へ供給する。
【0009】
【発明が解決しようとする課題】しかしながら、9ピン
の印字ヘッドと24ピンの印字ヘッドでは、図7に示す
ように、1列のドットを打つために必要なデータの量
が、9ピン系の場合1バイト(9ビットのうちの8ビッ
ト)、24ピン系の場合3バイトと異なっており、CG
‐ROM22内に格納されるフォントデータである文字
データが違ったものとなることから、9ピン系プリンタ
の文字データと24ピン系プリンタの文字データを同一
のものにすることができなかった。
【0010】このため、従来の印字データ処理制御回路
8では、9ピン系プリンタと24ピン系プリンタの双方
に適用可能とするためには、両系に対応した文字データ
をそれぞれ格納した別々のCG‐ROMを使用しなけれ
ばならなく、コスト面で不利になるという問題点があっ
た。
【0011】本発明は、上述した点に鑑みてなされたも
のであり、9ピン系の文字データでピン数の異なる24
ピン系プリンタに対応できるようにしたシリアルプリン
タにおける印字データ処理制御回路を提供することを目
的とする。
【0012】
【課題を解決するための手段】本発明による印字データ
処理制御回路は、9ピン系の文字データを格納したメモ
リと、9ピン系プリンタと24ピン系プリンタの各々の
選択に応じて各モード信号を択一的に出力する制御部
と、このモード信号に基づいて9ピン系プリンタの選択
時には9ピン系の文字データをそのまま印字データとし
て出力し、24ピン系プリンタの選択時には9ピン系の
文字データを展開して24ピン系の文字データに変換し
つつ出力するデータ変換回路とを備えた構成となってい
る。
【0013】
【作用】本発明による印字データ処理制御回路におい
て、24ピン系プリンタの選択時に、メモリに格納され
ている9ピン系の文字データをデータ変換回路で展開し
て24ピン系の文字データに変換しつつ出力すること
で、9ピン系の文字データでピン数の異なる24ピン系
プリンタに対応できる。これにより、各系のプリンタに
対応した文字データを別々に用意しなくても良く、よっ
て文字データを格納するメモリも1個で済むことにな
る。
【0014】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図1は、本発明の一実施例を示すブロック
図である。本実施例においては、ヘッド駆動コントロー
ル用LSI11に9ピン→24ピンデータ変換回路27
が内蔵され、この9ピン→24ピンデータ変換回路27
を制御するためのデータ変換制御信号がコントロールバ
ス28を介してCPU12からLSI11に供給される
ようになっており、それ以外は図8の従来例の回路構成
と同じである。
【0015】このデータ変換制御信号としては、図2に
示すように、9ピン系プリンタへの適用時に出力される
正論理の9ピンモード信号と、24ピン系プリンタへの
適用時に印字品位に応じて出力される印字品位信号であ
る正論理の1/3モード,2/3モード,3/3モード
の各モード信号と、24ピン系の各モード時にデータ変
換を3ステップに分けて処理すべく各々異なるタイミン
グで出力される負論理のステップ1〜3の各ステップ信
号とが用意される。
【0016】かかる構成の印字データ処理制御回路8に
おいて、CG‐ROM22には9ピン系プリンタに対応
したフォントデータが格納されており、24ピン系プリ
ンタへの適用の際には、9ピン→24ピンデータ変換回
路27でCPU12から出力される先述した各データ変
換制御信号に応じて9ピン系のフォントデータから24
ピン系のフォントデータに変換されることになる。
【0017】次に、図2に具体的な回路構成の一例が示
された9ピン→24ピンデータ変換回路27の処理につ
いて、表1のデータ変換真理値表及び図3のデータ変換
図を参照しつつ説明する。なお、図2には、DATA0に対
応した回路構成のみを示したが、DATA1〜DATA7につい
ても表1の真理値表に対応して同様な回路構成が採られ
るものとする。また、各NANDゲートはその出力が低
レベル(以下、“L”レベルと記す)のとき有効、高レ
ベル(以下、“H”レベルと記す)のとき無効となるも
のとする。
【表1】
【0018】先ず、9ピン系のデータ制御について説明
するに、9ピン系が選択されると、CPU12から
“H”レベルの9ピンモード信号が出力されてNAND
ゲート29の一入力となり、このNANDゲート29の
他入力として9ピンモードのビットb0 のデータ信号が
入力されることで、NANDゲート29が有効となり、
NANDゲート42へ“L”レベルのゲート信号を出力
する。
【0019】この9ピンモードでは、CPU12からは
24ピン1/3モード,2/3モード,3/3モードの
各モード信号は出力されないことから、NANDゲート
30〜35は全て無効となり、また負論理のステップ1
〜3の各ステップ信号も出力されないことから、ORゲ
ート36〜41は全てNANDゲート42へ“H”レベ
ルのゲート信号を出力する。
【0020】そして、全てのゲート信号を受けたNAN
Dゲート42は、NANDゲート29のゲート信号が
“L”レベルであることから、DATA0に“H”レベルの
データ信号を出力する。以下、同様の処理手順でDATA1
〜DATA7までの処理が行われることにより、9ピン系の
印字データがヘッド駆動コントロール用LSI11から
ヘッド駆動制御回路18(図1参照)へ出力されること
になる。
【0021】次に、24ピン系のデータ制御について説
明する。24ピン系では、3種類の印字品位に対応した
3モード(1/3モード,2/3モード,3/3モー
ド)があり、また1列のドットを打つための必要なデー
タ量が3バイトであることから(図7参照)、3ステッ
プ(ステップ1〜3)に亘ってデータ変換が行われる。
ここでは、1/3モードのステップ1を例にとって説明
することにする。
【0022】先ず、24ピン系が選択され、1/3モー
ドのステップ1が指定されると、NANDゲート30が
“H”レベルの1/3モード信号と24ピン1/3モー
ドのビットb2 のデータ信号を受けて有効となり、
“L”レベルのゲート信号をORゲート36へ出力する
ものの、ORゲート36は他入力となるステップ2信号
が“H”レベルであることから、“H”レベルのゲート
信号をNANDゲート42に出力する。
【0023】24ピン系1/3モードのステップ1で
は、9ピンモード信号が“L”レベルとなることからN
ANDゲート29は無効となり、NANDゲート42へ
“H”レベルのゲート信号を出力する。また、24ピン
系の他のモード信号も“L”レベルであるため、NAN
Dゲート31〜35は全て無効となり、“H”レベルの
ゲート信号を出力することから、ORゲート37〜41
は全てNANDゲート42へ“H”レベルのゲート信号
を出力する。そして、全てのゲート信号が“H”レベル
であることから、NANDゲート42はDATA0に“L”
レベルのデータ信号を出力する。
【0024】以下、同様の処理手順でステップ2,3の
処理が順に行われ、これにより24ピン系1/3モード
のDATA0のデータが得られることになる。続いて、DATA
1〜DATA7までの処理が順に行われ、最終的に得られる
DATA0〜DATA7のデータが24ピン系1/3モードの印
字データとなり、ヘッド駆動コントロール用LSI11
からヘッド駆動制御回路18(図1参照)へ出力される
ことになる。
【0025】上述したように、9ピン→24ピンデータ
変換回路27を設け、9ピン系プリンタの制御時には、
CG‐ROM22に格納された9ピン系の文字データを
そのまま出力し、24ピン系プリンタの制御時には、9
ピン系の文字データをデータ変換回路27で展開して2
4ピン系の文字データに変換することにより、ピン数の
異なるプリンタに対応して複数個のCG‐ROMを用意
しなくても、9ピン系の文字データで24ピン系プリン
タに対応できることになる。
【0026】また、9ピン→24ピンデータ変換回路2
7をヘッド駆動コントロール用LSI11内に設けてデ
ータ変換をハード側で行うようにしたため、シリアルプ
リンタにおける印字時のスループットを向上できること
になる。しかも、24ピン系プリンタの制御時には、1
/3,2/3,3/3の各種の印字品位を選定できるモ
ードが備えられているため、多様な品位の印字が可能と
なる。
【0027】
【発明の効果】以上詳細に説明したように、本発明によ
れば、24ピン系のプリンタの選択時に、メモリに格納
されている9ピン系の文字データを展開して24ピン系
の文字データに変換しつつ出力するデータ変換回路を設
けた構成としたことにより、9ピン系の文字データでピ
ン数の異なる24ピン系プリンタに対応できるため、各
系のプリンタに対応した文字データを別々に用意しなく
ても良く、よって文字データを格納するメモリが1個で
済むことになる。
【図面の簡単な説明】
【図1】本発明の一実施例を示すブロック図である。
【図2】9ピン→24ピン変換回路の具体的な構成の一
例を示すブロック図である。
【図3】9ピン→24ピンデータ変換図である。
【図4】シリアルプリンタの外観図である。
【図5】9ピン印字ヘッドの構成図であり、図(A)は
その正面図、図(B)はドットワイヤの配列図である。
【図6】24ピン印字ヘッドの構成図であり、図(A)
はその正面図、図(B)はドットワイヤの配列図であ
る。
【図7】9ピン,24ピン印字データの概要図である。
【図8】従来例を示すブロック図である。
【符号の説明】
1 キャリッジ 2 印字ヘッド 3 プラテン 8 印字データ処理制御回路 11 ヘッド駆動コントロール用LSI 12 CPU 14 スペース駆動インターフェースコントロール用L
SI 18 ヘッド駆動制御回路 22 CG‐ROM 27 9ピン→24ピンデータ変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 征喜 福島県福島市庄野字立田1番地1 株式 会社沖データシステムズ内 (72)発明者 内田 隆雄 東京都港区虎ノ門1丁目7番12号 沖電 気工業株式会社内 (72)発明者 阿久津 直司 東京都港区虎ノ門1丁目7番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−205257(JP,A) 特開 昭63−74646(JP,A) 特開 平4−345869(JP,A) (58)調査した分野(Int.Cl.6,DB名) B41J 2/51 B41J 2/30 B41J 2/485

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 9ピン系の文字データを格納したメモリ
    と、 9ピン系プリンタと24ピン系プリンタの各々の選択に
    応じて各モード信号を択一的に出力する制御部と、 前記モード信号に基づいて前記9ピン系プリンタの選択
    時には前記9ピン系の文字データをそのまま印字データ
    として出力し、前記24ピン系プリンタの選択時には前
    記9ピン系の文字データを展開して24ピン系の文字デ
    ータに変換しつつ出力するデータ変換回路とを備えたこ
    とを特徴とするシリアルプリンタにおける印字データ処
    理制御回路。
  2. 【請求項2】 前記制御部は、前記24ピン系プリンタ
    の選択時には複数の印字品位を指定する複数の印字品位
    信号を出力し、 前記データ変換回路は、前記複数の印字品位信号の各々
    に基づいて前記9ピン系の文字データから前記24ピン
    系の文字データへのデータ変換を行うことを特徴とする
    請求項1記載のシリアルプリンタにおける印字データ処
    理制御回路。
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