JP2869227B2 - シリアルプリンタにおける印字データ処理制御回路 - Google Patents
シリアルプリンタにおける印字データ処理制御回路Info
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- JP2869227B2 JP2869227B2 JP27701791A JP27701791A JP2869227B2 JP 2869227 B2 JP2869227 B2 JP 2869227B2 JP 27701791 A JP27701791 A JP 27701791A JP 27701791 A JP27701791 A JP 27701791A JP 2869227 B2 JP2869227 B2 JP 2869227B2
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Description
【０００１】
【産業上の利用分野】本発明は、シリアルプリンタに関
し、特にシリアルプリンタにおける印字データ処理制御
回路に関するものである。
し、特にシリアルプリンタにおける印字データ処理制御
回路に関するものである。
【０００２】
【技術的背景】図４は、シリアルプリンタの外観図であ
る。同図において、キャリッジ１には複数本のドットワ
イヤを有する印字ヘッド２が搭載されている。この印字
ヘッド２としては、例えば、図５に示す如く９本のドッ
トワイヤを有する９ピン印字ヘッドと、図６に示す如く
１２本のドットワイヤを有する１２ピン印字ヘッドとが
ある。図５及び図６において、図（Ａ）は印字ヘッドの
正面図、図（Ｂ）はドットワイヤの配列図である。
る。同図において、キャリッジ１には複数本のドットワ
イヤを有する印字ヘッド２が搭載されている。この印字
ヘッド２としては、例えば、図５に示す如く９本のドッ
トワイヤを有する９ピン印字ヘッドと、図６に示す如く
１２本のドットワイヤを有する１２ピン印字ヘッドとが
ある。図５及び図６において、図（Ａ）は印字ヘッドの
正面図、図（Ｂ）はドットワイヤの配列図である。
【０００３】印字ヘッド２を搭載したキャリッジ１は、
プラテン３の軸方向に沿って配されたガイドシャフト４
によって移動自在に担持され、キャリッジ１に実装され
たキャリッジ駆動モータ（図示せず）によってプラテン
３の軸方向に駆動される。また、印字ヘッド２には給電
ケーブル５を通して任意のタイミングで印字信号が供給
され、印字ヘッド２内の駆動コイルを励磁することによ
ってドットワイヤを駆動する。これにより、インクリボ
ンカートリッジ６内のインクリボンを介してプラテン３
上の印字媒体（図示せず）にドット集合として文字が形
成される。
プラテン３の軸方向に沿って配されたガイドシャフト４
によって移動自在に担持され、キャリッジ１に実装され
たキャリッジ駆動モータ（図示せず）によってプラテン
３の軸方向に駆動される。また、印字ヘッド２には給電
ケーブル５を通して任意のタイミングで印字信号が供給
され、印字ヘッド２内の駆動コイルを励磁することによ
ってドットワイヤを駆動する。これにより、インクリボ
ンカートリッジ６内のインクリボンを介してプラテン３
上の印字媒体（図示せず）にドット集合として文字が形
成される。
【０００４】１行の印字が終了すると、フレーム側に配
された紙送りモータ７によって印字媒体を適量移動さ
せ、次の印字動作に移行する。この印字動作における印
字データの処理は、プリンタの印字データ処理の中枢と
なる印字データ処理制御回路８において行われる。この
印字データ処理制御回路８の回路構成の従来例につき、
図８のブロック図を参照しつつ説明する。
された紙送りモータ７によって印字媒体を適量移動さ
せ、次の印字動作に移行する。この印字動作における印
字データの処理は、プリンタの印字データ処理の中枢と
なる印字データ処理制御回路８において行われる。この
印字データ処理制御回路８の回路構成の従来例につき、
図８のブロック図を参照しつつ説明する。
【０００５】
【従来の技術】印字データ処理制御回路８において、発
振器１０から発振出力されたクロック信号ＣＬＫは、Ｄ
ＭＡ(Direct Memory Access)ヘッド駆動コントロール用
ＬＳＩ１１に入力され、このＬＳＩ１１からそのまま出
力される。ＣＰＵ１２はこのクロック信号ＣＬＫを受
け、これを基本クロックとしてプログラムＲＯＭ１３の
条件に応じた制御信号（ＡＬＥ，ＰＳＥＮ，ＷＲＮ，Ｒ
ＤＮ）及びアドレス信号をコントロールバス１５及びア
ドレスバス１６を介して出力すると同時に、アドレス／
データバス１７を介して信号の入出力を繰り返す。
振器１０から発振出力されたクロック信号ＣＬＫは、Ｄ
ＭＡ(Direct Memory Access)ヘッド駆動コントロール用
ＬＳＩ１１に入力され、このＬＳＩ１１からそのまま出
力される。ＣＰＵ１２はこのクロック信号ＣＬＫを受
け、これを基本クロックとしてプログラムＲＯＭ１３の
条件に応じた制御信号（ＡＬＥ，ＰＳＥＮ，ＷＲＮ，Ｒ
ＤＮ）及びアドレス信号をコントロールバス１５及びア
ドレスバス１６を介して出力すると同時に、アドレス／
データバス１７を介して信号の入出力を繰り返す。
【０００６】ここで、コントロールバス１５は制御信号
（ＡＬＥ，ＰＳＥＮ，ＷＲＮ，ＲＤＮ）をヘッド駆動コ
ントロール用ＬＳＩ１１、スペース駆動インターフェー
スコントロール用ＬＳＩ１４に送信するバスラインであ
り、アドレスバス１６はアドレス信号をＣＰＵ１２から
プログラムＲＯＭ１３、ＬＳＩ１１及びＬＳＩ１４に送
信するバスラインであり、アドレス／データバス１７は
ＣＰＵ１２、ＬＳＩ１１、ＬＳＩ１４及びプログラムＲ
ＯＭ１３間で送受信を行うバスラインである。
（ＡＬＥ，ＰＳＥＮ，ＷＲＮ，ＲＤＮ）をヘッド駆動コ
ントロール用ＬＳＩ１１、スペース駆動インターフェー
スコントロール用ＬＳＩ１４に送信するバスラインであ
り、アドレスバス１６はアドレス信号をＣＰＵ１２から
プログラムＲＯＭ１３、ＬＳＩ１１及びＬＳＩ１４に送
信するバスラインであり、アドレス／データバス１７は
ＣＰＵ１２、ＬＳＩ１１、ＬＳＩ１４及びプログラムＲ
ＯＭ１３間で送受信を行うバスラインである。
【０００７】上記の各信号がヘッド駆動コントロール用
ＬＳＩ１１に入力されると、ＬＳＩ１１は、これらの信
号条件に応じてＲＡＭ２０を制御するための各種の信号
及びフォント（字体）データを格納したＣＧ‐ＲＯＭ２
２を制御するための各種の信号をコントロールバス２１
及び２３を介してそれぞれ送出する。また、ＬＳＩ１１
は、ＲＡＭ２０，ＲＯＭ２２に対してアドレスバス２
５，２６を介してアドレス信号を送出する。
ＬＳＩ１１に入力されると、ＬＳＩ１１は、これらの信
号条件に応じてＲＡＭ２０を制御するための各種の信号
及びフォント（字体）データを格納したＣＧ‐ＲＯＭ２
２を制御するための各種の信号をコントロールバス２１
及び２３を介してそれぞれ送出する。また、ＬＳＩ１１
は、ＲＡＭ２０，ＲＯＭ２２に対してアドレスバス２
５，２６を介してアドレス信号を送出する。
【０００８】これにより、ＲＡＭ２０及びＲＯＭ２２間
において、ＲＡＭ／ＲＯＭデータバス２４を介してのフ
ォントデータの書込み／読出しを行うことができるよう
になる。このフォントデータを読み込んだヘッド駆動コ
ントロール用ＬＳＩ１１は、印字データをヘッド駆動制
御回路１８に送出し、供給ケーブル５及びキャリッジ装
置１を通して印字ヘッド２へ供給する。
において、ＲＡＭ／ＲＯＭデータバス２４を介してのフ
ォントデータの書込み／読出しを行うことができるよう
になる。このフォントデータを読み込んだヘッド駆動コ
ントロール用ＬＳＩ１１は、印字データをヘッド駆動制
御回路１８に送出し、供給ケーブル５及びキャリッジ装
置１を通して印字ヘッド２へ供給する。
【０００９】
【発明が解決しようとする課題】しかしながら、９ピン
の印字ヘッドと２４ピンの印字ヘッドでは、図７に示す
ように、１列のドットを打つために必要なデータの量
が、９ピン系の場合１バイト（９ビットのうちの８ビッ
ト）、２４ピン系の場合３バイトと異なっており、ＣＧ
‐ＲＯＭ２２内に格納されるフォントデータである文字
データが違ったものとなることから、９ピン系プリンタ
の文字データと２４ピン系プリンタの文字データを同一
のものにすることができなかった。
の印字ヘッドと２４ピンの印字ヘッドでは、図７に示す
ように、１列のドットを打つために必要なデータの量
が、９ピン系の場合１バイト（９ビットのうちの８ビッ
ト）、２４ピン系の場合３バイトと異なっており、ＣＧ
‐ＲＯＭ２２内に格納されるフォントデータである文字
データが違ったものとなることから、９ピン系プリンタ
の文字データと２４ピン系プリンタの文字データを同一
のものにすることができなかった。
【００１０】このため、従来の印字データ処理制御回路
８では、９ピン系プリンタと２４ピン系プリンタの双方
に適用可能とするためには、両系に対応した文字データ
をそれぞれ格納した別々のＣＧ‐ＲＯＭを使用しなけれ
ばならなく、コスト面で不利になるという問題点があっ
た。
８では、９ピン系プリンタと２４ピン系プリンタの双方
に適用可能とするためには、両系に対応した文字データ
をそれぞれ格納した別々のＣＧ‐ＲＯＭを使用しなけれ
ばならなく、コスト面で不利になるという問題点があっ
た。
【００１１】本発明は、上述した点に鑑みてなされたも
のであり、９ピン系の文字データでピン数の異なる２４
ピン系プリンタに対応できるようにしたシリアルプリン
タにおける印字データ処理制御回路を提供することを目
的とする。
のであり、９ピン系の文字データでピン数の異なる２４
ピン系プリンタに対応できるようにしたシリアルプリン
タにおける印字データ処理制御回路を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明による印字データ
処理制御回路は、９ピン系の文字データを格納したメモ
リと、９ピン系プリンタと２４ピン系プリンタの各々の
選択に応じて各モード信号を択一的に出力する制御部
と、このモード信号に基づいて９ピン系プリンタの選択
時には９ピン系の文字データをそのまま印字データとし
て出力し、２４ピン系プリンタの選択時には９ピン系の
文字データを展開して２４ピン系の文字データに変換し
つつ出力するデータ変換回路とを備えた構成となってい
る。
処理制御回路は、９ピン系の文字データを格納したメモ
リと、９ピン系プリンタと２４ピン系プリンタの各々の
選択に応じて各モード信号を択一的に出力する制御部
と、このモード信号に基づいて９ピン系プリンタの選択
時には９ピン系の文字データをそのまま印字データとし
て出力し、２４ピン系プリンタの選択時には９ピン系の
文字データを展開して２４ピン系の文字データに変換し
つつ出力するデータ変換回路とを備えた構成となってい
る。
【００１３】
【作用】本発明による印字データ処理制御回路におい
て、２４ピン系プリンタの選択時に、メモリに格納され
ている９ピン系の文字データをデータ変換回路で展開し
て２４ピン系の文字データに変換しつつ出力すること
で、９ピン系の文字データでピン数の異なる２４ピン系
プリンタに対応できる。これにより、各系のプリンタに
対応した文字データを別々に用意しなくても良く、よっ
て文字データを格納するメモリも１個で済むことにな
る。
て、２４ピン系プリンタの選択時に、メモリに格納され
ている９ピン系の文字データをデータ変換回路で展開し
て２４ピン系の文字データに変換しつつ出力すること
で、９ピン系の文字データでピン数の異なる２４ピン系
プリンタに対応できる。これにより、各系のプリンタに
対応した文字データを別々に用意しなくても良く、よっ
て文字データを格納するメモリも１個で済むことにな
る。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。本実施例においては、ヘッド駆動コントロー
ル用ＬＳＩ１１に９ピン→２４ピンデータ変換回路２７
が内蔵され、この９ピン→２４ピンデータ変換回路２７
を制御するためのデータ変換制御信号がコントロールバ
ス２８を介してＣＰＵ１２からＬＳＩ１１に供給される
ようになっており、それ以外は図８の従来例の回路構成
と同じである。
に説明する。図１は、本発明の一実施例を示すブロック
図である。本実施例においては、ヘッド駆動コントロー
ル用ＬＳＩ１１に９ピン→２４ピンデータ変換回路２７
が内蔵され、この９ピン→２４ピンデータ変換回路２７
を制御するためのデータ変換制御信号がコントロールバ
ス２８を介してＣＰＵ１２からＬＳＩ１１に供給される
ようになっており、それ以外は図８の従来例の回路構成
と同じである。
【００１５】このデータ変換制御信号としては、図２に
示すように、９ピン系プリンタへの適用時に出力される
正論理の９ピンモード信号と、２４ピン系プリンタへの
適用時に印字品位に応じて出力される印字品位信号であ
る正論理の１／３モード，２／３モード，３／３モード
の各モード信号と、２４ピン系の各モード時にデータ変
換を３ステップに分けて処理すべく各々異なるタイミン
グで出力される負論理のステップ１〜３の各ステップ信
号とが用意される。
示すように、９ピン系プリンタへの適用時に出力される
正論理の９ピンモード信号と、２４ピン系プリンタへの
適用時に印字品位に応じて出力される印字品位信号であ
る正論理の１／３モード，２／３モード，３／３モード
の各モード信号と、２４ピン系の各モード時にデータ変
換を３ステップに分けて処理すべく各々異なるタイミン
グで出力される負論理のステップ１〜３の各ステップ信
号とが用意される。
【００１６】かかる構成の印字データ処理制御回路８に
おいて、ＣＧ‐ＲＯＭ２２には９ピン系プリンタに対応
したフォントデータが格納されており、２４ピン系プリ
ンタへの適用の際には、９ピン→２４ピンデータ変換回
路２７でＣＰＵ１２から出力される先述した各データ変
換制御信号に応じて９ピン系のフォントデータから２４
ピン系のフォントデータに変換されることになる。
おいて、ＣＧ‐ＲＯＭ２２には９ピン系プリンタに対応
したフォントデータが格納されており、２４ピン系プリ
ンタへの適用の際には、９ピン→２４ピンデータ変換回
路２７でＣＰＵ１２から出力される先述した各データ変
換制御信号に応じて９ピン系のフォントデータから２４
ピン系のフォントデータに変換されることになる。
【００１７】次に、図２に具体的な回路構成の一例が示
された９ピン→２４ピンデータ変換回路２７の処理につ
いて、表１のデータ変換真理値表及び図３のデータ変換
図を参照しつつ説明する。なお、図２には、DATA０に対
応した回路構成のみを示したが、DATA１〜DATA７につい
ても表１の真理値表に対応して同様な回路構成が採られ
るものとする。また、各ＮＡＮＤゲートはその出力が低
レベル（以下、“Ｌ”レベルと記す）のとき有効、高レ
ベル（以下、“Ｈ”レベルと記す）のとき無効となるも
のとする。
された９ピン→２４ピンデータ変換回路２７の処理につ
いて、表１のデータ変換真理値表及び図３のデータ変換
図を参照しつつ説明する。なお、図２には、DATA０に対
応した回路構成のみを示したが、DATA１〜DATA７につい
ても表１の真理値表に対応して同様な回路構成が採られ
るものとする。また、各ＮＡＮＤゲートはその出力が低
レベル（以下、“Ｌ”レベルと記す）のとき有効、高レ
ベル（以下、“Ｈ”レベルと記す）のとき無効となるも
のとする。
【表１】
【００１８】先ず、９ピン系のデータ制御について説明
するに、９ピン系が選択されると、ＣＰＵ１２から
“Ｈ”レベルの９ピンモード信号が出力されてＮＡＮＤ
ゲート２９の一入力となり、このＮＡＮＤゲート２９の
他入力として９ピンモードのビットｂ0 のデータ信号が
入力されることで、ＮＡＮＤゲート２９が有効となり、
ＮＡＮＤゲート４２へ“Ｌ”レベルのゲート信号を出力
する。
するに、９ピン系が選択されると、ＣＰＵ１２から
“Ｈ”レベルの９ピンモード信号が出力されてＮＡＮＤ
ゲート２９の一入力となり、このＮＡＮＤゲート２９の
他入力として９ピンモードのビットｂ0 のデータ信号が
入力されることで、ＮＡＮＤゲート２９が有効となり、
ＮＡＮＤゲート４２へ“Ｌ”レベルのゲート信号を出力
する。
【００１９】この９ピンモードでは、ＣＰＵ１２からは
２４ピン１／３モード，２／３モード，３／３モードの
各モード信号は出力されないことから、ＮＡＮＤゲート
３０〜３５は全て無効となり、また負論理のステップ１
〜３の各ステップ信号も出力されないことから、ＯＲゲ
ート３６〜４１は全てＮＡＮＤゲート４２へ“Ｈ”レベ
ルのゲート信号を出力する。
２４ピン１／３モード，２／３モード，３／３モードの
各モード信号は出力されないことから、ＮＡＮＤゲート
３０〜３５は全て無効となり、また負論理のステップ１
〜３の各ステップ信号も出力されないことから、ＯＲゲ
ート３６〜４１は全てＮＡＮＤゲート４２へ“Ｈ”レベ
ルのゲート信号を出力する。
【００２０】そして、全てのゲート信号を受けたＮＡＮ
Ｄゲート４２は、ＮＡＮＤゲート２９のゲート信号が
“Ｌ”レベルであることから、DATA０に“Ｈ”レベルの
データ信号を出力する。以下、同様の処理手順でDATA１
〜DATA７までの処理が行われることにより、９ピン系の
印字データがヘッド駆動コントロール用ＬＳＩ１１から
ヘッド駆動制御回路１８（図１参照）へ出力されること
になる。
Ｄゲート４２は、ＮＡＮＤゲート２９のゲート信号が
“Ｌ”レベルであることから、DATA０に“Ｈ”レベルの
データ信号を出力する。以下、同様の処理手順でDATA１
〜DATA７までの処理が行われることにより、９ピン系の
印字データがヘッド駆動コントロール用ＬＳＩ１１から
ヘッド駆動制御回路１８（図１参照）へ出力されること
になる。
【００２１】次に、２４ピン系のデータ制御について説
明する。２４ピン系では、３種類の印字品位に対応した
３モード（１／３モード，２／３モード，３／３モー
ド）があり、また１列のドットを打つための必要なデー
タ量が３バイトであることから（図７参照）、３ステッ
プ（ステップ１〜３）に亘ってデータ変換が行われる。
ここでは、１／３モードのステップ１を例にとって説明
することにする。
明する。２４ピン系では、３種類の印字品位に対応した
３モード（１／３モード，２／３モード，３／３モー
ド）があり、また１列のドットを打つための必要なデー
タ量が３バイトであることから（図７参照）、３ステッ
プ（ステップ１〜３）に亘ってデータ変換が行われる。
ここでは、１／３モードのステップ１を例にとって説明
することにする。
【００２２】先ず、２４ピン系が選択され、１／３モー
ドのステップ１が指定されると、ＮＡＮＤゲート３０が
“Ｈ”レベルの１／３モード信号と２４ピン１／３モー
ドのビットｂ2 のデータ信号を受けて有効となり、
“Ｌ”レベルのゲート信号をＯＲゲート３６へ出力する
ものの、ＯＲゲート３６は他入力となるステップ２信号
が“Ｈ”レベルであることから、“Ｈ”レベルのゲート
信号をＮＡＮＤゲート４２に出力する。
ドのステップ１が指定されると、ＮＡＮＤゲート３０が
“Ｈ”レベルの１／３モード信号と２４ピン１／３モー
ドのビットｂ2 のデータ信号を受けて有効となり、
“Ｌ”レベルのゲート信号をＯＲゲート３６へ出力する
ものの、ＯＲゲート３６は他入力となるステップ２信号
が“Ｈ”レベルであることから、“Ｈ”レベルのゲート
信号をＮＡＮＤゲート４２に出力する。
【００２３】２４ピン系１／３モードのステップ１で
は、９ピンモード信号が“Ｌ”レベルとなることからＮ
ＡＮＤゲート２９は無効となり、ＮＡＮＤゲート４２へ
“Ｈ”レベルのゲート信号を出力する。また、２４ピン
系の他のモード信号も“Ｌ”レベルであるため、ＮＡＮ
Ｄゲート３１〜３５は全て無効となり、“Ｈ”レベルの
ゲート信号を出力することから、ＯＲゲート３７〜４１
は全てＮＡＮＤゲート４２へ“Ｈ”レベルのゲート信号
を出力する。そして、全てのゲート信号が“Ｈ”レベル
であることから、ＮＡＮＤゲート４２はDATA０に“Ｌ”
レベルのデータ信号を出力する。
は、９ピンモード信号が“Ｌ”レベルとなることからＮ
ＡＮＤゲート２９は無効となり、ＮＡＮＤゲート４２へ
“Ｈ”レベルのゲート信号を出力する。また、２４ピン
系の他のモード信号も“Ｌ”レベルであるため、ＮＡＮ
Ｄゲート３１〜３５は全て無効となり、“Ｈ”レベルの
ゲート信号を出力することから、ＯＲゲート３７〜４１
は全てＮＡＮＤゲート４２へ“Ｈ”レベルのゲート信号
を出力する。そして、全てのゲート信号が“Ｈ”レベル
であることから、ＮＡＮＤゲート４２はDATA０に“Ｌ”
レベルのデータ信号を出力する。
【００２４】以下、同様の処理手順でステップ２，３の
処理が順に行われ、これにより２４ピン系１／３モード
のDATA０のデータが得られることになる。続いて、DATA
１〜DATA７までの処理が順に行われ、最終的に得られる
DATA０〜DATA７のデータが２４ピン系１／３モードの印
字データとなり、ヘッド駆動コントロール用ＬＳＩ１１
からヘッド駆動制御回路１８（図１参照）へ出力される
ことになる。
処理が順に行われ、これにより２４ピン系１／３モード
のDATA０のデータが得られることになる。続いて、DATA
１〜DATA７までの処理が順に行われ、最終的に得られる
DATA０〜DATA７のデータが２４ピン系１／３モードの印
字データとなり、ヘッド駆動コントロール用ＬＳＩ１１
からヘッド駆動制御回路１８（図１参照）へ出力される
ことになる。
【００２５】上述したように、９ピン→２４ピンデータ
変換回路２７を設け、９ピン系プリンタの制御時には、
ＣＧ‐ＲＯＭ２２に格納された９ピン系の文字データを
そのまま出力し、２４ピン系プリンタの制御時には、９
ピン系の文字データをデータ変換回路２７で展開して２
４ピン系の文字データに変換することにより、ピン数の
異なるプリンタに対応して複数個のＣＧ‐ＲＯＭを用意
しなくても、９ピン系の文字データで２４ピン系プリン
タに対応できることになる。
変換回路２７を設け、９ピン系プリンタの制御時には、
ＣＧ‐ＲＯＭ２２に格納された９ピン系の文字データを
そのまま出力し、２４ピン系プリンタの制御時には、９
ピン系の文字データをデータ変換回路２７で展開して２
４ピン系の文字データに変換することにより、ピン数の
異なるプリンタに対応して複数個のＣＧ‐ＲＯＭを用意
しなくても、９ピン系の文字データで２４ピン系プリン
タに対応できることになる。
【００２６】また、９ピン→２４ピンデータ変換回路２
７をヘッド駆動コントロール用ＬＳＩ１１内に設けてデ
ータ変換をハード側で行うようにしたため、シリアルプ
リンタにおける印字時のスループットを向上できること
になる。しかも、２４ピン系プリンタの制御時には、１
／３，２／３，３／３の各種の印字品位を選定できるモ
ードが備えられているため、多様な品位の印字が可能と
なる。
７をヘッド駆動コントロール用ＬＳＩ１１内に設けてデ
ータ変換をハード側で行うようにしたため、シリアルプ
リンタにおける印字時のスループットを向上できること
になる。しかも、２４ピン系プリンタの制御時には、１
／３，２／３，３／３の各種の印字品位を選定できるモ
ードが備えられているため、多様な品位の印字が可能と
なる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
れば、２４ピン系のプリンタの選択時に、メモリに格納
されている９ピン系の文字データを展開して２４ピン系
の文字データに変換しつつ出力するデータ変換回路を設
けた構成としたことにより、９ピン系の文字データでピ
ン数の異なる２４ピン系プリンタに対応できるため、各
系のプリンタに対応した文字データを別々に用意しなく
ても良く、よって文字データを格納するメモリが１個で
済むことになる。
れば、２４ピン系のプリンタの選択時に、メモリに格納
されている９ピン系の文字データを展開して２４ピン系
の文字データに変換しつつ出力するデータ変換回路を設
けた構成としたことにより、９ピン系の文字データでピ
ン数の異なる２４ピン系プリンタに対応できるため、各
系のプリンタに対応した文字データを別々に用意しなく
ても良く、よって文字データを格納するメモリが１個で
済むことになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】９ピン→２４ピン変換回路の具体的な構成の一
例を示すブロック図である。
例を示すブロック図である。
【図３】９ピン→２４ピンデータ変換図である。
【図４】シリアルプリンタの外観図である。
【図５】９ピン印字ヘッドの構成図であり、図（Ａ）は
その正面図、図（Ｂ）はドットワイヤの配列図である。
その正面図、図（Ｂ）はドットワイヤの配列図である。
【図６】２４ピン印字ヘッドの構成図であり、図（Ａ）
はその正面図、図（Ｂ）はドットワイヤの配列図であ
る。
はその正面図、図（Ｂ）はドットワイヤの配列図であ
る。
【図７】９ピン，２４ピン印字データの概要図である。
【図８】従来例を示すブロック図である。
１ キャリッジ ２ 印字ヘッド ３ プラテン ８ 印字データ処理制御回路 １１ ヘッド駆動コントロール用ＬＳＩ １２ ＣＰＵ １４ スペース駆動インターフェースコントロール用Ｌ
ＳＩ １８ ヘッド駆動制御回路 ２２ ＣＧ‐ＲＯＭ ２７ ９ピン→２４ピンデータ変換回路
ＳＩ １８ ヘッド駆動制御回路 ２２ ＣＧ‐ＲＯＭ ２７ ９ピン→２４ピンデータ変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 征喜 福島県福島市庄野字立田１番地１ 株式 会社沖データシステムズ内 (72)発明者 内田 隆雄 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 阿久津 直司 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 昭63−205257（ＪＰ，Ａ) 特開 昭63−74646（ＪＰ，Ａ) 特開 平４−345869（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) B41J 2/51 B41J 2/30 B41J 2/485
Claims (2)
- 【請求項１】 ９ピン系の文字データを格納したメモリ
と、 ９ピン系プリンタと２４ピン系プリンタの各々の選択に
応じて各モード信号を択一的に出力する制御部と、 前記モード信号に基づいて前記９ピン系プリンタの選択
時には前記９ピン系の文字データをそのまま印字データ
として出力し、前記２４ピン系プリンタの選択時には前
記９ピン系の文字データを展開して２４ピン系の文字デ
ータに変換しつつ出力するデータ変換回路とを備えたこ
とを特徴とするシリアルプリンタにおける印字データ処
理制御回路。 - 【請求項２】 前記制御部は、前記２４ピン系プリンタ
の選択時には複数の印字品位を指定する複数の印字品位
信号を出力し、 前記データ変換回路は、前記複数の印字品位信号の各々
に基づいて前記９ピン系の文字データから前記２４ピン
系の文字データへのデータ変換を行うことを特徴とする
請求項１記載のシリアルプリンタにおける印字データ処
理制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27701791A JP2869227B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルプリンタにおける印字データ処理制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27701791A JP2869227B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルプリンタにおける印字データ処理制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0584979A JPH0584979A (ja) | 1993-04-06 |
| JP2869227B2 true JP2869227B2 (ja) | 1999-03-10 |
Family
ID=17577614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27701791A Expired - Lifetime JP2869227B2 (ja) | 1991-09-26 | 1991-09-26 | シリアルプリンタにおける印字データ処理制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869227B2 (ja) |
-
1991
- 1991-09-26 JP JP27701791A patent/JP2869227B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584979A (ja) | 1993-04-06 |
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