JP2858616B2 - イメージ補間回路 - Google Patents
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- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 15
- 238000007792 addition Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 6
- 239000000872 buffer Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/17—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method
- G06F17/175—Function evaluation by approximation methods, e.g. inter- or extrapolation, smoothing, least mean square method of multidimensional data
-
- G—PHYSICS
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/20—Drawing from basic elements, e.g. lines or circles
- G06T11/203—Drawing of straight lines or curves
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Description
【０００１】
【産業上の利用分野】本発明はイメージ補間回路に関
し、もっと詳しくは伝送速度が遅い外部入力装置により
入力された２つの座標点間の空き空間をリニアに連結さ
せることができるようにしたイメージ補間回路に関する
ものである。
し、もっと詳しくは伝送速度が遅い外部入力装置により
入力された２つの座標点間の空き空間をリニアに連結さ
せることができるようにしたイメージ補間回路に関する
ものである。
【０００２】
【従来の技術】一般に、外部入力装置の例として、タブ
レットボードをあげることができ、このタブレットボー
ドは、図形読取装置の一種でボード上の光電ペンでＸ，
Ｙ座標値を読み取ってコンピュータに入力させる装置で
あり、文字の実時間読取りに使われる。そして、従来
は、タブレットボードを介してデータをやり取りすると
きにモデムを使うので、伝送速度に限界があった。
レットボードをあげることができ、このタブレットボー
ドは、図形読取装置の一種でボード上の光電ペンでＸ，
Ｙ座標値を読み取ってコンピュータに入力させる装置で
あり、文字の実時間読取りに使われる。そして、従来
は、タブレットボードを介してデータをやり取りすると
きにモデムを使うので、伝送速度に限界があった。
【０００３】一例として、９６００ＢＰＳ（Bit per Se
cond）の速度でモデムを通じて伝送するときには、タブ
レットボードで１秒当り１００ポイントの座標点が入力
される。しかし、使用者がタブレットボード上に光電ペ
ンで描く場合１秒当り１００ポイント以上の軌跡を描く
こともあり、そのときには軌跡の連結線がところどころ
途切れるようになるので、その空間を連結しなくてはな
らない。そして、軌跡の連結線が途切れた空き空間を連
結するためには、空き空間の両端の座標点を読み取った
あと、２つの座標点を線形に連結しなければならない
が、従来はこれをソフトウェアで処理するようになって
いるので、クロック周波数の制限があることにより処理
速度が遅いという短所があった。
cond）の速度でモデムを通じて伝送するときには、タブ
レットボードで１秒当り１００ポイントの座標点が入力
される。しかし、使用者がタブレットボード上に光電ペ
ンで描く場合１秒当り１００ポイント以上の軌跡を描く
こともあり、そのときには軌跡の連結線がところどころ
途切れるようになるので、その空間を連結しなくてはな
らない。そして、軌跡の連結線が途切れた空き空間を連
結するためには、空き空間の両端の座標点を読み取った
あと、２つの座標点を線形に連結しなければならない
が、従来はこれをソフトウェアで処理するようになって
いるので、クロック周波数の制限があることにより処理
速度が遅いという短所があった。
【０００４】一方、米国特許番号第４９８８９８４号
は、イメージディスプレイシステム用のイメージ補間器
に対し記述されており、図１にその構成のブロック図を
示した。前記図１に示した従来のイメージ補間器は、拡
張係数により入力ピクセルの数を拡張して入力されたピ
クセルの数より多いピクセルを作ってイメージを補間す
るもので、実時間のイメージ補間機能を提供して画質の
劣化及び解像度の低下を防止することに目的があるもの
であり、次のように構成される。
は、イメージディスプレイシステム用のイメージ補間器
に対し記述されており、図１にその構成のブロック図を
示した。前記図１に示した従来のイメージ補間器は、拡
張係数により入力ピクセルの数を拡張して入力されたピ
クセルの数より多いピクセルを作ってイメージを補間す
るもので、実時間のイメージ補間機能を提供して画質の
劣化及び解像度の低下を防止することに目的があるもの
であり、次のように構成される。
【０００５】先ず、補間されたイメージを貯蔵する入力
レジスタ１０００と、前記入力レジスタ１０００に連結
されたスイッチ１１００と、このスイッチ１１００に連
結された複数のラインバッファ１２００，１３００，１
４００と、補間係数を発生する係数発生器１５００と、
この係数発生器１５００からの信号によりアドレスを発
生するアドレス発生器１６００と、前記係数発生器１５
００の制御信号により前記ラインバッファ１２００，１
３００，１４００の出力を選択する選択器１７００と、
前記選択器１７００及び係数発生器１５００に連結さ
れ、前記係数発生器１５００への応答及びラインバッフ
ァ１２００，１３００，１４００の内容に基づいて補間
されたイメージ値を出力する２次元フィルタ１８００と
からなっている。
レジスタ１０００と、前記入力レジスタ１０００に連結
されたスイッチ１１００と、このスイッチ１１００に連
結された複数のラインバッファ１２００，１３００，１
４００と、補間係数を発生する係数発生器１５００と、
この係数発生器１５００からの信号によりアドレスを発
生するアドレス発生器１６００と、前記係数発生器１５
００の制御信号により前記ラインバッファ１２００，１
３００，１４００の出力を選択する選択器１７００と、
前記選択器１７００及び係数発生器１５００に連結さ
れ、前記係数発生器１５００への応答及びラインバッフ
ァ１２００，１３００，１４００の内容に基づいて補間
されたイメージ値を出力する２次元フィルタ１８００と
からなっている。
【０００６】前記のように構成された従来のイメージ補
間器から補間信号を発生する方法は、図２に示したごと
く、入力ピクセルであるＰ（ｉ，ｊ），Ｐ（ｉ，ｊ＋
１）により補間信号であるＱ（ｉ，ｍ）を作り、Ｐ（ｉ
＋１，ｊ），Ｐ（ｉ＋１，ｊ＋１）により補間信号であ
るＱ（ｉ＋１，ｍ）を作り、Ｑ（ｉ，ｍ），Ｑ（ｉ＋
１，ｍ）により補間信号であるＶ（ｎ，ｍ）を作り、Ｖ
（ｎ，ｍ）を補間信号として出力してイメージを補間す
るものである。
間器から補間信号を発生する方法は、図２に示したごと
く、入力ピクセルであるＰ（ｉ，ｊ），Ｐ（ｉ，ｊ＋
１）により補間信号であるＱ（ｉ，ｍ）を作り、Ｐ（ｉ
＋１，ｊ），Ｐ（ｉ＋１，ｊ＋１）により補間信号であ
るＱ（ｉ＋１，ｍ）を作り、Ｑ（ｉ，ｍ），Ｑ（ｉ＋
１，ｍ）により補間信号であるＶ（ｎ，ｍ）を作り、Ｖ
（ｎ，ｍ）を補間信号として出力してイメージを補間す
るものである。
【０００７】
【発明が解決しようとする課題】しかし、前記のような
従来のイメージ補間器は、単に入力ピクセルの中央値を
連続的に取って補間信号を発生するもので、拡張係数す
なわち補間係数によりイメージ補間信号を作ってイメー
ジを補間するので補間信号が補間係数に依存し、また必
ず補間係数を発生させる回路が備えられなければならな
いので回路が複雑になるという短所があった。
従来のイメージ補間器は、単に入力ピクセルの中央値を
連続的に取って補間信号を発生するもので、拡張係数す
なわち補間係数によりイメージ補間信号を作ってイメー
ジを補間するので補間信号が補間係数に依存し、また必
ず補間係数を発生させる回路が備えられなければならな
いので回路が複雑になるという短所があった。
【０００８】従って、本発明の目的は、イメージ処理装
置において伝送速度が遅い外部入力装置により入力され
た２つの座標点を線形に連結するとき、これをハードウ
ェアで処理するようにし、且つ簡単な構成にすることに
よりデータの処理速度を向上させたイメージ処理装置を
提供することにある。
置において伝送速度が遅い外部入力装置により入力され
た２つの座標点を線形に連結するとき、これをハードウ
ェアで処理するようにし、且つ簡単な構成にすることに
よりデータの処理速度を向上させたイメージ処理装置を
提供することにある。
【０００９】
【課題を解決するための手段】前記のような目的を達成
するための本発明によるイメージ補間回路は、第１のク
ロックに同期して順次入力された第１と第２の２個の座
標点のＸ座標値Ｘ２，Ｘ１をラッチする第１及び第２ラ
ッチと、前記第１及び第２ラッチにそれぞれ連結され、
入力されたＸ座標値Ｘ２とＸ１との大きさ比べる第１比
較器と、前記第１比較器に連結され、入力されたＸ座標
値Ｘ１とＸ２との差の絶対値とを求める第１減算器と、
前記第１減算器に連結され、前記第１減算器で求められ
たＸ座標値Ｘ１とＸ２との差の絶対値をロードしたあ
と、ロードされた差の絶対値にＸ座標値Ｘ１とＸ２との
差の絶対値を加算可能な第１ロード加算器と、前記第１
と第２の２個の座標点のＹ座標値Ｙ２，Ｙ１をラッチす
る第３及び第４ラッチと、前記第３及び第４ラッチにそ
れぞれ連結され、入力されたＹ座標値Ｙ２とＹ１との大
きさを比べる第２比較器と、前記第２比較器に連結さ
れ、入力されたＹ座標値Ｙ１とＹ２との差の絶対値とを
求める第２減算器と、前記第２減算器に連結され、前記
第２減算器で求められたＹ座標値Ｙ１とＹ２との差の絶
対値をロードしたあと、ロードされた差の絶対値にＹ座
標値Ｙ１とＹ２との差の絶対値を加算可能な第２ロード
加算器と、前記第１及び第２ロード加算器に連結され、
前記第１及び第２ロード加算器の出力を比べる絶対値比
較器と、前記第２ラッチと第１比較器に連結され、前記
絶対値比較器の比較結果から絶対値が大きな場合に、前
記第１のクロックよりも短い周期を有する第２のクロッ
クに同期してＸ軸の第１の座標値をアップまたはダウン
カウントして、補間信号を出力する第１プログラマブル
アップ／ダウンカウンタと、前記第１プログラマブルア
ップ／ダウンカウンタに連結され、前記第１プログラマ
ブルアップ／ダウンカウンタの出力とＸ軸の第２の入力
値とを相互に比較して、比較結果に対応して前記第１プ
ログラマブルアップ／ダウンカウンタをディスイネーブ
ルさせる第１補間比較器と、前記第４ラッチと第２比較
器に結され、前記絶対値比較器の比較結果から絶対値が
大きな場合に、前記第２のクロックに同期してＹ軸の第
１の座標値をアップまたはダウンカウントして補間信号
を出力する第２プログラマブルアップ／ダウンカウンタ
と、前記第２プログラマブルアップ／ダウンカウンタに
連結され、前記第２プログラマブルアップ／ダウンカウ
ンタの出力と第２のＹ軸の入力値とを相互に比較して、
比較結果に対応して前記第２プログラマブルアップ／ダ
ウンカウンタをディスイネーブルさせる第２補間比較器
と、前記絶対値比較器に連結され、前記第２のクロック
に同期して該絶対値比較器の出力を用いて前記第１及び
第２プログラマブルアップ／ダウンカウンタのカウント
イネーブル信号を出力する制御信号発生部と、前記制御
信号発生部に連結され、前記制御信号発生部の出力信号
を用いて前記第１及び第２ロード加算器のロードまたは
加算を制御する選択信号発生部と、前記制御信号発生部
に連結され、前記制御信号発生部の出力信号に基づい
て、前記第２のクロックに同期した前記第１及び第２ロ
ード加算器の動作を制御するクロックを発生するクロッ
ク発生器とを備えることを特徴とする。
するための本発明によるイメージ補間回路は、第１のク
ロックに同期して順次入力された第１と第２の２個の座
標点のＸ座標値Ｘ２，Ｘ１をラッチする第１及び第２ラ
ッチと、前記第１及び第２ラッチにそれぞれ連結され、
入力されたＸ座標値Ｘ２とＸ１との大きさ比べる第１比
較器と、前記第１比較器に連結され、入力されたＸ座標
値Ｘ１とＸ２との差の絶対値とを求める第１減算器と、
前記第１減算器に連結され、前記第１減算器で求められ
たＸ座標値Ｘ１とＸ２との差の絶対値をロードしたあ
と、ロードされた差の絶対値にＸ座標値Ｘ１とＸ２との
差の絶対値を加算可能な第１ロード加算器と、前記第１
と第２の２個の座標点のＹ座標値Ｙ２，Ｙ１をラッチす
る第３及び第４ラッチと、前記第３及び第４ラッチにそ
れぞれ連結され、入力されたＹ座標値Ｙ２とＹ１との大
きさを比べる第２比較器と、前記第２比較器に連結さ
れ、入力されたＹ座標値Ｙ１とＹ２との差の絶対値とを
求める第２減算器と、前記第２減算器に連結され、前記
第２減算器で求められたＹ座標値Ｙ１とＹ２との差の絶
対値をロードしたあと、ロードされた差の絶対値にＹ座
標値Ｙ１とＹ２との差の絶対値を加算可能な第２ロード
加算器と、前記第１及び第２ロード加算器に連結され、
前記第１及び第２ロード加算器の出力を比べる絶対値比
較器と、前記第２ラッチと第１比較器に連結され、前記
絶対値比較器の比較結果から絶対値が大きな場合に、前
記第１のクロックよりも短い周期を有する第２のクロッ
クに同期してＸ軸の第１の座標値をアップまたはダウン
カウントして、補間信号を出力する第１プログラマブル
アップ／ダウンカウンタと、前記第１プログラマブルア
ップ／ダウンカウンタに連結され、前記第１プログラマ
ブルアップ／ダウンカウンタの出力とＸ軸の第２の入力
値とを相互に比較して、比較結果に対応して前記第１プ
ログラマブルアップ／ダウンカウンタをディスイネーブ
ルさせる第１補間比較器と、前記第４ラッチと第２比較
器に結され、前記絶対値比較器の比較結果から絶対値が
大きな場合に、前記第２のクロックに同期してＹ軸の第
１の座標値をアップまたはダウンカウントして補間信号
を出力する第２プログラマブルアップ／ダウンカウンタ
と、前記第２プログラマブルアップ／ダウンカウンタに
連結され、前記第２プログラマブルアップ／ダウンカウ
ンタの出力と第２のＹ軸の入力値とを相互に比較して、
比較結果に対応して前記第２プログラマブルアップ／ダ
ウンカウンタをディスイネーブルさせる第２補間比較器
と、前記絶対値比較器に連結され、前記第２のクロック
に同期して該絶対値比較器の出力を用いて前記第１及び
第２プログラマブルアップ／ダウンカウンタのカウント
イネーブル信号を出力する制御信号発生部と、前記制御
信号発生部に連結され、前記制御信号発生部の出力信号
を用いて前記第１及び第２ロード加算器のロードまたは
加算を制御する選択信号発生部と、前記制御信号発生部
に連結され、前記制御信号発生部の出力信号に基づい
て、前記第２のクロックに同期した前記第１及び第２ロ
ード加算器の動作を制御するクロックを発生するクロッ
ク発生器とを備えることを特徴とする。
【００１０】ここで、前記第１及び第２減算器は、前記
第１及び第２比較器からの出力を反転及び再び反転させ
るインバータと、前記インバータに選択端子が連結さ
れ、入力端に入力される座標値をマルチプレクシングす
る複数個のマルチプレクサと、前記複数個のマルチプレ
クサに連結され、このマルチプレクサの出力を反転させ
る複数個のインバータと、前記インバータに連結された
複数個の４ビットフル加算器からなる。また、前記第１
及び第２ロード加算器は、前記第１及び第２減算器の出
力をマルチプレクシングする複数個のマルチプレクサ
と、前記複数個のマルチプレクサに連結され、この複数
個のマルチプレクサの出力を一時貯蔵するＤフリップフ
ロップと、前記複数個のマルチプレクサ及びＤフリップ
フロップに連結され、前記第１及び第２減算器の出力及
びＤフリップフロップの出力を加算する加算器からな
る。
第１及び第２比較器からの出力を反転及び再び反転させ
るインバータと、前記インバータに選択端子が連結さ
れ、入力端に入力される座標値をマルチプレクシングす
る複数個のマルチプレクサと、前記複数個のマルチプレ
クサに連結され、このマルチプレクサの出力を反転させ
る複数個のインバータと、前記インバータに連結された
複数個の４ビットフル加算器からなる。また、前記第１
及び第２ロード加算器は、前記第１及び第２減算器の出
力をマルチプレクシングする複数個のマルチプレクサ
と、前記複数個のマルチプレクサに連結され、この複数
個のマルチプレクサの出力を一時貯蔵するＤフリップフ
ロップと、前記複数個のマルチプレクサ及びＤフリップ
フロップに連結され、前記第１及び第２減算器の出力及
びＤフリップフロップの出力を加算する加算器からな
る。
【００１１】又、本発明のイメージ補間回路は、入力さ
れる第１と第２の２つの座標点間を連結するイメージ補
間回路であって、第１のクロックに同期して入力される
第１及び第２の２つの座標点間のＸ座標の差とＹ座標の
差とを比較する比較手段と、比較結果から差の大きな一
方の座標軸を基準軸として、前記第１のクロックよりも
周波数の高い第２のクロックに同期して、基準座標を第
１の座標から第２の座標へ所定単位で変化させる基準座
標変換手段と、加算器及び減算器からなり、変化する前
記基準座標に基づいて、前記第２のクロックに同期して
他方の座標軸の座標値を発生する座標発生手段とを備え
ることを特徴とする。
れる第１と第２の２つの座標点間を連結するイメージ補
間回路であって、第１のクロックに同期して入力される
第１及び第２の２つの座標点間のＸ座標の差とＹ座標の
差とを比較する比較手段と、比較結果から差の大きな一
方の座標軸を基準軸として、前記第１のクロックよりも
周波数の高い第２のクロックに同期して、基準座標を第
１の座標から第２の座標へ所定単位で変化させる基準座
標変換手段と、加算器及び減算器からなり、変化する前
記基準座標に基づいて、前記第２のクロックに同期して
他方の座標軸の座標値を発生する座標発生手段とを備え
ることを特徴とする。
【００１２】
【実施例】以下、本発明によるイメージ補間回路の１つ
の望ましい実施例に対して添付図面を参照として詳細に
説明する。
の望ましい実施例に対して添付図面を参照として詳細に
説明する。
【００１３】図３は、本発明によるイメージ補間回路の
構成ブロック図である。
構成ブロック図である。
【００１４】図３によるイメージ補間回路では、まず外
部入力装置により１番目のＸ座標値Ｘ１が入力されて第
１ラッチ１にラッチされたあと、８ビットの２番目のＸ
座標値Ｘ２が一時貯蔵する８個のＤフリップフロップか
らなる第１ラッチ１にラッチされ、この第１ラッチ１を
経由した８ビットの１番目Ｘ座標値Ｘ１は８個のＤフリ
ップフロップからなる第２ラッチ２に一時貯蔵される。
部入力装置により１番目のＸ座標値Ｘ１が入力されて第
１ラッチ１にラッチされたあと、８ビットの２番目のＸ
座標値Ｘ２が一時貯蔵する８個のＤフリップフロップか
らなる第１ラッチ１にラッチされ、この第１ラッチ１を
経由した８ビットの１番目Ｘ座標値Ｘ１は８個のＤフリ
ップフロップからなる第２ラッチ２に一時貯蔵される。
【００１５】そして、前記第２ラッチ２に貯蔵される前
記１番目のＸ座標値Ｘ１と同時に入力される１番目のＹ
座標値Ｙ１が入力されて第３ラッチ３にラッチされたあ
と、前記２番目のＸ座標値Ｘ２と同時に入力される２番
目のＹ座標値が一時貯蔵する第３ラッチ３にラッチさ
れ、この第３ラッチ３を経由した１番目のＹ座標値Ｙ１
が第４ラッチ４に一時貯蔵される。
記１番目のＸ座標値Ｘ１と同時に入力される１番目のＹ
座標値Ｙ１が入力されて第３ラッチ３にラッチされたあ
と、前記２番目のＸ座標値Ｘ２と同時に入力される２番
目のＹ座標値が一時貯蔵する第３ラッチ３にラッチさ
れ、この第３ラッチ３を経由した１番目のＹ座標値Ｙ１
が第４ラッチ４に一時貯蔵される。
【００１６】また、前記第１，第２ラッチ１，２には、
この第１，第２ラッチ１，２にそれぞれ貯蔵された２番
目のＸ座標値Ｘ２及び１番目のＸ座標値Ｘ１を同時に２
つの入力端Ｂ０〜Ｂ７，Ａ０〜Ａ７で受けて、２つのＸ
座標値Ｘ２，Ｘ１の大きさを比較する第１比較器５が連
結され、前記第３，第４ラッチ３，４には、この第３，
第４ラッチ３，４にそれぞれ貯蔵された２番目のＹ座標
値及び１番目のＹ座標値Ｙ１を同時に２つの入力端Ｂ０
〜Ｂ７，Ａ０〜Ａ７で受けて、２つのＹ座標値Ｙ２，Ｙ
１の大きさを比べる第２比較器６が連結される。
この第１，第２ラッチ１，２にそれぞれ貯蔵された２番
目のＸ座標値Ｘ２及び１番目のＸ座標値Ｘ１を同時に２
つの入力端Ｂ０〜Ｂ７，Ａ０〜Ａ７で受けて、２つのＸ
座標値Ｘ２，Ｘ１の大きさを比較する第１比較器５が連
結され、前記第３，第４ラッチ３，４には、この第３，
第４ラッチ３，４にそれぞれ貯蔵された２番目のＹ座標
値及び１番目のＹ座標値Ｙ１を同時に２つの入力端Ｂ０
〜Ｂ７，Ａ０〜Ａ７で受けて、２つのＹ座標値Ｙ２，Ｙ
１の大きさを比べる第２比較器６が連結される。
【００１７】そして、前記第１比較器５の２つの入力端
Ｂ０〜Ｂ７，Ａ０〜Ａ７へ入力される２つのＸ座標値Ｘ
２，Ｘ１の入力を受けて、前記第１比較器５の出力端Ａ
ＬＢから絶対値の比較信号の入力により２つのＸ座標値
Ｘ２，Ｘ１の距離の絶対値ΔＸを求める第１減算器７が
前記第１比較器５に連結され、前記第２比較器６の２つ
の入力端Ｂ０〜Ｂ７，Ａ０〜Ａ７へ入力される２つのＹ
座標値Ｙ２，Ｙ１の入力を受けて、前記第２比較器６の
出力端ＡＬＢから絶対値の比較信号の入力により二つＹ
座標値Ｙ２，Ｙ１の距離の絶対値ΔＹを求める第２減算
器８が前記第２比較器６に連結される。
Ｂ０〜Ｂ７，Ａ０〜Ａ７へ入力される２つのＸ座標値Ｘ
２，Ｘ１の入力を受けて、前記第１比較器５の出力端Ａ
ＬＢから絶対値の比較信号の入力により２つのＸ座標値
Ｘ２，Ｘ１の距離の絶対値ΔＸを求める第１減算器７が
前記第１比較器５に連結され、前記第２比較器６の２つ
の入力端Ｂ０〜Ｂ７，Ａ０〜Ａ７へ入力される２つのＹ
座標値Ｙ２，Ｙ１の入力を受けて、前記第２比較器６の
出力端ＡＬＢから絶対値の比較信号の入力により二つＹ
座標値Ｙ２，Ｙ１の距離の絶対値ΔＹを求める第２減算
器８が前記第２比較器６に連結される。
【００１８】また、前記第１減算器７の出力を受けてロ
ードしたあと、このロード値または必要により自己自身
の絶対値ΔＸを１ずつ加算して出力する第１ロード加算
器９、及び前記第２減算器８の出力を受けてロードした
あと、このロード値または必要により自己自身の絶対値
ΔＹを１ずつ加算して出力する第２ロード加算器１０
が、前記第１，第２減算器７，８に連結される。
ードしたあと、このロード値または必要により自己自身
の絶対値ΔＸを１ずつ加算して出力する第１ロード加算
器９、及び前記第２減算器８の出力を受けてロードした
あと、このロード値または必要により自己自身の絶対値
ΔＹを１ずつ加算して出力する第２ロード加算器１０
が、前記第１，第２減算器７，８に連結される。
【００１９】一方、前記第１，第２ロード加算器９，１
０には、この２つのロード加算器９，１０から絶対値Δ
ＸとΔＹ及びΔＹの合算値とを相互比較してどちらが大
きいか同じかあるいは小さいかを示す出力ＸＸ，ＹＹ，
ＺＺを出力する絶対値比較器１１が連結される。
０には、この２つのロード加算器９，１０から絶対値Δ
ＸとΔＹ及びΔＹの合算値とを相互比較してどちらが大
きいか同じかあるいは小さいかを示す出力ＸＸ，ＹＹ，
ＺＺを出力する絶対値比較器１１が連結される。
【００２０】そして、前記第２ラッチ２及び第１比較器
５には、前記第１比較器５の比較結果により前記第２ラ
ッチ２に貯蔵された１番目のＸ座標値Ｘ１を補間された
Ｘ座標値ＸＣとして選択するか、前記絶対値比較器１１
の比較結果によりカウントアップまたはカウントダウン
して補間されたＸ座標値ＸＣとして選択して出力するプ
ログラマブルアップ／ダウンカウンタ１２が連結され、
前記第４ラッチ４及び第２比較器６には、第２比較器６
の比較結果により前記第４ラッチ４に貯蔵された１番目
のＹ座標値Ｙ１を補間されたＹ座標値ＹＣとして選択す
るか、前記絶対値比較器１１の比較結果によりカウント
アップまたはカウントダウンして補間されたＹ座標値Ｙ
Ｃとして選択して出力するプログラマブルアップ／ダウ
ンカウンタ１３が連結される。
５には、前記第１比較器５の比較結果により前記第２ラ
ッチ２に貯蔵された１番目のＸ座標値Ｘ１を補間された
Ｘ座標値ＸＣとして選択するか、前記絶対値比較器１１
の比較結果によりカウントアップまたはカウントダウン
して補間されたＸ座標値ＸＣとして選択して出力するプ
ログラマブルアップ／ダウンカウンタ１２が連結され、
前記第４ラッチ４及び第２比較器６には、第２比較器６
の比較結果により前記第４ラッチ４に貯蔵された１番目
のＹ座標値Ｙ１を補間されたＹ座標値ＹＣとして選択す
るか、前記絶対値比較器１１の比較結果によりカウント
アップまたはカウントダウンして補間されたＹ座標値Ｙ
Ｃとして選択して出力するプログラマブルアップ／ダウ
ンカウンタ１３が連結される。
【００２１】また、前記ラッチ１及びプログラマブルア
ップ／ダウンカウンタ１２には、このプログラマブルア
ップ／ダウンカウンタ１２により補間されＸ座標値ＸＣ
を前記ラッチ１に貯蔵された２番目のＸ座標値Ｘ２と比
較して、同じ場合にのみ前記プログラマブルアップ／ダ
ウンカウンタ１２へのディスプレイ信号ＥＮＴをハイ
（以下Ｈといい、ローをＬという）で出力する補間比較
器１４が連結される。一方、前記ラッチ３及びプログラ
マブルアップ／ダウンカウンタ１３には、このプログラ
マブルアップ／ダウンカウンタ１３により補間されたＹ
座標値ＹＣを前記ラッチ３に貯蔵された２番目のＹ座標
値Ｙ２と比較して、同じ場合にのみ前記プログラマブル
アップ／ダウンカウンタ１３へのディスネーブル信号Ｅ
ＮＴをＨで出力する補間比較器１５が連結される。
ップ／ダウンカウンタ１２には、このプログラマブルア
ップ／ダウンカウンタ１２により補間されＸ座標値ＸＣ
を前記ラッチ１に貯蔵された２番目のＸ座標値Ｘ２と比
較して、同じ場合にのみ前記プログラマブルアップ／ダ
ウンカウンタ１２へのディスプレイ信号ＥＮＴをハイ
（以下Ｈといい、ローをＬという）で出力する補間比較
器１４が連結される。一方、前記ラッチ３及びプログラ
マブルアップ／ダウンカウンタ１３には、このプログラ
マブルアップ／ダウンカウンタ１３により補間されたＹ
座標値ＹＣを前記ラッチ３に貯蔵された２番目のＹ座標
値Ｙ２と比較して、同じ場合にのみ前記プログラマブル
アップ／ダウンカウンタ１３へのディスネーブル信号Ｅ
ＮＴをＨで出力する補間比較器１５が連結される。
【００２２】そして、前記絶対値比較器１１には、この
絶対値比較器１１の出力ＸＸ，ＹＹ，ＺＺを組み合わせ
て、絶対値が大きな座標から前記プログラマブルアップ
／ダウンカウンタ１２，１３がアップまたはダウンカウ
ントするように、カウントイネーブル信号ＥＮＰＸ，Ｅ
ＮＰＹを出力する制御信号発生部１６が連結される。こ
の制御信号発生部１６には、小さい絶対値を出力したロ
ード加算器から順次に合算値を出力するように、カウン
トイネーブル信号ＥＮＰＸ，ＥＮＰＹ及び交換信号を組
み合わせてロード加算信号ＡＬＸ，ＡＬＹを前記ロード
加算器９，１０へ出力する選択信号発生部１７が連結さ
れる。
絶対値比較器１１の出力ＸＸ，ＹＹ，ＺＺを組み合わせ
て、絶対値が大きな座標から前記プログラマブルアップ
／ダウンカウンタ１２，１３がアップまたはダウンカウ
ントするように、カウントイネーブル信号ＥＮＰＸ，Ｅ
ＮＰＹを出力する制御信号発生部１６が連結される。こ
の制御信号発生部１６には、小さい絶対値を出力したロ
ード加算器から順次に合算値を出力するように、カウン
トイネーブル信号ＥＮＰＸ，ＥＮＰＹ及び交換信号を組
み合わせてロード加算信号ＡＬＸ，ＡＬＹを前記ロード
加算器９，１０へ出力する選択信号発生部１７が連結さ
れる。
【００２３】また、前記制御信号発生部１６には、この
制御信号発生部１６からのカウントイネーブル信号ＥＮ
ＰＸ，ＥＮＰＹ及び外部からのクロックにより前記ロー
ド加算器９，１０の動作時間制御用のクロックを出力す
るクロック発生器１８が連結される。
制御信号発生部１６からのカウントイネーブル信号ＥＮ
ＰＸ，ＥＮＰＹ及び外部からのクロックにより前記ロー
ド加算器９，１０の動作時間制御用のクロックを出力す
るクロック発生器１８が連結される。
【００２４】一方、前記制御信号発生部１６は、前記絶
対値比較器１１の出力ＸＸ，ＹＹ，ＺＺを反転及び再び
反転させるインバータＩ１〜Ｉ６と、前記インバータＩ
２，Ｉ４，Ｉ６に連結されたＤフリップフロップＦＦ１
〜ＦＦ３と、前記インバータＩ２の出力とＤフリップフ
ロップＦＦ１の出力とを排他的論理和する排他的論理和
ゲートＥＸ１と、前記インバータＩ４の出力とＤフリッ
プフロップＦＦ２の出力とを排他的論理和する排他的論
理和ゲートＥＸ２と、前記インバータＩ６の出力とＤフ
リップフロップＦＦ３の出力とを排他的論理和する排他
的論理和ゲートＥＸ３と、前記排他的論理和ゲートＥＸ
１〜ＥＸ３の出力を論理和するＯＲゲート０３と、この
ＯＲゲート０３に連結されてチェンジ信号を出力するＴ
フリップフロップＦＦ４と、前記インバータＩ１，Ｉ３
及びＴフリップフロップＦＦ４の出力を論理積して前記
プログラマブルアップ／ダウンカウンタ１２にカウント
イネーブル信号ＥＮＰＸを出力するアンドゲートＡ１
と、前記インバータＩ３，Ｉ５及びＴフリップフロップ
ＦＦ４の出力を論理積して前記プログラマブルアップ／
ダウンカウンタ１３にカウントイネーブル信号ＥＮＰＹ
を出力するアンドゲートＡ２とから構成される。
対値比較器１１の出力ＸＸ，ＹＹ，ＺＺを反転及び再び
反転させるインバータＩ１〜Ｉ６と、前記インバータＩ
２，Ｉ４，Ｉ６に連結されたＤフリップフロップＦＦ１
〜ＦＦ３と、前記インバータＩ２の出力とＤフリップフ
ロップＦＦ１の出力とを排他的論理和する排他的論理和
ゲートＥＸ１と、前記インバータＩ４の出力とＤフリッ
プフロップＦＦ２の出力とを排他的論理和する排他的論
理和ゲートＥＸ２と、前記インバータＩ６の出力とＤフ
リップフロップＦＦ３の出力とを排他的論理和する排他
的論理和ゲートＥＸ３と、前記排他的論理和ゲートＥＸ
１〜ＥＸ３の出力を論理和するＯＲゲート０３と、この
ＯＲゲート０３に連結されてチェンジ信号を出力するＴ
フリップフロップＦＦ４と、前記インバータＩ１，Ｉ３
及びＴフリップフロップＦＦ４の出力を論理積して前記
プログラマブルアップ／ダウンカウンタ１２にカウント
イネーブル信号ＥＮＰＸを出力するアンドゲートＡ１
と、前記インバータＩ３，Ｉ５及びＴフリップフロップ
ＦＦ４の出力を論理積して前記プログラマブルアップ／
ダウンカウンタ１３にカウントイネーブル信号ＥＮＰＹ
を出力するアンドゲートＡ２とから構成される。
【００２５】そして、前記選択信号発生部１７は、前記
インバータＩ３，Ｉ５の出力に２つの入力端Ｊ，Ｋが連
結されたＪＫフリップフロップＦＦ５と、前記アンドゲ
ートＡ１の出力を反転させるインバータ１７と、前記ア
ンドゲートＡ２の出力を反転させるインバータＩ８と、
前記ＴフリップフロップＦＦ４及びインバータＩ７及び
ＪＫフリップフロップＦＦ５の出力を論理積して前記ロ
ード加算器１０にロード加算信号ＡＬＹを出力するアン
ドゲートＡ３と、前記ＴフリップフロップＦＦ４及びイ
ンバータＩ８及びＪＫフリップフロップＦＦ５の出力を
論理積して前記ロード加算器９にロード加算信号ＡＬＸ
を出力するアンドゲートＡ４とから構成される。
インバータＩ３，Ｉ５の出力に２つの入力端Ｊ，Ｋが連
結されたＪＫフリップフロップＦＦ５と、前記アンドゲ
ートＡ１の出力を反転させるインバータ１７と、前記ア
ンドゲートＡ２の出力を反転させるインバータＩ８と、
前記ＴフリップフロップＦＦ４及びインバータＩ７及び
ＪＫフリップフロップＦＦ５の出力を論理積して前記ロ
ード加算器１０にロード加算信号ＡＬＹを出力するアン
ドゲートＡ３と、前記ＴフリップフロップＦＦ４及びイ
ンバータＩ８及びＪＫフリップフロップＦＦ５の出力を
論理積して前記ロード加算器９にロード加算信号ＡＬＸ
を出力するアンドゲートＡ４とから構成される。
【００２６】また、前記クロック発生器１８は、前記ア
ンドゲートＡ１の出力を反転させるインバータＩ１０
と、このインバータＩ１０及び電圧源ＶＤＤに２つの入
力端Ｊ，Ｋが連結され、前記ロード加算器９のロードま
たは加算の遂行時間を正確に制御するためのクロックＣ
ＫＸを発生するＪＫフリップフロップＦＦ６と、前記ア
ンドゲートＡ２の出力を反転させるインバータＩ１１
と、このインバータＩ１１及び電圧源ＶＤＤに２つの入
力端Ｊ，Ｋが連結され、前記ロード加算器１０のロード
または加算の遂行時間を正確に制御するためのクロック
ＣＫＹを発生するＪＫフリップフロップＦＦ７とから構
成される。尚、ＪＫフリップフロップＦＦ６，ＦＦ７に
入力されるクロックはＣＫの２倍の周波数を有するＣＫ
２である。
ンドゲートＡ１の出力を反転させるインバータＩ１０
と、このインバータＩ１０及び電圧源ＶＤＤに２つの入
力端Ｊ，Ｋが連結され、前記ロード加算器９のロードま
たは加算の遂行時間を正確に制御するためのクロックＣ
ＫＸを発生するＪＫフリップフロップＦＦ６と、前記ア
ンドゲートＡ２の出力を反転させるインバータＩ１１
と、このインバータＩ１１及び電圧源ＶＤＤに２つの入
力端Ｊ，Ｋが連結され、前記ロード加算器１０のロード
または加算の遂行時間を正確に制御するためのクロック
ＣＫＹを発生するＪＫフリップフロップＦＦ７とから構
成される。尚、ＪＫフリップフロップＦＦ６，ＦＦ７に
入力されるクロックはＣＫの２倍の周波数を有するＣＫ
２である。
【００２７】図４は図３の第１，第２減算器７，８の詳
細な構成のブロック図である。
細な構成のブロック図である。
【００２８】図４による前記第１，第２減算器７，８
は、前記第１，第２比較器５，６の出力端ＡＬＢからの
比較信号をインバータを経由して反転し、再びインバー
タＩ１３を経由して再反転されて、８対のマルチプレク
サ（Ｍ１ｂ，Ｍ１ａ）〜（Ｍ８ｂ，Ｍ８ａ）の選択端子
Ｓに印加されるようにして第１，第３ラッチ１，３から
の２番目の座標値Ｘ２またはＹ２と、第２，第４ラッチ
２，４からの１番目の座標値（Ｘ１またはＹ１）が入力
端Ａ，Ｂへ入力されるようにして、これらの出力端Ｙで
直接またはインバータＩ１４〜Ｉ２１及び２個の４ビッ
トのフル加算器１９，２０を経由したあと、２つの座標
値（Ｘ１とＸ２またはＹ１とＹ２）の間の距離に該当す
る絶対値を求めるように構成したものである。
は、前記第１，第２比較器５，６の出力端ＡＬＢからの
比較信号をインバータを経由して反転し、再びインバー
タＩ１３を経由して再反転されて、８対のマルチプレク
サ（Ｍ１ｂ，Ｍ１ａ）〜（Ｍ８ｂ，Ｍ８ａ）の選択端子
Ｓに印加されるようにして第１，第３ラッチ１，３から
の２番目の座標値Ｘ２またはＹ２と、第２，第４ラッチ
２，４からの１番目の座標値（Ｘ１またはＹ１）が入力
端Ａ，Ｂへ入力されるようにして、これらの出力端Ｙで
直接またはインバータＩ１４〜Ｉ２１及び２個の４ビッ
トのフル加算器１９，２０を経由したあと、２つの座標
値（Ｘ１とＸ２またはＹ１とＹ２）の間の距離に該当す
る絶対値を求めるように構成したものである。
【００２９】図５は図３の第１，第２ロード加算器９，
１０の詳細な構成のブロック図である。
１０の詳細な構成のブロック図である。
【００３０】図５による前記第１，第２ロード加算器
９，１０は、前記第１及び第２減算器７，８の出力をマ
ルチプレクシングする複数個のマルチプレクサＭ９〜Ｍ
１６と、前記マルチプレクサＭ９〜Ｍ１６に連結され、
このマルチプレクサＭ９〜Ｍ１６の出力を臨時貯蔵する
Ｄフリップフロップ２１と、前記マルチプレクサＭ９〜
Ｍ１６及びＤフリップフロップ２１に連結され、前記減
算器７，８の出力及びＤフリップフロップ２１の出力を
加算する加算器２２，２３とから構成される。
９，１０は、前記第１及び第２減算器７，８の出力をマ
ルチプレクシングする複数個のマルチプレクサＭ９〜Ｍ
１６と、前記マルチプレクサＭ９〜Ｍ１６に連結され、
このマルチプレクサＭ９〜Ｍ１６の出力を臨時貯蔵する
Ｄフリップフロップ２１と、前記マルチプレクサＭ９〜
Ｍ１６及びＤフリップフロップ２１に連結され、前記減
算器７，８の出力及びＤフリップフロップ２１の出力を
加算する加算器２２，２３とから構成される。
【００３１】図６は前記減算器７，８とロード加算器
９，１０との間の詳細な構成のブロック図である。
９，１０との間の詳細な構成のブロック図である。
【００３２】図６によれば、前記ロード加算器９，１０
の出力及び絶対値比較器１１の出力ＸＸが入力される減
算器２６と、前記減算器２６の出力を一時貯蔵するラッ
チ２７，２８と、前記減算器７及びラッチ２７の出力を
加算する加算器２９と、前記減算器８及びラッチ２８の
出力を加算する、加算器３とから構成される。
の出力及び絶対値比較器１１の出力ＸＸが入力される減
算器２６と、前記減算器２６の出力を一時貯蔵するラッ
チ２７，２８と、前記減算器７及びラッチ２７の出力を
加算する加算器２９と、前記減算器８及びラッチ２８の
出力を加算する、加算器３とから構成される。
【００３３】図７Ａはプログラマブルアップ／ダウンカ
ウンタ１２，１３の詳細な構成のブロック図であり、図
７Ｂはその論理表である。
ウンタ１２，１３の詳細な構成のブロック図であり、図
７Ｂはその論理表である。
【００３４】前記プログラマブルアップ／ダウンカウン
タ１２，１３は、４ビットのアップ／ダウンカウンタ２
４，２５とから構成され、前記４ビットのアップ／ダウ
ンカウンタ２４，２５にはディスネーブル信号ＥＮＴ、
カウントイネーブル信号ＥＮＰＸ／，ＥＮＰＹ／，Ｃ
Ｋ，前記比較器５，６からの比較信号ＡＬＢによるアッ
プ／ダウン信号Ｕ／Ｄ及びリセット信号が入力され、図
７Ｂの論理表のようにＣＫの上昇エッジのときに比較器
５，６及び補間比較器１４，１５からディスネーブル信
号ＥＮＴと制御信号発生部１６からのカウントイネーブ
ル信号ＥＮＰＸ／，ＥＮＰＹ／がロー（以下Ｌｏｗとい
う）で入力され、アップ／ダウン信号Ｕ／ＤがＬｏｗで
あるとダウンカウントを、アップ／ダウン信号Ｕ／Ｄが
Ｈｉｇｈであるとアップカウントを遂行して、出力端Ｑ
１〜Ｑ７からアップ／ダウンにより補間された座標値に
該当する８ビットのデータを外部へ出力する。
タ１２，１３は、４ビットのアップ／ダウンカウンタ２
４，２５とから構成され、前記４ビットのアップ／ダウ
ンカウンタ２４，２５にはディスネーブル信号ＥＮＴ、
カウントイネーブル信号ＥＮＰＸ／，ＥＮＰＹ／，Ｃ
Ｋ，前記比較器５，６からの比較信号ＡＬＢによるアッ
プ／ダウン信号Ｕ／Ｄ及びリセット信号が入力され、図
７Ｂの論理表のようにＣＫの上昇エッジのときに比較器
５，６及び補間比較器１４，１５からディスネーブル信
号ＥＮＴと制御信号発生部１６からのカウントイネーブ
ル信号ＥＮＰＸ／，ＥＮＰＹ／がロー（以下Ｌｏｗとい
う）で入力され、アップ／ダウン信号Ｕ／ＤがＬｏｗで
あるとダウンカウントを、アップ／ダウン信号Ｕ／Ｄが
Ｈｉｇｈであるとアップカウントを遂行して、出力端Ｑ
１〜Ｑ７からアップ／ダウンにより補間された座標値に
該当する８ビットのデータを外部へ出力する。
【００３５】図８は図３の制御信号発生部の動作を示す
図表であり、図９は、ロード加算器で合算された絶対値
が入力される動作を示す図表であり、図１０Ａ，図１０
Ｂは、２つの座標点の補間を追跡した状態を示すフラグ
と図表である。
図表であり、図９は、ロード加算器で合算された絶対値
が入力される動作を示す図表であり、図１０Ａ，図１０
Ｂは、２つの座標点の補間を追跡した状態を示すフラグ
と図表である。
【００３６】前記のように構成された本実施例では、外
部入力装置から２つの座標点Ｘ１，Ｙ１，Ｘ２，Ｙ２が
順次的に入力されれば、１番目のＸ座標値Ｘ１はラッチ
２に、１番目のＹ座標値Ｙ１はラッチ４に、２番目のＸ
座標値Ｘ２はラッチ１に、２番目のＹ座標値Ｙ２はラッ
チ３にそれぞれ８ビットのデータで一時貯蔵される。
部入力装置から２つの座標点Ｘ１，Ｙ１，Ｘ２，Ｙ２が
順次的に入力されれば、１番目のＸ座標値Ｘ１はラッチ
２に、１番目のＹ座標値Ｙ１はラッチ４に、２番目のＸ
座標値Ｘ２はラッチ１に、２番目のＹ座標値Ｙ２はラッ
チ３にそれぞれ８ビットのデータで一時貯蔵される。
【００３７】そして、比較器５では前記ラッチ１，２か
らの２つのＸ座標値Ｘ１，Ｘ２の大きさを比較し、比較
器６では前記ラッチ３，４からの２つのＹ座標値Ｙ１，
Ｙ２の大きさを比較する。比較結果の座標値が全て等し
いか一つだけ同じ場合には、座標上に平行した一直線で
あるので別に補間を求める必要がない。
らの２つのＸ座標値Ｘ１，Ｘ２の大きさを比較し、比較
器６では前記ラッチ３，４からの２つのＹ座標値Ｙ１，
Ｙ２の大きさを比較する。比較結果の座標値が全て等し
いか一つだけ同じ場合には、座標上に平行した一直線で
あるので別に補間を求める必要がない。
【００３８】従って、２つのＸ座標値Ｘ１，Ｘ２及び２
つの座標値Ｙ１，Ｙ２が全て異なる場合に、減算器７，
８から２つの座標値Ｘ１，Ｘ２，Ｙ１，Ｙ２の距離の絶
対値ΔＸ，ΔＹを求める。この絶対値ΔＸ，ΔＹを一時
貯蔵するロード加算器９，１０を通じて入力される絶対
値の比較器１１では、２つの絶対値ΔＸ，ΔＹの大きさ
を相互比較して、Ｘ軸の絶対値が大きな場合には出力Ｘ
ＸだけＨを、同じ場合には出力ＹＹだけＨを、Ｘ軸の絶
対値が少ない場合には出力ＺＺだけＨをそれぞれ出力す
る。
つの座標値Ｙ１，Ｙ２が全て異なる場合に、減算器７，
８から２つの座標値Ｘ１，Ｘ２，Ｙ１，Ｙ２の距離の絶
対値ΔＸ，ΔＹを求める。この絶対値ΔＸ，ΔＹを一時
貯蔵するロード加算器９，１０を通じて入力される絶対
値の比較器１１では、２つの絶対値ΔＸ，ΔＹの大きさ
を相互比較して、Ｘ軸の絶対値が大きな場合には出力Ｘ
ＸだけＨを、同じ場合には出力ＹＹだけＨを、Ｘ軸の絶
対値が少ない場合には出力ＺＺだけＨをそれぞれ出力す
る。
【００３９】だから、Ｘ軸の絶対値ΔＸが大きいと仮定
すれば、出力ＸＸ，ＹＹ，ＺＺはＨ，Ｌ，Ｌとして出力
され、この値を入力した制御信号発生部１６ではカウン
トイネーブル信号ＥＮＰＸ，ＥＮＰＹをＬ，Ｈ，として
出力し、チェンジ信号もＨであるので、前記出力ＺＺが
インバータＩ９を経由し、直接ＪＫフリップフロップＦ
Ｆ５を経由して、アンドゲートＡ３，Ａ４の出力である
ロード加算信号ＡＬＹ，ＡＬＸがそれぞれＨ，Ｌとして
出力される。
すれば、出力ＸＸ，ＹＹ，ＺＺはＨ，Ｌ，Ｌとして出力
され、この値を入力した制御信号発生部１６ではカウン
トイネーブル信号ＥＮＰＸ，ＥＮＰＹをＬ，Ｈ，として
出力し、チェンジ信号もＨであるので、前記出力ＺＺが
インバータＩ９を経由し、直接ＪＫフリップフロップＦ
Ｆ５を経由して、アンドゲートＡ３，Ａ４の出力である
ロード加算信号ＡＬＹ，ＡＬＸがそれぞれＨ，Ｌとして
出力される。
【００４０】従って、前記カウントイネーブル信号ＥＮ
ＰＸがＬで印加されるプログラマブルアップ／ダウンカ
ウンタ１２は、カウントイネーブルされてＸ座標のアッ
プ／ダウンを遂行する反面、カウントイネーブル信号Ｅ
ＮＰＹがＨで印加されるプログラマブルアップ／ダウン
カウンタ１３はカウントディスネーブルされて、このと
きの補間値はＸ座標だけ１がアップまたはダウンされた
値で出力される。
ＰＸがＬで印加されるプログラマブルアップ／ダウンカ
ウンタ１２は、カウントイネーブルされてＸ座標のアッ
プ／ダウンを遂行する反面、カウントイネーブル信号Ｅ
ＮＰＹがＨで印加されるプログラマブルアップ／ダウン
カウンタ１３はカウントディスネーブルされて、このと
きの補間値はＸ座標だけ１がアップまたはダウンされた
値で出力される。
【００４１】そして、前記ロード加算器９，１０では、
ロード加算信号ＡＬＸ，ＡＬＹがそれぞれＬ，Ｈで入力
されるので、図５のマルチプレクサＭ９〜Ｍ１６で入力
端を選択することになり、これによって絶対値比較器１
１へ出力されるロード加算器９の出力はＸ軸の絶対値Δ
Ｘであり、ロード加算器１０では加算器２２，２３によ
り始めに入力された絶対値ΔＹと次に又読まれた絶対値
ΔＹの合算値２ＸΔＹが出力されて絶対値比較器１１で
比べるようにする。
ロード加算信号ＡＬＸ，ＡＬＹがそれぞれＬ，Ｈで入力
されるので、図５のマルチプレクサＭ９〜Ｍ１６で入力
端を選択することになり、これによって絶対値比較器１
１へ出力されるロード加算器９の出力はＸ軸の絶対値Δ
Ｘであり、ロード加算器１０では加算器２２，２３によ
り始めに入力された絶対値ΔＹと次に又読まれた絶対値
ΔＹの合算値２ＸΔＹが出力されて絶対値比較器１１で
比べるようにする。
【００４２】だから、絶対値比較器１１で比較した結果
による出力ＸＸ，ＹＹ，ＺＺによりすなわち、ΔＸと２
ＸΔＹとの比較された結果がΔＸ＞２ＸΔＹ，ΔＸ＝２
ＸΔＹ，ΔＸ＜２ＸΔＹの印加によるプログラマブルア
ップ／ダウンカウンタ１２，１３のカウントイネーブル
信号ＥＮＰＸ，ＥＮＰＹがＨまたはＬの値を持つように
なり、再びロード加算信号ＡＬＹ，ＡＬＸもＨまたはＬ
の値を持ちながら又合算した３ＸΔＹとΔＸの値を比較
するか、前記プログラマブルアップ／ダウンカウンタ１
２，１３ですべて１ずつアップ／またはダウンカウント
して補間出力ＸＣ，ＹＣで出力したあと、補間比較器１
４，１５で補間された座標値ＸＣ，ＹＣとラッチ１，３
に貯蔵された２番目の座標値Ｘ２，Ｙ２を比較して同じ
でなかったら継続して補間を行う。
による出力ＸＸ，ＹＹ，ＺＺによりすなわち、ΔＸと２
ＸΔＹとの比較された結果がΔＸ＞２ＸΔＹ，ΔＸ＝２
ＸΔＹ，ΔＸ＜２ＸΔＹの印加によるプログラマブルア
ップ／ダウンカウンタ１２，１３のカウントイネーブル
信号ＥＮＰＸ，ＥＮＰＹがＨまたはＬの値を持つように
なり、再びロード加算信号ＡＬＹ，ＡＬＸもＨまたはＬ
の値を持ちながら又合算した３ＸΔＹとΔＸの値を比較
するか、前記プログラマブルアップ／ダウンカウンタ１
２，１３ですべて１ずつアップ／またはダウンカウント
して補間出力ＸＣ，ＹＣで出力したあと、補間比較器１
４，１５で補間された座標値ＸＣ，ＹＣとラッチ１，３
に貯蔵された２番目の座標値Ｘ２，Ｙ２を比較して同じ
でなかったら継続して補間を行う。
【００４３】ここで、２つのＸ座標値Ｘ１，Ｘ２と２つ
のＹ座標値Ｙ１，Ｙ２に対して減算器７，８で距離上の
絶対値ΔＸ，ΔＹを求めた結果、Ｘ＝１４，Ｙ＝３であ
ったと過程すれば、この値をロード加算９，１０を通じ
て入力される絶対値比較器１１の出力ＸＸ，ＹＹ，ＺＺ
がＨ，Ｌ，Ｌになり、これによって制御信号発生部１６
ではカウントイネーブル信号ＥＮＰＸ，ＥＮＰＹをＬ，
Ｈで出力し、チェンジ信号もＨであるので、選択信号発
生部１７のロード加算信号ＡＬＸ，ＡＬＹはＬ，Ｈでそ
れぞれ出力される。
のＹ座標値Ｙ１，Ｙ２に対して減算器７，８で距離上の
絶対値ΔＸ，ΔＹを求めた結果、Ｘ＝１４，Ｙ＝３であ
ったと過程すれば、この値をロード加算９，１０を通じ
て入力される絶対値比較器１１の出力ＸＸ，ＹＹ，ＺＺ
がＨ，Ｌ，Ｌになり、これによって制御信号発生部１６
ではカウントイネーブル信号ＥＮＰＸ，ＥＮＰＹをＬ，
Ｈで出力し、チェンジ信号もＨであるので、選択信号発
生部１７のロード加算信号ＡＬＸ，ＡＬＹはＬ，Ｈでそ
れぞれ出力される。
【００４４】だから、前記カウントイネーブル信号ＥＮ
ＰＸだけＬであるので、プログラマブルアップ／ダウン
カウンタ１１２で１番目のＸ座標値Ｘ１に１をアップま
たはダウンさせることになる。
ＰＸだけＬであるので、プログラマブルアップ／ダウン
カウンタ１１２で１番目のＸ座標値Ｘ１に１をアップま
たはダウンさせることになる。
【００４５】ここで、２番目の座標値Ｘ２，Ｙ２が１番
目の座標値Ｘ１，Ｙ１より大きいと仮定すれば、図７Ａ
に示したごとく、Ｘ座標にだけ１加算された（Ｘ１＋
１，Ｙ１）を１番目の補間された座標値（ＸＣ，ＹＣ）
で出力するとともに補間比較器１４，１５で２番目の座
標値Ｘ２，Ｙ２とそれぞれ比較する一方、ロード加算信
号ＡＬＹだけＬであるので、ロード加算器９では前記減
算器７から絶対値ΔＸ＝１４をそのまま出力し、ロード
加算器１０では２つの絶対値の合算値ΔＹ＋ΔＹ＝６を
それぞれ出力する。
目の座標値Ｘ１，Ｙ１より大きいと仮定すれば、図７Ａ
に示したごとく、Ｘ座標にだけ１加算された（Ｘ１＋
１，Ｙ１）を１番目の補間された座標値（ＸＣ，ＹＣ）
で出力するとともに補間比較器１４，１５で２番目の座
標値Ｘ２，Ｙ２とそれぞれ比較する一方、ロード加算信
号ＡＬＹだけＬであるので、ロード加算器９では前記減
算器７から絶対値ΔＸ＝１４をそのまま出力し、ロード
加算器１０では２つの絶対値の合算値ΔＹ＋ΔＹ＝６を
それぞれ出力する。
【００４６】従って、絶対値比較器１１の出力ＸＸ，Ｙ
Ｙ，ＺＺがＨ，Ｌ，Ｌとなって、前記のような過程によ
り補間された絶対値ＸＣ，ＹＣはＸＣ＝Ｘ１＋１＋１，
ＹＣ＝Ｙ１になって前記ロード加算器９，１０の出力は
絶対値ΔＸ＝１４，合算値ΔＹ＋ΔＹ＋ΔＹ＝９を出力
する。
Ｙ，ＺＺがＨ，Ｌ，Ｌとなって、前記のような過程によ
り補間された絶対値ＸＣ，ＹＣはＸＣ＝Ｘ１＋１＋１，
ＹＣ＝Ｙ１になって前記ロード加算器９，１０の出力は
絶対値ΔＸ＝１４，合算値ΔＹ＋ΔＹ＋ΔＹ＝９を出力
する。
【００４７】このような、過程によりロード加算器１０
の出力ΔＹ＋ΔＹ＋ΔＹ＋ΔＹ＋ΔＹ＝１５が絶対値Δ
Ｘ＝１４より大きくなると、絶対値比較器１１の出力Ｘ
Ｘ，ＹＹ，ＺＺがＬ，Ｌ，Ｈとなり、図８に図表で示し
たごとくチェンジ信号がＬであるので、２つのアンドゲ
ートＡ１，Ａ２の出力であるイネーブル信号ＥＮＴＸ，
ＥＮＴＹがすべてＬで出力され、２つのプログラマブル
アップ／ダウンカウンタ１２，１３が同時にイネーブル
されて１つずつカウントアップするようにするととも
に、ロード加算信号ＡＬＹ，ＡＬＸがすべてＨで出力さ
れて、２つのロード加算器９，１０から出力される値は
マルチプレクサＭ９〜Ｍ１６の一方の側の入力端へ入力
された初期の絶対値ΔＸ，ΔＹが出力される。
の出力ΔＹ＋ΔＹ＋ΔＹ＋ΔＹ＋ΔＹ＝１５が絶対値Δ
Ｘ＝１４より大きくなると、絶対値比較器１１の出力Ｘ
Ｘ，ＹＹ，ＺＺがＬ，Ｌ，Ｈとなり、図８に図表で示し
たごとくチェンジ信号がＬであるので、２つのアンドゲ
ートＡ１，Ａ２の出力であるイネーブル信号ＥＮＴＸ，
ＥＮＴＹがすべてＬで出力され、２つのプログラマブル
アップ／ダウンカウンタ１２，１３が同時にイネーブル
されて１つずつカウントアップするようにするととも
に、ロード加算信号ＡＬＹ，ＡＬＸがすべてＨで出力さ
れて、２つのロード加算器９，１０から出力される値は
マルチプレクサＭ９〜Ｍ１６の一方の側の入力端へ入力
された初期の絶対値ΔＸ，ΔＹが出力される。
【００４８】このとき、Ｘ軸の絶対値ΔＸとＹ軸の絶対
値の合算値ｎΔＹの値が同じときには前記のカウントイ
ネーブル過程を反復するようになるが、Ｙ軸の絶対値の
合算値ｎΔＹが大きくなるとすなわち、Ｘ＜ΔｎΔＹで
あると減算器２６で求める絶対値ｎΔＹ−ΔＸがラッチ
２７，２８に一時貯蔵され、図９の図表に示したごと
く、絶対値比較器１１の出力ＸＸ，ＺＺがそれぞれＬ，
Ｈであり、チェンジ信号がＬであるので、ラッチ２７は
クリアされ、ラッチ２８を経由した絶対値ｎΔＹ−ΔＸ
を加算器３０で加えたあと、ロード加算器１０へ入力さ
れるので、Ｘ軸の絶対値を加算器２９から入力されるロ
ード加算器９の出力とともに絶対値比較器１１で比較す
る前記の過程を反復する。
値の合算値ｎΔＹの値が同じときには前記のカウントイ
ネーブル過程を反復するようになるが、Ｙ軸の絶対値の
合算値ｎΔＹが大きくなるとすなわち、Ｘ＜ΔｎΔＹで
あると減算器２６で求める絶対値ｎΔＹ−ΔＸがラッチ
２７，２８に一時貯蔵され、図９の図表に示したごと
く、絶対値比較器１１の出力ＸＸ，ＺＺがそれぞれＬ，
Ｈであり、チェンジ信号がＬであるので、ラッチ２７は
クリアされ、ラッチ２８を経由した絶対値ｎΔＹ−ΔＸ
を加算器３０で加えたあと、ロード加算器１０へ入力さ
れるので、Ｘ軸の絶対値を加算器２９から入力されるロ
ード加算器９の出力とともに絶対値比較器１１で比較す
る前記の過程を反復する。
【００４９】すなわち、ΔＸとｎΔＹ−ΔＸ＋ΔＹ，Δ
ＸとｎΔＹ−ΔＸ＋２ΔＹ，…，ΔＸとｎΔＹ−ΔＸ＋
ｍΔＹの順序に比較するものである。同様に最終比較値
が同じであると次に初期の絶対値ΔＸ，ΔＹに戻される
が、Ｙ軸の絶対値の合算値ｎΔＹ−ΔＸ＋ｍΔＹが大き
な場合には再びｎΔＹ−ΔＸ＋ｍΔＹ−ΔＸをＹに加え
た値を初期値として、再び上の過程を反復しながら前記
のプログラマブルアップ／ダウン１２，１３から継続出
力される補間された出力ＸＣ，ＹＣを前記補間比較器１
４，１５へ入力された２番目の座標値Ｘ２，Ｙ２と比較
して同じくなるまで継続遂行する。
ＸとｎΔＹ−ΔＸ＋２ΔＹ，…，ΔＸとｎΔＹ−ΔＸ＋
ｍΔＹの順序に比較するものである。同様に最終比較値
が同じであると次に初期の絶対値ΔＸ，ΔＹに戻される
が、Ｙ軸の絶対値の合算値ｎΔＹ−ΔＸ＋ｍΔＹが大き
な場合には再びｎΔＹ−ΔＸ＋ｍΔＹ−ΔＸをＹに加え
た値を初期値として、再び上の過程を反復しながら前記
のプログラマブルアップ／ダウン１２，１３から継続出
力される補間された出力ＸＣ，ＹＣを前記補間比較器１
４，１５へ入力された２番目の座標値Ｘ２，Ｙ２と比較
して同じくなるまで継続遂行する。
【００５０】前記のように、本実施例は伝送速度が遅い
入力装置を使われるときに２つの座標点の間を線形で連
結させるようにしたもので、２つの座標点を比較したあ
と、異なる場合には２つの座標値の絶対値ΔＸ，ΔＹを
比較して大きな側の補間出力をプログラマブルアップ／
ダウンカウンタ１２，１３でアップまたはダウンさせた
あと、小さな絶対値を合わせた合算値と大きな絶対値と
を比較して同じか、あるいは大きくなるときまで反復
し、再び初期値を設定して再び遂行させる方法で３番目
の座標値Ｘ３，Ｙ３が入力されれば２番目の座標値Ｘ
２，Ｙ２を基準として前記の過程を反復遂行して２つの
座標点の間を線形で連結するものである。
入力装置を使われるときに２つの座標点の間を線形で連
結させるようにしたもので、２つの座標点を比較したあ
と、異なる場合には２つの座標値の絶対値ΔＸ，ΔＹを
比較して大きな側の補間出力をプログラマブルアップ／
ダウンカウンタ１２，１３でアップまたはダウンさせた
あと、小さな絶対値を合わせた合算値と大きな絶対値と
を比較して同じか、あるいは大きくなるときまで反復
し、再び初期値を設定して再び遂行させる方法で３番目
の座標値Ｘ３，Ｙ３が入力されれば２番目の座標値Ｘ
２，Ｙ２を基準として前記の過程を反復遂行して２つの
座標点の間を線形で連結するものである。
【００５１】尚、本発明によるイメージ補間回路は伝送
速度が遅い種々の外部入力装置に適用できるのでこの発
明の技術的思想が逸脱しない範囲内でこの実施例に限ら
ず多様な変調変化が可能である。
速度が遅い種々の外部入力装置に適用できるのでこの発
明の技術的思想が逸脱しない範囲内でこの実施例に限ら
ず多様な変調変化が可能である。
【００５２】
【発明の効果】以上のように、この発明によるイメージ
補間回路によれば、伝送速度が遅い外部の入力装置を使
う場合に入力される２つの座標点の距離による絶対値を
順次的に求めながら直線的な補間値を求めるもので、ハ
ードウェア的構成に２つの座標点の間の直線的補間値を
求めることにより従来のソフトウェアで処理した方法に
比べて処理速度が早く微細のポイントまで示すことがで
き、また、ハードウェア的な構成であるのでその他の周
辺回路のマッチングが容易であるので費用節減の効果が
ある。また、第１のクロックに同期して座標値を順次入
力するとともに、入力された座標値間を補間する補間信
号（座標値）が第１のクロックよりも高速な第２のクロ
ックに同期して出力されることになる。このように、相
対的に低速な第１のクロックに同期して座標値を順次入
力しながら、それら座標値間を補間する補間信号を相対
的に高速な第２のクロックに同期して発生することで、
リアルタイムに補間信号を出力することが可能となる。
補間回路によれば、伝送速度が遅い外部の入力装置を使
う場合に入力される２つの座標点の距離による絶対値を
順次的に求めながら直線的な補間値を求めるもので、ハ
ードウェア的構成に２つの座標点の間の直線的補間値を
求めることにより従来のソフトウェアで処理した方法に
比べて処理速度が早く微細のポイントまで示すことがで
き、また、ハードウェア的な構成であるのでその他の周
辺回路のマッチングが容易であるので費用節減の効果が
ある。また、第１のクロックに同期して座標値を順次入
力するとともに、入力された座標値間を補間する補間信
号（座標値）が第１のクロックよりも高速な第２のクロ
ックに同期して出力されることになる。このように、相
対的に低速な第１のクロックに同期して座標値を順次入
力しながら、それら座標値間を補間する補間信号を相対
的に高速な第２のクロックに同期して発生することで、
リアルタイムに補間信号を出力することが可能となる。
【図１】従来のイメージ補間回路のブロック構成図であ
る。
る。
【図２】図１による補間信号発生を説明するための図面
である。
である。
【図３】本実施例によるイメージ補間回路の一実施例を
示す回路図である。
示す回路図である。
【図４】図３の減算器の詳細なブロック図である。
【図５】図３のロード加算器の詳細な構成のブロック図
である。
である。
【図６】図３の減算器とロード加算器との間の詳細な構
成のブロック図である。
成のブロック図である。
【図７Ａ】図３のプログラマブルアップ／ダウンカウン
タの詳細なブロック図である。
タの詳細なブロック図である。
【図７Ｂ】図３のプログラマブルアップ／ダウンカウン
タの動作論理表を示す図である。
タの動作論理表を示す図である。
【図８】図３の制御信号発生部の詳細な構成のブロック
図である。
図である。
【図９】ロード加算器で合算された絶対値が入力される
動作を示す図表である。
動作を示す図表である。
【図１０Ａ】本実施例による２つの座標点の補間を追跡
した状態を示したグラフと図表である。
した状態を示したグラフと図表である。
【図１０Ｂ】本実施例による２つの座標点の補間を追跡
した状態を示したグラフと図表である。
した状態を示したグラフと図表である。
Claims (4)
- 【請求項１】 第１のクロックに同期して順次入力され
た第１と第２の２個の座標点のＸ座標値Ｘ２，Ｘ１をラ
ッチする第１及び第２ラッチと、 前記第１及び第２ラッチにそれぞれ連結され、入力され
たＸ座標値Ｘ２とＸ１との大きさ比べる第１比較器と、 前記第１比較器に連結され、入力されたＸ座標値Ｘ１と
Ｘ２との差の絶対値とを求める第１減算器と、 前記第１減算器に連結され、前記第１減算器で求められ
たＸ座標値Ｘ１とＸ２との差の絶対値をロードしたあ
と、ロードされた差の絶対値にＸ座標値Ｘ１とＸ２との
差の絶対値を加算可能な第１ロード加算器と、 前記第１と第２の２個の座標点のＹ座標値Ｙ２，Ｙ１を
ラッチする第３及び第４ラッチと、 前記第３及び第４ラッチにそれぞれ連結され、入力され
たＹ座標値Ｙ２とＹ１との大きさを比べる第２比較器
と、 前記第２比較器に連結され、入力されたＹ座標値Ｙ１と
Ｙ２との差の絶対値とを求める第２減算器と、 前記第２減算器に連結され、前記第２減算器で求められ
たＹ座標値Ｙ１とＹ２との差の絶対値をロードしたあ
と、ロードされた差の絶対値にＹ座標値Ｙ１とＹ２との
差の絶対値を加算可能な第２ロード加算器と、 前記第１及び第２ロード加算器に連結され、前記第１及
び第２ロード加算器の出力を比べる絶対値比較器と、 前記第２ラッチと第１比較器に連結され、前記絶対値比
較器の比較結果から絶対値が大きな場合に、前記第１の
クロックよりも短い周期を有する第２のクロックに同期
してＸ軸の第１の座標値をアップまたはダウンカウント
して、補間信号を出力する第１プログラマブルアップ／
ダウンカウンタと、 前記第１プログラマブルアップ／ダウンカウンタに連結
され、前記第１プログラマブルアップ／ダウンカウンタ
の出力とＸ軸の第２の入力値とを相互に比較して、比較
結果に対応して前記第１プログラマブルアップ／ダウン
カウンタをディスイネーブルさせる第１補間比較器と、 前記第４ラッチと第２比較器に結され、前記絶対値比較
器の比較結果から絶対値が大きな場合に、前記第２のク
ロックに同期してＹ軸の第１の座標値をアップまたはダ
ウンカウントして補間信号を出力する第２プログラマブ
ルアップ／ダウンカウンタと、 前記第２プログラマブルアップ／ダウンカウンタに連結
され、前記第２プログラマブルアップ／ダウンカウンタ
の出力と第２のＹ軸の入力値とを相互に比較して、比較
結果に対応して前記第２プログラマブルアップ／ダウン
カウンタをディスイネーブルさせる第２補間比較器と、 前記絶対値比較器に連結され、前記第２のクロックに同
期して該絶対値比較器の出力を用いて前記第１及び第２
プログラマブルアップ／ダウンカウンタのカウントイネ
ーブル信号を出力する制御信号発生部と、 前記制御信号発生部に連結され、前記制御信号発生部の
出力信号を用いて前記第１及び第２ロード加算器のロー
ドまたは加算を制御する選択信号発生部と、 前記制御信号発生部に連結され、前記制御信号発生部の
出力信号に基づいて、前記第２のクロックに同期した前
記第１及び第２ロード加算器の動作を制御するクロック
を発生するクロック発生器とを備えることを特徴とする
イメージ補間回路。 - 【請求項２】 前記第１及び第２減算器は、 前記第１及び第２比較器からの出力を反転及び再び反転
させるインバータと、 前記インバータに選択端子が連結され、入力端に入力さ
れる座標値をマルチプレクシングする複数個のマルチプ
レクサと、 前記複数個のマルチプレクサに連結され、このマルチプ
レクサの出力を反転させる複数個のインバータと、 前記インバータに連結された複数個の４ビットフル加算
器からなることを特徴とする請求項１記載のイメージ補
間回路 - 【請求項３】 前記第１及び第２ロード加算器は、 前記第１及び第２減算器の出力をマルチプレクシングす
る複数個のマルチプレクサと、 前記複数個のマルチプレクサに連結され、この複数個の
マルチプレクサの出力を一時貯蔵するＤフリップフロッ
プと、 前記複数個のマルチプレクサ及びＤフリップフロップに
連結され、前記第１及び第２減算器の出力及びＤフリッ
プフロップの出力を加算する加算器からなることを特徴
とする請求項１記載のイメージ補間回路 - 【請求項４】 入力される第１と第２の２つの座標点間
を連結するイメージ補間回路であって、 第１のクロックに同期して入力される第１及び第２の２
つの座標点間のＸ座標の差とＹ座標の差とを比較する比
較手段と、 比較結果から差の大きな一方の座標軸を基準軸として、
前記第１のクロックよりも周波数の高い第２のクロック
に同期して、基準座標を第１の座標から第２の座標へ所
定単位で変化させる基準座標変換手段と、 加算器及び減算器からなり、変化する前記基準座標に基
づいて、前記第２のクロックに同期して他方の座標軸の
座標値を発生する座標発生手段とを備えることを特徴と
するイメージ補間回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92-13153 | 1992-07-23 | ||
| KR1019920013153A KR0166702B1 (ko) | 1992-07-23 | 1992-07-23 | 타블릿 보드의 보간회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06266832A JPH06266832A (ja) | 1994-09-22 |
| JP2858616B2 true JP2858616B2 (ja) | 1999-02-17 |
Family
ID=19336834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182988A Expired - Fee Related JP2858616B2 (ja) | 1992-07-23 | 1993-07-23 | イメージ補間回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5349369A (ja) |
| JP (1) | JP2858616B2 (ja) |
| KR (1) | KR0166702B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5519822A (en) * | 1994-12-09 | 1996-05-21 | Hewlett-Packard Company | Method and apparatus for simultaneously selecting a plurality of pixels to lie upon a line segment defined by two end points |
| US5611029A (en) * | 1995-01-31 | 1997-03-11 | Compaq Computer Corporation | Run slice line draw engine with non-linear shading capabilities |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0261779A (ja) * | 1988-08-29 | 1990-03-01 | Matsushita Electric Ind Co Ltd | 座標データ処理装置 |
| US4988984A (en) * | 1988-10-31 | 1991-01-29 | International Business Machines Corporation | Image interpolator for an image display system |
-
1992
- 1992-07-23 KR KR1019920013153A patent/KR0166702B1/ko not_active IP Right Cessation
-
1993
- 1993-07-23 US US08/095,469 patent/US5349369A/en not_active Expired - Lifetime
- 1993-07-23 JP JP5182988A patent/JP2858616B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5349369A (en) | 1994-09-20 |
| JPH06266832A (ja) | 1994-09-22 |
| KR940002692A (ko) | 1994-02-19 |
| KR0166702B1 (ko) | 1999-01-15 |
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