JPH0828840B2 - ビデオ・イメージ・マッピング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオ信号処理、特
に、任意のマッピング関数に応じて、ある２次元平面内
のビデオ・イメージを他の２次元平面に変換する改良さ
れたビデオ・イメージ・マッピング装置に関する。

【０００２】

【従来の技術】ライブ・ビデオ特殊効果の分野におい
て、できるだけ融通性を保って、あるイメージを他にマ
ッピングできることが望ましい。最新のテレビジョンに
は、ビデオ特殊効果が数多く用いられている。これらの
特殊効果には、回転、暴走族イメージ、イメージの折り
重ね及び折り戻し、異なる角度で実際の画像のプレーン
へのイメージ移動などの空間変換がある。

【０００３】デジタル・ビデオ制作設備において、複合
形式かコンポーネント形式のいずれかであるビデオ・フ
ィールドを、一連のルミナンス、クロミナンス、キーイ
ング及び（可能ならば）連続したピクセル位置での深さ
位置として処理する。かかるビデオのフィールド又はフ
レームを一度にピクセルの１つのラインに転送するが、
これは、フィールドの左上から開始し、１つのラインを
横切って次のラインに移動する。その結果のデジタル信
号は、長方形のグリッドでサンプルされた２次元実数値
関数とみなせる。

【０００４】

【発明が解決しようとする課題】かかるビデオ信号を表
すデータの流れを受け、これをソース（元の）座標系
（ｈ、ｖ）からディスティネーション（宛先）座標系
（ｘ、ｙ）にマッピングできるのが望ましい。簡単な線
形マッピングにとって、これは、ささいな問題である。
しかし、非線形であるか、複数対１であり、イメージを
マッピングできるマッピング処理にとって、複雑な方法
で得たイメージが歪み、折り返されていても、高速で効
果的な変換メカニズムは、達成するのが非常に困難であ
る。

【０００５】かかるマッピング・システムの例は、クワ
ンテル社（Quantel Limited ）に譲渡された米国特許第
４５６３７０３号、第４７０９３９３号及び第４７５７
３８４号に開示されている。このビデオ信号処理システ
ムの要点の１つは、マッピングされたアドレスを発生す
る方法である。米国特許第４７０９３９３号公報の第５
欄第２９行から第６欄第２４行に記載されている如く、
マッピングの形をコンピュータが発生して、ディスク蓄
積装置に蓄積する。このディスク蓄積装置のアクセス
は、ビデオ速度に対して遅いので、空間的及び時間的に
アドレス補間を行う。（時間的補間は、他のビデオ・フ
レームにより時間的に分離された２つのビデオ・フレー
ム間の補間である。）この米国特許の発明者は、「この
技術は、制作した画像にいかなる顕著な劣化ももたらさ
ないことが分かった。」と述べているが、ある形式の画
像では、これら補間技術が大きな悪影響を及ぼす。

【０００６】米国特許第４７０９３９３号に開示された
ビデオ信号処理システムの他の要点は、この米国特許公
報の第３及び第４図と、第３欄第６行から第４欄第４３
行に示されている。マルチプライア（乗算器）、加算器
及びフレーム蓄積装置の４チャンネルが、一連の読出し
処理及び書き込み動作により、出力ビデオ・フレーム内
の４つの隣接したピクセルの集合に入る画素を処理す
る。４個の分離したフレーム蓄積装置内の同じピクセル
の内容を、読出し時に、互いに加算する。４個の完全な
フレーム蓄積メモリを用いずに、４つの隣接した出力ピ
クセルのデータを累積できるのが望ましい。

【０００７】したがって、本発明の目的は、メモリ資源
をより効果的に使用し、時間的及び空間的処理手段を導
入することなくビデオ・イメージを処理するのに十分高
速に動作するビデオ・イメージ処理の新たなアプローチ
の提供にある。

【０００８】

【課題を解決するための手段】本発明によるビデオ・マ
ッピング・システムは、重み係数発生器及び２次元再サ
ンプリング（リサンプリング）・フィルタを備えてお
り、これらは、メモリ資源を効率的に利用し、時間的及
び空間的補間による装置を導入することなく、ビデオ・
イメージの流れを処理するのに十分な程、高速に動作す
る。このシステムは、非線形及び複数対１のマッピング
を行うことができるので、ターゲット（ディスティネー
ション）座標系の２次元平面に画像を発生するために、
複雑な方法で、ソース２次元平面でのビデオ・イメージ
を折り重ねることができる。このマッピングの制限は、
個々に連続で、単一に見積もられることに過ぎない。

【０００９】本発明の１つの観点によれば、本発明の方
法は、領域の各配列内の頂点Ａ、Ｂ、Ｃ及びＤを有する
４辺形の領域を定める。この方法は、次のステップより
成る。すなわち、（ａ）座標を変換して、領域の配列の
中央に原点Ｏを配置する。（ｂ）原点を通過するｘ軸及
びｙ軸と交差する４辺形の周辺を線Ａ−Ｂ、Ｂ−Ｄ、Ｄ
−Ｃ及びＣ−Ａがどのように形成するかに応じて、複数
の幾何学的場合のどれが関連するかを求める。（ｃ）求
めた場合に基づいた比率確認回路の入力に適切なように
座標データを切り替える。（ｄ）切り替えた座標データ
から２次３角比を確定する。（ｅ）１次３角領域ＡＢ
Ｏ、ＢＤＯ、ＤＣＯ及びＣＡＯを計算する。（ｆ）２次
３角領域を得るのに求めた場合に応じて、１次３角領域
及び２次３角領域を乗算する。（ｇ）複数の領域の各々
の中にある４辺形の比を得るのに求めた場合に応じて、
１次３角領域と２次３角領域とを組み合わせて、これら
領域の各々の重み係数を発生する。

【００１０】本発明の他の観点によれば、ソース・ビデ
オ・イメージからのピクセルの入力の流れをディスティ
ネーション座標系にマッピングし、リサンプリングによ
りろ波して、出力ビデオ・フィールドを発生する。特定
のディスティネーション・ピクセルに当てた総ての入力
ピクセルの総ての位置の寄与を累積して、ディスティネ
ーション・ピクセルのルミナンス、クロミナンス成分、
キーイング及び深さの値を発生する。２次元リサンプリ
ング・フィルタは、ビデオ・データを重み係数と乗算し
て重み付けされたビデオ・データ要素を発生する乗算器
と、入力ピクセルが出力ピクセルと同じ時を識別する比
較器と、同じ出力ピクセルに関連し重み付けされたビデ
オ・データ要素を動作和（ランニング・トータル）に累
積するアキュムレータ（累積器）と、そのピクセルに関
連した付加データがない時を判断し、累積したランニン
グ・トータルを出力する回路とを具えている。同じディ
スティネーション空間にマッピングされた多くの層を、
深さ、透明度、その他の要素に応じて、組み合わせる。
このアプローチにおいて、アンチエリアシング・フィル
タは必要である。

【００１１】本発明の要旨は、本願明細書の特許請求の
範囲に特に指摘してある。しかし、本発明の構成、動作
方法、その他の利点及び目的は、添付図を参照した以下
の説明より理解できよう。

【００１２】

【実施例】図２は、ソース座標系の長方形をディスティ
ネーション座標系の４辺形にどのようにマッピングする
かを示す図である。ここでは、左側のソース座標系
（ｈ、ｖ）内のピクセルを、右側のディスティネーショ
ン座標系（ｘ、ｙ）にマッピングする。ソース座標系の
ピクセル（３、１）を、ディスティネーション座標系
（ｘ、ｙ）内で斜線により強調して示す。このマッピン
グを、ソース座標系内の長方形ピクセルの隅の座標に適
用する。よって、ソース座標系内の各ピクセルが長方形
（ここでは矩形として示す）であると、ディスティネー
ション座標系においては、通常、この長方形は、マッピ
ング関数で決まる任意の４辺形になる。ディスティネー
ション座標系にマッピングされた４辺形は、ディスティ
ネーション座標系内の他の４辺形と、連続的に、直接隣
接する。

【００１３】図３は、１つのディスティネーション・ピ
クセルをカバーする１６個のソース・ピクセルのマッピ
ングした領域を示す。このディスティネーション・ピク
セルが発生すると、このピクセルのルミナンスは、ピク
セルの領域のどれくらいがディスティネーション・ピク
セル内かに応じて、これらのソース・ピクセル又はソー
ス・ピクセルの部分の総てのルミナンス値の重み付け平
均となる。「部分」を示す記号ｐ及び「総て」を表す記
号ａを用いると、以下のソース・ピクセルがこのディス
ティネーション・ピクセルの値に寄与していることが分
かる。そのソース・ピクセルとは、ｐ２、ｐ３、ｐ５、
ｐ６、ｐ７、ｐ８、ｐ９、ａ１０、ｐ１１、ｐ１２、ｐ
１３、ｐ１４、ｐ１５である。

【００１４】必要なこと、そして、本発明のシステムが
達成することは、ソース座標系からディスティネーショ
ン座標系ピクセルの値に適切な重み付けでマッピングさ
れた４辺形の各々の寄与を累積する方法である。この処
理において用いる適切な重み付けを計算する１つの方法
を次に説明する。なお、別のアプローチも可能である。

【００１５】マッピング関数のインプレメンテーション
の制限は、前の大きさのルート２分の１以上のピクセル
の幅が許されないことである。これにより、マッピング
されていない４辺形（ソース座標系の１ピクセルを表す
４辺形）は、ディスティネーション座標系の４個より多
いピクセルに当たらないことを保証する。この大きさの
制限を緩めるには、重み係数発生器に４より大きい数、
例えば９の係数と、２次元リサンプリング・フィルタの
４より大きい数のバンク（ターゲット２次元平面、即
ち、ディスティネーション座標系でのピクセル）と、４
より大きい数のバンク内の奇数／偶数フィールド・メモ
リのセグメントを発生させる。

【００１６】図４〜図７において、ディスティネーショ
ン座標系平面が４つのピクセル形式で構成されていると
みなしている。これら４つのピクセルとは、偶数のｘと
偶数のｙである００と、奇数のｘと偶数のｙである０１
と、偶数のｘと奇数のｙである１０と、奇数のｘと奇数
のｙである１１である。マッピングした４辺形の最大サ
イズでの上述の制限により、ディスティネーション座標
系ピクセルのこれら形式の各々（バンク組み合わせ）
が、１個のマッピングした４辺形から入力値を受けるこ
とになる。図４は、４辺形が、左上のピクセルが００で
あるピクセルのバンク組み合わせに当たることを示す。
図５は、４辺形が、左上のピクセルが０１であるピクセ
ルのバンク組み合わせに当たることを示す。図６は、４
辺形が、左上のピクセルが１０であるピクセルのバンク
組み合わせに当たることを示す。図７は、４辺形が、左
上のピクセルが１１であるピクセルのバンク組み合わせ
に当たることを示す。

【００１７】各４辺形に対して、マッピングされた
（ｘ、ｙ）ピクセルの各々に当たる領域の大きさを決
め、その領域をその４辺形に関連したルミナンス（又は
他の）値と乗算し、その結果をそのピクセル用のルミナ
ンス（又は他の）値に累積する必要がある。

【００１８】図１は、本発明によるビデオ・イメージ・
マッピング・システムの全体的なブロック図を示す。入
力ビデオ信号からのタイミング信号をマッピングされた
アドレスを発生する発生器（マッピングされたアドレス
発生器と呼ぶ）１０に供給する。この発生器１０は、タ
イミング信号を用いて、ソース座標系（ｈ、ｖ）内のピ
クセルの隅のアドレスを順次発生する。例えば、図２の
場合、ピクセル（３、１）の左上の隅（２．５、０．
５）を先ず発生する。次に、ピクセル（４、１）の左上
隅を（３．５、０．５）としてマッピングして、ピクセ
ル（３、１）の右上隅を決定する助けにする。同様に、
ピクセル（３、２）の左上隅を次のラインに（２．５、
１．５）としてマッピングして、ピクセル（３、１）の
左下隅を決める助けにする。最後に、ピクセル（４、
２）の左上隅をマッピングして、ピクセル（３、１）の
右下隅を決定する助けにする。

【００１９】次に、マッピングされたアドレス発生器１
０は、これらアドレスにマッピング関数を与えて、ディ
スティネーション座標系（ｘ、ｙ）内にえられた４辺形
の隅のアドレスを発生する。種々のマッピング・アルゴ
リズムを使用することができるが、その１つは、ハーコ
ート・ブレイス・ジョバノビッチ（Ｈａｒｃｏｕｒｔ−
Ｂｒａｃｅ−Ｊｏｖａｎｏｂｉｃｈ）のアカデミック・
プレス・インク（Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ，Ｉｎ
ｃ．）が１９９０年に発行したジェラルド・ファリン
（Ｇｅｒａｌｄ Ｆａｒｉｎ）の「コンピュータ援助幾
何学的設計用曲線及び面」の第２版に記載されている。

【００２０】図８は、ディスティネーション座標系内の
隅Ａ、Ｂ、Ｃ及びＤにより決まる４辺形の一例を示す。
これら隅の座標は、（ＡX、ＡY）、（ＢX、ＢY）、（Ｃ
X、ＣY）及び（ＤX、ＤY）である。入力長方形の隅を出
力座標系内の非整数位置にマッピングするので、マッピ
ングされたアドレス発生器１０が発生したアドレスは、
入力アドレスよりも長くなる。マッピングされたアドレ
ス発生器が発生したアドレスは、隅が入り込む出力ピク
セルを決定するピクセル部分と、出力ピクセル内の隅の
位置を示すサブピクセルとを含んでいる。再び図１を参
照する。マッピングされたアドレス発生器１０は、４辺
形の隅の縦座標及び横座標成分ＡX、ＡY、ＢX、ＢY、Ｃ
X、ＣY、ＤX及びＤY（以下、ＡX・・・ＤYという）を原
点変換回路１２に供給する。

【００２１】原点変換回路１２は、最小Ｘ値及び最小Ｙ
値（Ｘｍｉｎ，Ｙｍｉｎ）を見つける。値Ｘｍｉｎ及び
Ｙｍｉｎを切り捨てるので、それらの最下位ビット（Ｌ
ＳＢ）は２個のピクセルを水平的に表すと共に、２個の
ラインを垂直的に表す。また、これらピクセルのアドレ
ス（マイナス１ＬＳＢ）を４個の２次元リサンプリング
・フィルタ１６のバンク・セットに送る。Ｘの切り捨て
た値をバンク０１及び１１に送る一方、切り捨てた値プ
ラス最上位切り捨てビットをバンク００及び１０に送
る。Ｙの切り捨てた値をバンク１０及び１１に送る一
方、切り捨てた値プラス最上位切り捨てビットをバンク
００及び０１に送る。

【００２２】ピクセル・アドレスの最下位Ｘ及びＹビッ
トは、図４〜図７に示す４つの場合のどれが生じるかを
特定する。バンク・セット（バンク組み合わせ）形式の
情報（バンク・セット内のピクセルの配置状況を表す）
のこれら２ビット（バンク・セット選択信号）を重み係
数発生器１４に送る。さらに詳細に後述する如く、重み
係数発生器１４のマルチプレクサ制御ロジックは、入力
サブピクセル・アドレス及びその結果発生した係数の経
路を変更するので、４個のバンク間の空間関係の特定形
式用の２次元リサンプリング・フィルタ１６の４個のバ
ンクに正しい係数を供給する。

【００２３】また、原点変換回路１２は、ＡX・・・ＤY
アドレスのサブピクセル部分を重み係数発生器１４に送
る。重み係数発生器１４がこの情報からどのように係数
を発生するかを、以下に詳細説明する。重み係数発生器
１４は、００、０１、１０及び１１の各バンク用に係数
を発生し、２次元リサンプリング・フィルタ１６の４個
のバンクに係数を送る。

【００２４】４個の値（ＡX、ＡY）、（ＢX、ＢY）、
（ＣX、ＣY）及び（ＤX、ＤY）の総てを受けるまで、重
み係数回路１４の処理が生じない。よって、（ＡX、Ａ
Y）座標データを、（ＤX、ＤY）座標に達するまで、１
ピクセルと１ライン遅延だけ、遅延させる。同様に、
（ＢX、ＢY）座標データを１ライン遅延だけ遅延させ、
（ＣX、ＣY）座標データを１ピクセル遅延だけ遅延させ
る。採用したインプレメンテーションにおいて、マッピ
ングされたアドレス発生器１０は、これら遅延を含んで
おり、同時に各４辺形用の４個の隅のアドレスの総てを
発生する。

【００２５】２次元リサンプリング・フィルタ１６は、
ルミナンス（Ｌ）、クロミナンス（Ｃ）及びキーイング
（Ｋ）を含む入力ビデオ情報と、と共に原点変換回路１
２からのピクセル・アドレスとを受ける。２次元リサン
プリング・フィルタ１６は、マッピングされたアドレス
発生器１０からのＺ（深さ）値と、重み係数発生器１４
からの係数も受ける。詳細に後述する如く、２次元リサ
ンプリング・フィルタ１６は、これらピクセル・アドレ
ス及び重み係数に応じて、入力信号Ｌ、Ｃ、Ｋ及びマッ
プＺをフィルタ処理して、ディスティネーション座標系
（ｘ、ｙ）内のＬ、Ｃ、Ｋ及びＺを含む出力ビデオ・サ
ンプルを発生し、それを奇数フィールド・メモリ１８及
び偶数フィールド・メモリ２０に供給する。この２次元
リサンプリング・フィルタは、ビデオ・イメージのいず
れの側面を示すかを含むアドレス情報を奇数及び偶数フ
ィールド・メモリ１８及び２０に送る。

【００２６】出力ビデオ・タイミング信号は、スタジオ
環境において供給されるが、１フレーム期間プラス又は
マイナス約１０ラインだけ入力ビデオ・タイミング信号
を遅らさなければならない。種々のこのタイミングは、
システムのセットアップにおいて、オペレータが操作す
る。これらタイミング信号を水平及び垂直カウンタ２２
に供給して、奇数／偶数フィールド信号及び出力アドレ
スを発生する。これら出力アドレスの小数部分を補間回
路（補間器）２６に供給し、これら出力アドレスの整数
部分、すなわち、ピクセル部分を奇数フィールド・メモ
リ１８及び偶数フィールド・メモリ２０に送る。

【００２７】２次元リサンプリング・フィルタ１６から
の出力ビデオの交互のフィールドを、水平及び垂直カウ
ンタ２２からの奇数／偶数フィールド信号の状態に応じ
て、奇数及び偶数フィールド・メモリ１８及び２０に蓄
積し、これらメモリから読出す。インバータ（位相反転
器）２４により、これら理想的なフィールド・メモリ１
８及び２０が奇数／偶数フィールド信号の逆位相を蓄積
したり読出したりできる。

【００２８】補間器２６は、その入力の４つのバンクの
総てからビデオの奇数及び偶数フィールドの両方を受
け、これらをビデオの１つの流れに積分すると共に、こ
のビデオの流れの点の間を補間して、イメージを拡張で
きるようにする。重み係数発生器及び２次元リサンプリ
ング・フィルタ内でハードウェア管理を行えるようにし
て、出力座標空間にマッピングした入力４辺形がその前
の大きさの平方根２分の１より大きくできないという制
限により、入力信号の圧縮のみができない。本発明によ
れば、補間器により、マッピング及び処理を行った後
に、出力イメージの拡張を可能にすることにより、全体
的なシステムは、この制限が存在しないかのように動作
できる。

【００２９】図８を参照する。図８内の４辺形の領域
は、３角形ＣＡＯ，ＡＢＯ及びＢＤＯの領域の和から３
角形ＤＣＯの領域をマイナスしたものである。３角形の
領域は、この３角形の同じ頂点から開始した２つの側部
のクロス乗積（cross product）の対数係数（modulus
）の半分である。例えば、ＡＢＯの領域は１／２｜｜
ベクトルＯＡ×ベクトルＯＢ｜｜である。両方のベクト
ルはｘｙ平面内であるので、これらクロス乗積は、その
平面に対して直角であり、ｚ軸に対して平行であり、ｘ
又はｙ成分がない。クロス乗積のｚ成分は、右回り方向
に計ったベクトルＯＡ及びベクトルＯＢ間の角度が０と
−１８０度の間ならば、正（ページ内）であり、その角
度が０と＋１８０度の間ならば、負（ページ外）であ
る。

【００３０】図８の４辺形の領域は、［ベクトルＯＡ×
ベクトルＯＢ＋ベクトルＯＢ×ベクトルＯＤ＋ベクトル
ＯＤ×ベクトルＯＣ＋ベクトルＯＣ×ベクトルＯＡ］の
Ｚ成分の−１／２である。上述の順序において、ＯＤ及
びＯＣ間の角度は負なので、その結果の符号は正であ
り、総てが負であった他の結果の部分をキャンセルす
る。よって、上述の計算では、確かに結果（ＡＢＯ＋Ｂ
ＤＯ−ＣＤＯ＋ＣＡＯ）を発生した。

【００３１】（マイナス符号を除いた）上述の計算によ
り、点ＡＢＣＤが４辺形の周辺で右回り方向に発生すれ
ば、負の結果が生じ、これら点が左回りの方向に発生す
れば、正の結果が生じる。図９において、入力スキャン
の順序は、１つのラインのＡＢ、そして次のラインのＣ
Ｄに対応するので、入力画像の正面側が出力画像の正面
側に残るとき、ＡＢＣＤの右回り方向が生じ、入力画像
の背面側が出力画像の正面側にマッピングされたとき、
左回り方向が生じる。

【００３２】図８において、バンク００内の４辺形部分
は、３角形Ｏ［ＣＡ］X Ａ及びＯＡ［ＡＢ］Y の和マイ
ナスＯ［ＤＣ］X ［ＤＣ］Yの領域である。点［ＣＡ］X
は、ラインＣＡがｘ軸と交差する点であり、点［Ａ
Ｂ］Y は、ラインＡＢがｙ軸と交差する点である。同様
に、点［ＤＣ］X 及び［ＤＣ］Y は、ラインＤＣがｘ軸
及びｙ軸と各々交差する点である

【００３３】図８におけるバンク０１内の４辺形の部分
は、３角形Ｏ［ＡＢ］Y Ｂ及びＯＢＤの和マイナス３角
形Ｏ［ＤＣ］Y Ｄである。そして、バンク１０内の同じ
４辺形の部分は、３角形ＯＣ［ＣＡ］X マイナス３角形
ＯＣ［ＤＣ］X である。この４辺形には、バンク１１内
の部分がない。

【００３４】図１０及び次の幾何学的場合の式を参照す
る。可能性のある１２個の場合総てに対して、ＯＡＢの
如き１次３角形領域とＯ［ＤＣ］ＹＣの如き２次３角形
領域のある組み合わせにより、各バンク内の４辺形内の
領域（面積）を所望に計算できることが理解できよう。
実際には、４８個の可能な補助的な場合があるが、回転
によりこれらを総て次の１２個の場合の１個にマッピン
グできる。

【００３５】 幾何学的場合の式 場合１： ４辺形０１＝ＯＡＢ＋ＯＢＤ＋ＯＤＣ＋ＯＣＡ ４辺形００＝０ ４辺形１０＝０ ４辺形１１＝０ 場合２： ４辺形０１＝ＯＡＢ＋ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＣＡ］ＹＡ ４辺形００＝Ｏ［ＤＣ］ＹＣ＋ＯＣＡ−Ｏ［ＣＡ］ＹＡ ４辺形１０＝０ ４辺形１１＝０ 場合３： ４辺形０１＝ＯＡＢ＋ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＸＣ＋Ｏ［ＣＡ］ＹＡ ４辺形００＝Ｏ［ＣＡ］ＸＡ−Ｏ［ＣＡ］ＹＡ ４辺形１０＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＹＣ ４辺形１１＝Ｏ［ＤＣ］ＸＣ−Ｏ［ＤＣ］ＹＣ 場合４： ４辺形０１＝ＯＡＢ＋ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＣＡ］ＹＡ ４辺形００＝Ｏ［ＣＡ］ＸＡ−Ｏ［ＣＡ］ＹＡ＋Ｏ［ＤＣ］ＹＣ−Ｏ［ＤＣ］ ＸＣ ４辺形１０＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＸＣ ４辺形１１＝０ 場合５： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋ＯＣＡ＋Ｏ［ＤＣ］ＹＣ ４辺形１０＝０ ４辺形１１＝０ 場合６： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＹＣ−Ｏ ［ＤＣ］ＸＣ ４辺形１０＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＸＣ ４辺形１１＝０ 場合７： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＸＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＣＡ］ＸＡ ４辺形１０＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＹＣ ４辺形１１＝Ｏ［ＤＣ］ＸＣ−Ｏ［ＤＣ］ＹＣ 場合８： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＸＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＣＡ］ＸＡ ４辺形１０＝Ｏ［ＣＡ］ＹＡ−Ｏ［ＣＡ］ＸＡ ４辺形１１＝ＯＣＡ−Ｏ［ＣＡ］ＹＡ＋Ｏ［ＤＣ］ＸＣ 場合９： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＸＣ＋Ｏ［ＣＡ］ＸＡ−Ｏ［ＣＡ］ ＹＡ ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＣＡ］ＹＡ ４辺形１０＝０ ４辺形１１＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＸＣ 場合１０： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＸＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝Ｏ［ＡＢ］ＸＢ＋Ｏ［ＡＢ］ＹＢ ４辺形１０＝ＯＣＡ＋ＯＡＢ−Ｏ［ＡＢ］ＸＢ＋Ｏ［ＤＣ］ＹＣ ４辺形１１＝Ｏ［ＤＣ］ＸＣ−Ｏ［ＤＣ］ＹＣ 場合１１： ４辺形０１＝ＯＢＤ＋ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝Ｏ［ＡＢ］ＸＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＤＣ］ＹＣ−Ｏ［ＤＣ］ ＸＣ ４辺形１０＝ＯＣＡ＋ＯＡＢ−Ｏ［ＡＢ］ＸＢ＋Ｏ［ＤＣ］ＸＣ ４辺形１１＝０ 場合１２： ４辺形０１＝ＯＢＤ−Ｏ［ＢＤ］ＸＤ＋Ｏ［ＡＢ］ＹＢ ４辺形００＝ＯＡＢ−Ｏ［ＡＢ］ＹＢ＋Ｏ［ＣＡ］ＸＡ ４辺形１０＝ＯＣＡ−Ｏ［ＣＡ］ＸＡ＋Ｏ［ＤＣ］ＹＣ ４辺形１１＝ＯＤＣ−Ｏ［ＤＣ］ＹＣ＋Ｏ［ＢＤ］ＸＤ

【００３６】よって、３角形領域を加算及び減算するこ
とにより、４個のバンクのセット内の各バンク内に入る
４辺形の面積を計算できる。本発明の回路及び方法は、
これら３角形の領域を適切に加算したり減算して２次元
リサンプリング・フィルタの各バンク内で用いるための
係数を得るように、これら領域を決める手段を含まなけ
ればならない。

【００３７】再び図８を参照する。［ＡＢ］Y のｘ座標
は０である。［ＡＢ］Y のｙ座標は、ＡY ＋（ＢY −Ａ
Y ）＊（−ＡX ）／（ＢX −ＡX ）に等しく、これは、
（ＡY ＢX −ＡX ＢY ）／（ＢX −ＡX ）に等しい。そ
して、Ａ［ＡＢ］Y Ｏの領域は、１／２（ＡX ［ＡＢ］
Y −ＡY ［ＡＢ］X ）であり、これは、ＯＡＢ＊（ＡX
）／（ＢX −ＡX ）に簡略化できる。

【００３８】４個のバンクには、局部的な原点からの距
離が、各軸に沿った１ユニットより遠い部分がないこと
に留意されたい。さらに、ＡＸ及びＢＸがｙ軸の反対側
にあり、これらは反対の符号なので、比（ＡＸ）／（Ｂ
Ｘ−ＡＸ）の大きさが１以下になる。また、ＡＸ及びＢ
Ｘはｙ軸の反対側で、反対の符号であり、等しくないの
で、分母がゼロにならない。ＡＸ及びＢＸが反対側でな
ければ、ベクトルＡＢはｙ軸と交差しない。

【００３９】（ＡX ）／（ＢX −ＡX ）の如き単純な比
として解決できる問題を減らすことは、非常に望まし
い。その理由は、これがわずか２つのパラメータを含
み、インプレメンテーションを経済的にするからであ
る。これらパラメータの各々は、情報の丁度７ビットに
より相応に定義できるならば、その結果の比を１６３８
４×１６のルックアップ・リード・オンリ・メモリ（Ｒ
ＯＭ）から見つけることができる。そして、（ＢX ）／
（ＢX −ＡX ）＝１−（ＡX ）／（ＢX −ＡX ）なの
で、１つの比のみを直接計算しなければならず、また、
その結果の２の補数の符号化していない解釈、即ち、１
からの減算を行うことにより、他のものを見つけること
ができる。図１０において、４辺形のエッジが軸と４回
より多く交差していない点に留意されたい。よって、４
つの比は、（４つのバンク・セット・インプレメンテー
ションにとって）依然計算する必要のある最大である。

【００４０】図１１及び１２は、重み係数発生器１４の
ブロック図である。１次３角形ＡＢＯ、ＢＤＯ、ＤＣＯ
及びＣＡＯの領域を、乗算器１００〜１０７及び加算回
路１０８〜１１１により計算する。例えば、乗算器１０
０がＡＸ及びＢＹを互いに乗算し、乗算器１０１がＡＹ
及びＢＸを互いに乗算し、加算回路１０８がこれらの差
を求めて、３角形ＡＢＯの領域であるベクトル積を発生
する。出力信号が順次供給される際に、１桁右にシフト
することにより、これら二重領域が回路の下流に進むに
つれて、これら二重領域を２で分割する。加算回路１０
８〜１１１の出力信号、即ち、４個の１次３角形の領域
をマルチプレクサ（ＭＵＸ）１１２及び１２４と、マル
チプレクサ加算／減算及び回転制御ロジック回路１１９
とに供給する。

【００４１】各々が７ビット幅のＡX ・・・ＤY サブピ
クセル座標信号をマルチプレクサ１１３、場合判断及び
マルチプレクサ制御ロジック１１４並びに乗算器１００
〜１０７に供給する。場合判断及びマルチプレクサ制御
ロジック１１４は、これら値及び図１０に示す場合が付
随するバンク・セット選択信号（ピクセル・アドレスＬ
ＳＢ）から判断を行う。この情報により、マルチプレク
サ制御ロジック１１４は、適切なＭＵＸ制御信号１をマ
ルチプレクサ１１３及び１１２に供給できる。

【００４２】マルチプレクサ１１３において、ＭＵＸ制
御信号１により、セットＡX ・・・ＤY からの適切な信
号対をリード・オンリ・メモリ（ＲＯＭ）１１５〜１１
８に供給できる。これら信号対は、上述の例で用いた
（ＡX ）／（ＢX −ＡX ）の比の如き比を計算するのに
必要なものである。なお、これら比は、同じ例から、Ａ
［ＡＢ］Y Ｏの如き２次３角形の領域を得るのに必要で
ある。比の対の値が、これら比を蓄積するＲＯＭ１１５
〜１１８のアドレスを選択する。次に、ＲＯＭ１１５〜
１１８の出力端にこれら比を発生して、マルチプレクサ
１２０〜１２３の入力端に供給する。

【００４３】図１０内にどの幾何学的場合が含まれるか
を示すＭＵＸ制御信号１は、マルチプレクサ１１２も制
御するので、これら入力端の１次３角形の値を適切な出
力端に切り替えて、乗算器１２０〜１２３にて、ＲＯＭ
１１５〜１１８からの比と組み合わせる。これら比と１
次３角形の値との乗算により、乗算器１２０〜１２３の
出力端に２次３角形の値を発生する。

【００４４】マルチプレクサ加算／減算及び回転制御ロ
ジック１１９は、ｘ及びｙ切り捨てアドレスの最下位ビ
ット、場合判断及びマルチプレクサ制御ロジック１１４
からのＭＵＸ制御信号１、加算回路１０８〜１１１から
の１次３角形値の各々の符号ビット、並びに乗算器１２
０〜１２３からの２次３角形値の各々の符号ビットを受
ける。このロジック１１９は、これら信号を用いて、適
切なＭＵＸ制御信号２及び３並びに加算／減算制御信号
を発生する。このマルチプレクサ加算／減算及び回転制
御ロジック１１９は、ロジック・ゲート、ＲＯＭルック
アップ又は他の組み合わせロジック手段としてインプリ
メントできる。

【００４５】ＭＵＸ制御信号２及び加算／減算制御信号
は、マルチプレクサ１２４及び加算／減算器（回路）１
２５のノードを制御し、幾何学的場合等式の表から適切
な等式のセットを発生し、付随する場合に対する４つの
００、０１、１０及び１１信号を発生する。

【００４６】加算／減算回路１２５内の加算回路１２６
〜１３４の各々は、加算／減算制御信号により指示され
て、その入力を加算するか、一方の入力を他方の入力か
ら減算するかその逆であるか、その入力の１つを変化さ
せずに通過させるか、ゼロを出力するかする。代わりの
インプレメンテーションでは、加算ノードは融通性や有
能性がないが、より多くのマルチプレクス動作を必要と
して、信号を正しい符号を伴って加算回路の入力端に切
り替える。２入力加算回路は、その出力を発生するのに
２クロック・サイクルを必要とする。３入力加算回路
は、実際には、２個の２入力加算回路を直列にし、結果
を得るのに４クロック・サイクルを必要とする。加算／
減算回路を通過する経路の総てである３つの経路は、６
クロック・サイクルの長さがあるが、遅延要素１３５、
１３６及び１３７が含まれておらず、これら経路に２ク
ロック・サイクル遅延が付加されるならば、入力Ａ／Ｓ
ＩＮ７、Ａ／ＳＩＮ１０及びＡ／ＳＩＮ１３から加算回
路１３２、１３３及び１３４への経路は、各々わずか４
クロックの長さである。

【００４７】加算／減算器の入力に関する次の表は、ど
の項目を加算／減算器１２５の入力端にどの入力端に供
給するかを示している。これら入力をとにかく使用する
際、これら入力のいくつかは、常に同じことに留意され
たい。加算／減算回路１２６〜１３４のノードに入力を
無視する機能を与えると、これら入力ラインは、示され
たゼロ状態を達成するのに、マルチプレクスする必要が
ないが、入力ラインが常に発生する信号をハードウエア
的に受けるようにでき、この表に示すブランクを達成す
るように無視できる。この表の値に符号がないが、加算
／減算制御信号により、上述の幾何学的場合等式の表に
示した等式を作る符号を適用する。

【００４８】

【表１】

【００４９】なお、ａ＝ＯＡＢ、ｂ＝ＯＢＤ、ｃ＝ＯＤ
Ｃ、ｄ＝ＯＣＡ、ａｘ＝Ｏ［ＡＢ］X Ｂ、ｂｘ＝Ｏ［Ｂ
Ｄ］X Ｄ、ｃｘ＝Ｏ［ＣＡ］X Ａ、ｄｘ＝Ｏ［ＤＣ］X
Ｃ、ａｙ＝Ｏ［ＡＢ］Y Ｂ、ｂｙ＝Ｏ［ＢＤ］Y Ｄ、ｃ
ｙ＝Ｏ［ＣＡ］Y Ａ、ｄｙ＝Ｏ［ＤＣ］Y Ｃである。

【００５０】ＭＵＸ制御信号３により、マルチプレクサ
１３６は、バンク００、０１、１０及び１１の４つの形
式の各々に対する出力に適切な係数を与える。これを行
うためには、マルチプレクサ加算／減算及び回転制御ロ
ジック１１９は、バンクのどの形式が変換された原点の
左上になるか、また、どの副場合（サブケース）が含ま
れるかを考察するので、マルチプレクサ１３５にその出
力ラインの各々に適切な係数を与えるように指示でき
る。再び図１において、図１１及び１２に示した重み係
数発生器１４が発生した４つの重みを２次元リサンプリ
ング・フィルタ１６の夫々のバンクに供給する。

【００５１】フィルタの４個の理想的バンクの１個を図
１３及び図１４に示す。これら４個のバンクの総べて
は、上述の如く、同じデータ情報及びアドレスを受け
る。乗算器２００は、実際には、４個の独立した乗算器
であり、１個はルミナンス・データ用であり、１個はク
ロミナンス・データ用であり、１個はキーイング・デー
タ用であり、１個は深さデータ用である。乗算器２００
に入力する図示の入力データの４６ビットは、ルミナン
ス（Ｙ）データの１０ビットと、クロミナンス（Ｃ）デ
ータの１０ビットと、キーイング（Ｋ）データの１０ビ
ットと、深さ（Ｚ）データの１６ビットとを含んでい
る。

【００５２】符号／絶対値分離器２０２に供給される係
数データの１２ビットは、係数の符号情報の１ビット
と、絶対値の１１ビットとに分離される。入力アドレス
・データは、ｘ軸の９ビットと、ｙ軸の８ビットとを含
んでおり、各々のピクセル部分の最下位ビットは、既に
バンク・セット選択用に用いられている。係数データか
らの符号ビットをこのアドレス・データと組み合わせ
て、折られた事象のイメージの正面及び背面側とを区別
する。上述から判る如く、イメージの正面がベクトル乗
算処理にて負の値を発生するが、背面は正の符号を発生
する。以下の奇数及び偶数フィールド・メモリ１８及び
２０の説明において、このビットを用いて、別々のメモ
リ内に蓄積された正面及び背面イメージを維持すること
が判る。

【００５３】乗算器２００は、データＹ、Ｃ、Ｋ及びＺ
の各部分を係数データの１１ビットと乗算して、２１ビ
ット又は２７ビットの結果を発生する。この結果を丸め
込みして、１６ビットにディザリングする。効果的なデ
ィザリング技法は当業者に周知であるが、好適な１つ
は、プレンティス・ホールが１９８４年に発行したジャ
ヤント（Jayant）及びノル（Noll）著「波形のデジタル
・コーディング」１６４〜１７５ページに開示されてい
る。各々が１６ビットの４チャンネルにおいて、アドレ
スが遅延要素２１９から現われ、ラッチ２２０に存在す
ると同時に、データの６４ビットの結果が加算回路２０
４に表われる。すなわち、遅延要素２１９は、乗算器２
００を介しての遅延がディザリングの丸め込みに一致す
る。

【００５４】ラッチ２０６、２１２、２１４及び２１６
の総べては、実際には、ラッチの４セットであり、各々
がデータＹ、Ｃ、Ｋ及びＺの形式の１つ用である。加算
回路２０４は、ゼロ・クロック遅延であり、次のデータ
が入力端に現われた後の次のクロックにおいて、新たな
データ及びマルチプレクサ２１０の出力の和が、ラッチ
２０６の出力端に現われる。

【００５５】制御ステート・マシン２６２（図１４の右
下）は、垂直及び水平同期情報を受け、４つの出力信号
であるＬＦ（ライン・フラッシュ）、ＡＶ，ＮＦＬ（ア
クティブ・ビデオ、非第１ライン）、ＬＬ＋１（最終ラ
イン・プラス１）及びＳＯＬ−１（ラインの開始マイナ
ス１）を発生する。ＳＯＬ−１は、遅延ラッチ２６４及
びインバータ２３１を通過後、／ＳＯＬ（ラインの開始
の反転）となる。乗算器２００による遅延に対して、Ｓ
ＯＬ−１及びＳＯＬ信号のタイミングを調整して、デー
タ経路とアドレス経路の対応遅延２１９とに対して、デ
ィザリング丸め込みを行う。ビデオの各ラインの終了
後、最初の３クロック・サイクル期間中、信号ＬＦはア
クティブ高であるので、ラッチ２３２、２３４、２３
６、２５４、２５６、２５８、２１２、２１４及び２１
６は、ラッチを行う。論理和ゲート２２９により、ＬＦ
は信号ＳＴＥＰ・ＯＵＴ（ステップ・アウト）と論理和
処理され、信号ＬＦＳ（ライン・フラッシュ／ステッ
プ）を発生し、これと、通常のライン内動作を達成す
る。第１ラインを除いて、ビデオのライン期間中、Ａ
Ｖ、ＮＦＬはアクティブであるが、垂直及び水平同期期
間中はそうではない。ＳＯＬ−１は、水平同期期間中に
アクティブである。

【００５６】水平同期期間中、アクティブなＳＯＬ−１
信号は、単一のビット・ラッチ２５４をリセットし、反
転入力アンド・ゲート２５５をディスクリートすること
により、デコーダ２５２が同時にそれをセットするのを
禁止する。アクティブなＳＯＬ−１信号は、オア・ゲー
ト２５７及び２５９を介して、単一ビット・ラッチ２５
６及び２５８をセットする。さらに後述するごとく、こ
れら単一ビット・ラッチ２５４、２５６及び２５８を通
常用いて、前のラインからのデータを累積する期間中に
用いたデータの軌跡を保持する。アクティブなＳＯＬ−
１信号により、オア・ゲート２４５の出力が高になり、
いずれにせよ、ダウン・カウンタ２６０がＦＩＦＯ（Fi
rst-In-First-Out）２３０の出力をロードする。このア
クティブのＳＯＬ−１は、（データ路の）ラッチ２０６
をリセットする。

【００５７】しかし、ビデオのフィールドの第１ライン
期間中の２次元リサンプリング・フィルタ１６の動作を
初めに試験したので、これら単一ビット・ラッチ２５
４、２５６及び２５８と、アドレス・ラッチ２３２、２
３４及び２３６と、データ・ラッチ２１２、２１４及び
２１６との通常動作、並びにＦＩＦＯ２２８、２３０及
び２０８の出力を阻止する。これは、ビデオの新たなフ
ィールドの第１ライン期間中に、信号ＡＶ，ＮＦＬが非
アクティブ低であり、ダウン・カウンタ２６０の＝０出
力によりアンド・ゲート２６６をディスエーブルするの
で、オア・ゲート２６８からのＳＴＥＰ・ＯＵＴ信号の
通常ソースが出力されないためである。これは、ＳＴＥ
Ｐ・ＯＵＴ信号のソースが利用可能でないことを意味す
る。それは、オア・ゲート２６８の入力端の代わりのソ
ースであるフラッシュ信号が、最終ライン・プラス１の
期間中に生じるのみだからである。そして、ＬＦ信号が
ないので、ＳＴＥＰ・ＯＵＴ信号がないことは、ＬＦＳ
信号が上述の回路をクロック・イネーブルしないことを
意味する。アンド・ゲート２１７がこの時にＬＬ＋１の
非アクティブ低によりディスエーブルされることに留意
されたい。ＳＴＥＰ・ＯＵＴ信号が利用可能でないの
で、ラッチ２３２、２３４、２３６、２５４、２５８、
２１２、２１４又は２１６のどれもクロック・イネーブ
ルできない。よって、これらは、ＳＴＥＰ・ＯＵＴ信号
に続くクロックでオンしないので、その内容を右にシフ
トできない。

【００５８】非アクティブであるＡＶ，ＮＦＬ信号は、
アンド・ゲート２４４、２４６及び２４８もディスエー
ブルして、比較回路２３８、２４０又は２４２のスプリ
アス出力が優先度エンコーダ２５０の入力端にてアクテ
ィブ入力を発生しないようにする。

【００５９】ラッチ２２０及び２０６の入力端にデータ
が先ず達するクロック・サイクル期間中、ＳＯＬ−１が
非アクティブ低になり、ＳＯＬがアクティブ高になる。
よって、／ＳＯＬ、即ち、ライン信号の反転開始信号
は、アンド・ゲート２２３及び２２７の入力端で低であ
り、これらをディスエーブルする。アンド・ゲート２２
３のその結果の低出力は、インバータ２２６により位相
反転されて、アップ・カウンタ２２６をリセットする。
アンド・ゲート２２７の低出力は、ＦＩＦＯ２２８、２
３０及び２０８の書込みをディスエーブルする。

【００６０】次のクロックにおいて、ラッチ２０６は、
加算回路２０４の出力をマルチプレクサ２１０の４入力
及びＦＩＦＯ２０８の入力に供給する。その同じクロッ
クにおいて、ラッチ２２０の入力端に存在するアドレス
をラッチして、その出力端を前のデータとする。なお、
これはＦＩＦＯ２２８の入力端に供給される。

【００６１】このクロック・サイクル及びこのラインの
リセットに対して、ＳＯＬが非アクティブになり、／Ｓ
ＯＬが高になる。アンド・ゲート２２３及び２２７の高
入力がこれらゲートをイネーブルして、ＦＩＦＯ２２
８、２３０及び２０８及びアップ・カウンタ２２６の通
常動作を可能にする。アンド・ゲート２２３の出力を比
較回路２２２の出力信号により制御する一方、アンド・
ゲート２２７の出力を（インバータ２２５を介して）同
じ回路の反転出力が制御する。

【００６２】ラッチ２２０の入力端のアドレスがその出
力端のアドレスと異なっているならば、比較回路２２２
の出力信号は低であり、この低信号をインバータ増幅器
２２４が反転するので、アップ・カウンタ２２６がリセ
ットされる。アンド・ゲート２２３の低出力は、優先度
エンコーダ２５０の４入力端を非アクティブ低にする。
ビデオの新たなフィールドの第１ラインを考察している
ので、アンド・ゲート２４４、２４６及び２４８は、Ａ
Ｖ，ＮＦＬの低状態の結果として、総べてがゼロを発生
する。よって、優先度エンコーダ２５０の３、２及び１
入力端は、４入力端と共に低である。したがって、優先
度エンコーダ２５０の出力は、０００になり、マルチプ
レクサ２１０はその０入力端（０である）を選択する。
よって、ラッチ２０６の出力を次のクロックにおいてＦ
ＩＦＯ２０８に書込み、加算回路２０４の出力がその入
力となり、ゼロを加算する。これが、ＦＩＦＯ２０８に
前の結果をクロックする同じクロックにおいて、ラッチ
２０６にクロックされる値である。

【００６３】ラッチ２２０の入力端でのアドレスがその
出力端でのアドレスと同じならば、比較回路２２２の出
力信号は高であり、この高信号がインバータ増幅器２２
４により反転され、その結果の低信号はアップ・カウン
タ２２６をリセットしない。アンド・ゲート２２３の高
出力が優先度エンコーダ２５０に４優先度を出力するの
で、マルチプレクサ２１０は、ラッチ２０６からの４入
力を選択して、加算回路２０４の現在の出力に加算す
る。インバータ２２５が比較回路２２２の高出力を反転
するので、アンド・ゲート２２７はイネーブルされな
い。アンド・ゲート２２７の低出力は、非アクティブＳ
ＴＥＰ・ＩＮ信号であり、この信号は、ＦＩＦＯ２２
８、２３０及び２０８を書込みイネーブルしない。

【００６４】比較回路２２２の高出力信号は、アンド・
ゲート２２３を介して、優先度エンコーダ２５０に進む
ので、それがアクティブ高のとき、優先度エンコーダ２
５０の出力信号は１００である。優先度エンコーダ２５
０の１００出力は、マルチプレクサ２１０に入力４を選
択するように指示をする。これが、ラッチ２０６の内
容、即ち、前のデータである。ラッチ２０６の内容を乗
算器２００の出力に加算する。よって、ディスティネー
ション座標系の現在の４辺形ピクセル・アドレスがディ
スティネーション座標系の前の４辺形ピクセル・アドレ
スと同じとき、加算回路２０４がこれら２つのアドレス
に関連したデータを累積する。

【００６５】入力ピクセル・アドレスが同じ限り、入力
データはラッチ２０６で累積され続け、ＳＴＥＰ・ＩＮ
信号が発生せず、データがＦＩＦＯ２２８、２３０及び
２０８に入力しない。しかし、この期間中、アップ・カ
ウンタ２２６は、そのデータがラッチ２０６内で累積さ
れる入力４辺形の数を計数する。

【００６６】比較回路２２２のＡ入力端のアドレスがＢ
入力端の前のアドレスともはや一致しないと、インバー
タ２２５が比較回路２２２の出力端の低の結果を反転し
て、アンド・ゲート２２７のアクティブＳＴＥＰ・ＩＮ
信号出力を発生する。比較回路２２２の低出力が、アン
ド・ゲート２２３に低出力を発生させ、優先度エンコー
ダ２５０の入力端にて、４優先度を非アクティブにし
て、その入力端の次に低い優先度に応答するようにす
る。

【００６７】しかし、２次元フィルタ１６は、ビデオの
新たなフィールドの第１ラインを処理している間、Ａ
Ｖ，ＮＦＬが非アクティブ低であり、アンド・ゲート２
４４、２４６及び２４８がディスエーブルされる。よっ
て、優先度３、２又は１は生じない。よって、入力ピク
セル・アドレスが変化し、比較器２２２がイネーブルさ
れないとき、優先度エンコーダの優先度は、１００から
０００に直接変化する。優先度０００により、マルチプ
レクサ２１０はその０入力端を選択するので、その出力
端が総べて０となる。よって、単に０を乗算器２００の
出力に加算する。これが所望の動作である。それは、こ
れが新たな出力ピクセルの初期データ値であり、それに
累積する前のラインデータがないからである。

【００６８】アクティブＳＴＥＰ・ＩＮ信号は、ＦＩＦ
Ｏ２２８、、２３０及び２０８の総べてを書込みイネー
ブルにするので、次のクロックにより、アップ・カウン
タ２２６の出力をＦＩＦＯ２３０に蓄積し、ラッチ２２
０の前のアドレスをＦＩＦＯ２０６に蓄積し、ラッチ２
０６の出力端における累積されたデータをＦＩＦＯ２０
８に蓄積する。このアクティブＳＴＥＰ・ＩＮ信号は、
同じ次のクロックにおいて、アップ・カウンタ２２６も
リセットする。

【００６９】ＦＩＦＯ２３０に蓄積されたアップ・カウ
ンタ２２６の内容は、現在のピクセルに当たった入力４
辺形の特定ラインに隣接する４辺形の数を表わす。さら
に詳細に後述するごとく、ビデオの次のライン期間中、
ＦＩＦＯ２３０に蓄積された数は読み出され、これを用
いて、現在のラインの前のラインに対する同期を維持す
る。

【００７０】入力４辺形の第１ラインを検討すると、ピ
クセルのバンク内の連続した累積は持続し、アドレス、
データ及びカウンタ内容を含む部分的結果を各出力ピク
セル・アドレスに対して蓄積する。入力４辺形の第１ラ
インが終わると、ビデオの各ラインの期間中、ＡＶ，Ｎ
ＦＬ信号がアクティブになるが、ライン間の水平ブラン
キング期間中は、アクティブでない。ＡＶ，ＮＦＬ信号
がアクティブ高であると、アンド・ゲート２６６がイネ
ーブルされて、ダウン・カウンタ２６０の＝０出力によ
り、ＳＴＥＰ・ＯＵＴ信号が開始する。また、ＡＶ，Ｎ
ＦＬ信号がアクティブ高の期間中、アンド・ゲート２４
４、２４６及び２４８の総べてがイネーブルされて、比
較回路２３８、２４０及び２４２の制御により、優先度
入力の通常動作が優先度エンコーダ２５０で可能とな
る。

【００７１】入力４辺形の次のラインの開始において、
ＳＯＬ−１及びＳＯＬ信号は、第１ラインに作用する同
じ初期機能を果たす。ＳＯＬ−１信号は、ラッチ２２
０、２０６及び単一ビット・ラッチ２５４をリセットす
ると共に、単一ビット・ラッチ２５６及び２５８をセッ
トする。また、この第２ラインにおいて、ダウン・カウ
ンタ２６０は、高の＝０出力信号を発生し続ける。これ
は、ＦＩＦＯ２３０が読出しイネーブルされていない期
間中、オア・ゲート２４５のＳＯＬ−１誘導出力により
ゼロがロードされて、このダウン・カウンタ２６０の内
容がゼロのためである。

【００７２】アクティブ高のＳＴＥＰ・ＯＵＴ信号は、
ＦＩＦＯ２２８、２３０及び２０８を読出しイネーブル
する。アクティブなＳＴＥＰ・ＯＵＴ信号は、オア・ゲ
ート２２９を通過して、ＬＦＳ信号を発生する。このＬ
ＦＳ信号は、ラッチ２３２、２３４、２３６、２５４、
２５６、２５８、２１２、２１４及び２１６をクロック
・イネーブルする。ＬＦＳ信号は、また、ＦＩＦＯ２２
８、２３０及び２０８の総べてを読出しイネーブルす
る。次のクロックは、前の（第１）ラインからＦＩＦＯ
２２８、２３０及び２０８の最初の入力内容を読み出し
て、ラッチ２３２、ダウン・カウンタ２６０及びラッチ
２１２に夫々入力する。

【００７３】ダウン・カウンタ２６０は、最終ラインに
蓄積された数からカウント・ダウンする。なお、この数
は、隣接４辺形の数を表わし、この数を加算して、第１
ピクセル・アドレスにおける第１データ累積を発生す
る。これがゼロに達すると、他のＳＴＥＰ・ＯＵＴ信号
が発生し、次のクロックで、ＦＩＦＯ２２８、２３０及
び２０８から更にデータが読み出され、ラッチ２３２、
ダウン・カウンタ２６０及びラッチ２１２に夫々供給さ
れる。同時に、ラッチ２３２及び２１２の前の内容がラ
ッチ２３４及び２１４に夫々ラッチされる。よって、現
在のラインで発生したクロック数により指示された現在
のラインの位置に応じて、前のラインからのアドレス及
びデータは、アドレス・ラッチ２３２、２３４及び２３
６と、データ・ラッチ２１２、２１４及び２１６を介し
て右にシフトされる。したがって、最終ラインのアドレ
ス及びデータを現在のラインの現在の位置に対する同期
を維持する。

【００７４】図１５は、同じバンク内の６個の隣接した
出力ピクセルを示しており、これらの間のブランク領域
は、４個をセットとする他のバンクに関連したピクセル
で覆われていると理解できる。現在の４辺形２７４は実
線で示し、残りの４辺形は、それらの隅のみを示す。現
在の４辺形２７４は、４辺形の現在のライン上の最初の
１つであり、現在の出力ピクセル２７０にマッピングさ
れている。図１３及び図１４のＦＩＦＯ２２８、２３０
及び２０８内に蓄積された最終入力データは、４辺形の
同じラインからのものであり、前の出力ピクセル２７２
と交差する。２７６の次の４辺形が異なるアドレスを有
するとき、累積されたデータのそのセットがこれらＦＩ
ＦＯに蓄積されるので、ＳＴＥＰ・ＩＮ信号が発生す
る。

【００７５】図１３及び図１４と共に図１５を参照す
る。現在の４辺形２７４からのデータを同じ累積に、現
在の１つのすぐ上の４辺形として累積する。なお、その
１つとは、この出力ピクセル内の４辺形内のそのライン
上の４辺形２７８及びその他の４辺形である。現在のア
ドレス入力が４辺形２７４用であるとき、４辺形２８０
のアドレスをラッチ２３４の入力とし、４辺形２７８の
アドレスをラッチ２３４の入力とし、４辺形２８２のア
ドレスをラッチ２３６の入力とする。よって、比較回路
２４０の入力端にて、ＡがＢと等しくなる。つぎに、単
一ビット・ラッチ１５６がセットされないので、その／
Ｑ出力が高でアンド・ゲート２４６をイネーブルすると
仮定する。

【００７６】これらの条件において、比較回路２２２の
出力信号は偽となる。これは、入力アドレスが丁度変化
をし、比較回路２３８のＡ入力端のアドレスが、次の比
較回路２４０の現在のアドレスと位置したものと異なる
からである。よって、優先度エンコーダ２５０への４及
び３入力信号は偽であり、２入力信号は真であるので、
エンコーダの出力信号は０１０となる。０１０のエンコ
ードした優先度により、マルチプレクサ２１０は、入力
２を選択する。これをその出力として、ラッチ２１４の
入力端に供給する。よって、ラッチ２１２に蓄積された
データ累積であり、ラッチ２３２に蓄積されたアドレス
に関連するデータ累積を、累積器（アキュムレータ）２
０４により、このピクセルアドレスにて、新たなデータ
に加算する。したがって、同じ出力ピクセル・アドレス
を有する前のラインからのデータを累積して、第１入力
４辺形データを現在のライン上の同じ出力ピクセルアド
レス用とする。

【００７７】ときどき、前のラインの同じピクセル・ア
ドレスに最初に生じたことは、１つの累積位置だけ進ん
でいるか遅れているが、その場合、そのアドレスとの一
致を比較器２４０の代わりに比較器２３８又は比較器２
４２が検出する。しかし、優先度２の代わりに、優先度
３又は優先度１のエンコードにより同じ結果が生じ、マ
ルチプレクサ２１０は、ラッチ２１４の代わりにラッチ
２１２又はラッチ２１６を選択する。

【００７８】使用したデータ・ラッチ２５４、２５６及
び２５８がセットされたとき、これらラッチの／Ｑ出力
により対応するアンド・ゲート２４４、２４６及び２４
８のイネーブルをしないことにより、これらラッチは、
これらに関連した使用データの再使用を禁止する。優先
度エンコーダ２５０の出力からエンコードされた３、２
又は１信号により、前のラインからのデータを現在のラ
イン上の新たなデータに累積すると、その事実の追跡を
維持するのが重要であるので、既に用いたデータは再使
用しない。したがって、優先度エンコーダ２５０の出力
信号をデコーダ２５２がモニタをし、その１、２及び３
出力信号を用いて、どの優先度が生じた累積かに応じ
て、単一ビット・ラッチ２５８、２５６又は２５８を夫
々セットする。１組のラッチ２５４、２５６又は２５４
は、対応するアンド・ゲート２４４、２４６又は２４８
をディスエーブルして、比較器２３８、２４０又は２４
２の出力端からのＡ＝Ｂ出力信号が通過して、優先度エ
ンコーダ２５０で対応する優先度を発生しなければなら
ない。

【００７９】アドレス・ラッチ２３２、２３４及び２３
６と、データ・ラッチ２１２、２１４及び２１６と同様
に、単一ビットを用いるデータ・フラグ・ラッチ２５
４、２５６及び２５８がＬＦＳ信号によりクロック・イ
ネーブルされ、システム・クロックによりクロックされ
る。よって、使用したデータ・フラグが、対応するアド
レス及びデータ情報により、これら単一ビット・ラッチ
２５４、２５６及び２５８を介して、右に進む。

【００８０】入力４辺形の前のラインからのデータがラ
ッチ２１６に達し、それが現在のライン上のいかなる累
積にも加算されないと、それは出力用に準備された最終
データである。このデータが使用されていなければ、使
用されたデータ・ラッチ２５８ははセットされず、その
／Ｑ出力が高であり、アンド・ゲート２１８をイネーブ
ルする。アンド・ゲート２１８がイネーブルされると、
次のＬＦＳ信号がこのアンド・ゲート及びオア・ゲート
２１９を通過して、ラッチ２４１にラッチされて、出力
イネーブル信号が奇数及び偶数フィールド・メモリ１８
及び２０（図１）に供給される。ラッチ２３６内のアド
レスが奇数及び偶数フィールド・メモリ１８及び２０に
も供給されて、これをアドレス入力信号として用いる。

【００８１】ラッチ２４１は、ＬＳＦ信号によりクロッ
ク・イネーブルされ、アンド・ゲート２３５の出力信号
によりリセットされる。上述の如く、ＬＦＳ信号は、デ
ータが出力される毎に、アクティブである。ＬＦＳ信号
が非アクティブになった後、アンド・ゲート２３５の出
力信号がラッチ２４１をリセットするのに必要になり、
インバータ２３３が発生したその反転相補信号によりア
ンド・ゲート２３５のアクティブ出力信号を発生したと
き、水平ブランキング期間中、ＳＯＬ−１信号によりア
ンド・ゲート２３５が単にイネーブルされる。

【００８２】使用したデータ単一ビット・ラッチ２５
４、２５６及び２５８の初期化については上述した。ラ
イン・マイナス１信号ＳＯＬ−１の開始により、ラッチ
２５４はリセットするように初期化され、ラッチ２５６
及び２５８はセットするように初期化される。ラッチ２
１２、２１４及び２１６が最終ラインの終わりにてフラ
ッシュされたので、ラインの開始において、これらラッ
チに意味のあるデータがないため、これらデータ・ラッ
チに関連した使用済みデータ・ラッチ２５６及び２５８
を使用済みとマークして、これらがいかなる和にも累積
されないようにする。そして、意味のあるデータがＦＩ
ＦＯ２０８の出力端に存在するので、ラッチ２１２に関
連した使用済みデータ・ラッチ２５４をリセットする。

【００８３】４辺形の最終ラインが処理されると、ＦＩ
ＦＯ２０８のデータの総べてが出力用に準備した最終デ
ータであり、それと累積するこれ以上のデータがない。
最終ライン後、信号ＬＬ＋１がアクティブになり、アン
ド・ゲート２１７をイネーブルする。ＦＩＦＯ２２８及
び２０８にまだデータがあることを示すデータがＦＩＦ
Ｏ２３０にまだある限り、ＦＩＦＯ２３０からの空にな
っていない信号がアンド・ゲート２１７をイネーブルし
て、フラッシュ信号を発生する。このフラッシュ信号
は、オア・ゲート２６８を通過し、一定のＳＴＥＰ・Ｏ
ＵＴ信号になる。これは、次に、一定のＬＳＦ信号クロ
ックを発生し、ラッチ２３２、２３４、２３６、２５
４、２５６、２５８、２１２、２１４及び２１６の総べ
てをイネーブルする。ＳＴＥＰ・ＯＵＴ信号は、ＦＩＦ
Ｏ２２８、２３０及び２０８の総べてを読出しイネーブ
ルする。次に、連続したクロックは、ＦＩＦＯ２２８及
び２０８の内容を読出し、アドレス・パス上のラッチ２
３２、２３４及び２３６と、データ・パス上のラッチ２
１２、２１４及び２１６を介して、これらＦＩＦＯをク
ロックする。ＦＩＦＯ２３０はイネーブルされるが、読
み出されない。これは、アンド・ゲート２６６からこれ
以上のロード信号がないからである。

【００８４】図１６は、図１の奇数フィールド・メモリ
１８の第１形式を示すが、これは、ビデオの単一層の正
面及び背面の経路を示す。２次元リサンプリング・フィ
ルタ１６からの入力アドレス・データは、ｘの９ビット
と、ｙの８ビットと、係数データの符号ビットから得た
サイド情報の１ビットとを含んでいる。上述の如く、サ
イド・ビットが１（負）ならば、視界は画像の正面であ
り、また、サイド・ビットが０（正）ならば、視界は画
像の背面である。

【００８５】奇数／偶数フィールド信号は、奇数フィー
ルド・メモリ１８及び偶数フィールド・メモリ２０間の
後方及び前方を選択するので、これらの一方が読み出し
ようにイネーブルされると、他方が読出しに対してディ
スエーブルされる。インバータ増幅器３１０は、反転し
た奇数／偶数信号をアンド・ゲート３０６及び３０８に
供給して、読出しイネーブルがディスエーブルされたと
き、正面及び背面奇数フィールド・メモリ３００及び３
０２の書込みイネーブル入力をイネーブルする。イメー
ジの正面が処理されるとき、サイド・ビットは、１、即
ち、アクティブ高である。よって、低の奇数／偶数フィ
ールド信号により、奇数フィールド・メモリ１８が読出
しに対してディスエーブルされ、その信号がインバータ
増幅器３１０により反転され、サイド・ビットが高で、
イメージの正面が処理されていることを示すとき、高出
力イネーブル信号がアンド・ゲート３０６をイネーブル
し、正面奇数フィールド・メモリ３００への書込みイネ
ーブル入力信号がイネーブルされる。インバータ増幅器
３０４は、低のサイド・ビットを反転し、その信号の背
面が処理され、アンド・ゲート３０８をイネーブルする
高になることを示す。よって、低の奇数／偶数フィール
ド信号により奇数フィールド・メモリ１８が読出しに対
してディスエーブルされ、その信号がインバータ増幅器
３１０により反転され、サイド・ビットが低になって、
イメージの背面が処理されていることを示すと、高の出
力イネーブル信号がアンド・ゲート３０８をイネーブル
し、背面奇数フィールド・メモリ３００への書込みイネ
ーブル入力信号がイネーブルされる。

【００８６】奇数／偶数フィールド信号が高になり、正
面及び背面フィールド・メモリ３００及び３０２の読出
しをイネーブルすると、インバータ増幅器３１０の出力
端からの反転した奇数／偶数信号はアンド・ゲート３０
６及び３０８の両方をディスエーブルするので、正面及
び背面奇数フィールド・メモリ３００及び３０２の一方
に書き込むことができない。偶数フィールド・メモリ２
０は、受ける奇数／偶数フィールド信号が逆位相で、読
出し及び書込みのタイミングが逆なことを除いて、奇数
フィールド・メモリ１８と同じ方法で動作する。

【００８７】図９Ｂにおいて、二重に折ったマップは、
入力ビデオの３つの層を発生し、総べて１つの出力ピク
セル位置にマッピングされる。この場合を適切に扱うに
は、フィールド・メモリが図１６の場合よりも複雑にな
る。

【００８８】図１７は、図１の奇数フィールド・メモリ
１８の第２形式を示しており、ビデオ・イメージが多層
となっている。ここでは、どれが最上層であるかと、キ
ーイング値により指示された最上層でない層の混合を計
算することを示している。新たなデータに関連したアド
レスを、先ず、上側及び下側フィールド・メモリ３２０
及び３２２の両方の読出しアドレス端に供給し、適切な
遅延後、これら同じメモリの書込みアドレス端に供給す
る。読出し及び書込みイネーブル回路を図１７に示す
が、サイド信号が含まれず、書込みイネーブル信号が読
出しアドレスのように遅延されることを除いて、図１６
と非常に類似して動作する。

【００８９】読出しアドレス及びイネーブルにより、上
側及び下側フィールド・メモリ３２０及び３２２の両方
のそのアドレスの現在の内容が読み出される。上側フィ
ールド・メモリ３２０からのデータの総べてがマルチプ
レクサ３３８の０入力端及びマルチプレクサ３４４の１
入力端に供給される一方、Ｚ成分のみが比較器３２８の
Ｂ入力端に供給される。下側フィールド・メモリ３２２
からのデータの総べてがマルチプレクサ３４０の０入力
端に供給される一方、Ｙ、Ｃ及びＫ成分がマルチプレク
サ３４２の１入力端に供給され、Ｚ成分のみが比較器３
３２のＢ入力端に供給される。

【００９０】到達した新たなデータの総べてがマルチプ
レクサ３３８及び３４０の１入力端に供給される一方、
Ｙ、Ｃ及びＫ成分のみがマルチプレクサ３４２の０入力
端に供給され、Ｚ成分のみが比較器３２８及び３３２の
Ａ入力端に供給される。図１７の左側に達した新たなデ
ータのＫ成分を、非０チェッカ３２６により、検査し
て、ゼロでないかを調べる。ここで、０は完全な透明を
表わし、１は完全な不透明を表わす。Ｋがゼロならば、
所望結果を無視して、対応する上側ビデオをそれ自体
と、そして、下側ビデオをそれ自体と交換する。

【００９１】Ｋ値がゼロならば、非０チェッカ３２６の
出力信号が低になり、アンド・ゲート３３０及び３３６
がディスエーブルされる。アンド・ゲート３３６の低出
力もアンド・ゲート３３７をディスエーブルする。アン
ド・ゲート３３０、３３６及び３３７からの低出力が、
マルチプレクサ３３８、３４０、３４２及び３４４の０
入力端をそれらの出力用に選択する。マルチプレクサ３
３８の０入力は、上側フィールド・メモリ３２０からの
データであり、マルチプレクサ３３８の出力信号はその
同じメモリの入力端に戻るので、所望結果の一部を達成
する。

【００９２】マルチプレクサ３４０の０入力は、下側フ
ィールド・メモリ３２２からのデータであり、その出力
がマルチプレクサ３４４の０入力端に進み、それが選択
される。マルチプレクサ３４４の出力信号をマルチプレ
クサ３４２の出力信号のＹ、Ｃ及びＫ成分の一部と混合
して、下側フィールド・メモリ３２２に供給する。この
混合後、この下側データは、そのメモリに戻る。そし
て、定義により、透明ビデオは、Ｙ、Ｃ及びＫの値が０
値なので、この混合により、下側データは変化しない。
よって、任意の値でこれら０を乗算した積も０であるの
で、下側ビデオはそれに付加されるものがない。

【００９３】その他、非ゼロ、Ｋの値に対しては、アン
ド・ゲート３３０及び３３６がイネーブルされ、それら
のＺ値により、ビデオの異なる層がどのように配置され
るかが決まる。先ず、新たなデータが観察者から最も遠
いことを示す最大Ｚ値である新たなデータの場合を考察
する。この場合、所望結果が上側フィールド・メモリ３
２０内の上側層データに残り、新たなデータを下側層と
混合して、それを介して見えるまで拡張する。

【００９４】新たなデータのＺ値が下側データのＺ値よ
りも大きい場合、下側比較器３２８及び３３２の出力は
低である。比較器３２８からの低出力信号がアンド・ゲ
ート３３０をイネーブルせず、その低出力信号がマルチ
プレクサ３３８及び３４４の０入力をそれらの出力とし
て選択する。マルチプレクサ３３８の０入力端の選択に
より、上側フィールド・メモリ３２０の出力端からのデ
ータがその入力端に戻れる。

【００９５】比較器３３２の低出力信号はアンド・ゲー
ト３３６をイネーブルせず、アンド・ゲート３３７をイ
ネーブルしない。アンド・ゲート３３７の低出力信号
が、マルチプレクサ３４０の０入力をその出力として選
択する。マルチプレクサ３４０の０入力は、下側フィー
ルド・メモリ３２２からのデータである。マルチプレク
サ３４０の出力信号は、マルチプレクサ３４４の選択さ
れた０入力であり、丸Ｊぷ３４２の出力信号と混合され
た後、下側層データが下側フィールド・メモリに戻る。

【００９６】アンド・ゲート３３６の低出力信号がマル
チプレクサ３４２の０入力をその出力として選択する。
マルチプレクサ３４２への０入力信号は、新たなデータ
であり、これは所望結果である。乗算器３４８が、この
新たなデータのＹ、Ｃ及びＫ成分と、加算回路３４６が
発生した値１−Ｋbottomとを乗算する。加算回路３５０
は、この結果を、マルチプレクサ３４４からの対応する
Ｙ、Ｃ及びＫ成分と加算する。加算回路３５０の出力信
号は、下側フィールド・メモリ３２２への入力信号であ
る。

【００９７】上側層のＫ値を基にして、２つのビデオ信
号を互いに混合することによる式の一般形式は、 ［結果］＝［上側］＋（１−Ｋt ）＊［下側］ となる。なお、Ｋ＝０は完全な透明であり、Ｋ＝１は完
全な不透明である。これは、加算回路３４６、３５０及
び乗算器３４８による実施される式である。

【００９８】つぎに、新たなデータのＺ値が、上側デー
タのＺ値と、下側データのＺ値との中間である場合を考
察する。この場合、所望結果が上側フィールド・メモリ
３２０内の上側データに残るが、新たなデータを下側デ
ータとして蓄積する。古い下側データは、新たなデータ
のＫ値で決まる量により示される。

【００９９】新たなデータのＺ値が下側データのＺ値よ
りも小さいとき、比較器３３２の出力信号が高になり、
アンド・ゲート３３６をイネーブルする。アンド・ゲー
ト３３６からの高出力信号は、アンド・ゲート３３７を
イネーブルし、マルチプレクサ３４２の１入力をその出
力として選択する。新たなデータのＺ値は、上側データ
のＺ値よりも大きいので、比較器３２８の出力信号は低
になる。比較器３２８の低出力信号は、アンド・ゲート
３０をイネーブルせず、その低出力信号は、マルチプレ
クサ３３８及び３４４の０入力をそれらの出力として選
択する。そして、マルチプレクサ３３８は、上述の如
く、上側データを上側フィールド・メモリ３２０に戻
す。

【０１００】比較器３２８の低出力信号は、インバータ
増幅器３３４により反転されて、アンド・ゲート３３７
をイネーブルする。アンド・ゲート３３７の高出力信号
は、マルチプレクサ３４０の１入力をその出力として選
択する。マルチプレクサ３４０の１入力は新たなデータ
であり、これはマルチプレクサ３４４の選択された０入
力端のデータである。よって、新たなデータは、上述の
如く、この新たなデータのＫ値に応じて混合された下側
データのいくつかと共に、新たな下側データになる。

【０１０１】最後に、新たなデータが上側データよりも
小さなＺ値を有する場合を考察する。この場合の所望結
果は、新たなデータが上側フィールド・メモリ３２０の
上側データと置換し、古い上側データのＫ値に応じて下
側データのある部分を示す上側データを下側データと置
換することである。

【０１０２】新たなデータのＺ値が上側データのＺ値よ
りも小さい場合、比較器３２８及び３３２の両方は、高
出力を発生する。比較器３２８の高出力信号はアンド・
ゲート３３０をイネーブルし、その高出力信号がマルチ
プレクサ３３８及び３４４の１入力をそれらの出力とし
て選択する。マルチプレクサ３３８の１入力は、新たな
データであり、上述の如く、それは、上側フィールド・
メモリ３２０内の上側データと置換する。

【０１０３】比較器３３２の高出力信号がアンド・ゲー
ト３３６をイネーブルするので、アンド・ゲート３３７
をイネーブルして、マルチプレクサ３４２の１入力をそ
の出力として選択する。比較器３２８の高出力信号をイ
ンバータ増幅器３３４により反転し、その低出力はアン
ド・ゲート３３７をイネーブルしない。アンド・ゲート
３３７の低出力は、マルチプレクサ３４０の０入力をそ
の出力として選択する。マルチプレクサ３４０への０入
力は下側データであるが、マルチプレクサ３４０の出力
はマルチプレクサ３４４への選択されない入力である。
マルチプレクサ３４４の選択された１入力は上側データ
であり、これは下側データと置換される。また、マルチ
プレクサ３４２からの古い下側データのあるものは、新
たな下側（古い上側）データのＫ値に応じて、混合され
る。

【０１０４】上述の如く、マッピングでは、不連続に続
くという制限がある。これは、入力フレームから出力フ
レームへの変換関数が連続する各領域にわたって、局部
的に連続であるといえるが、かかる領域の間では、不連
続がある。一般的な疑問としては、不連続をどのように
扱うかである。

【０１０５】不連続により、出力ピクセルの領域の一部
はいかなる４辺形を受けず、そのピクセルに関連した値
は、失った量により小さくするので、いかなる部分もそ
のピクセルの後ろとなる。その深さは、層を別の層と組
み合わせたときの漏れとなる。これは、例えば、図１７
に示す。

【０１０６】いかなるピクセルのサイドも、その前のサ
イズの平方根２分の１よりも大きくできないという制限
により、４個より多い出力ピクセルは、ソース座標系か
らの４辺形により、上に当たらないという保証がある。
４個より多いディスティネーション座標系のピクセル
は、ソース座標系からの４辺形を受けないので、本発明
のシステムのハードウエアは、簡単且つ効率的である。
必要ならば、重み係数発生器が発生する重みの数を増や
し、２次元リサンプリング・フィルタ及び奇数／偶数フ
ィールド・メモリのバンクをより付加することにより、
この制限を緩和できる。

【０１０７】上述は、本発明の好適な実施例について説
明したが、本発明の要旨を逸脱することなく種々の変形
変更が可能である。

【０１０８】

【発明の効果】上述の如く、本発明によれば、メモリ資
源をより効果的に使用し、時間的及び空間的処理手段を
導入することなく、充分高速にビデオ・イメージを処理
できる。

【図面の簡単な説明】

【図１】本発明のイメージ変換システムの全体的なブロ
ック図である。

【図２】ソース座標系の長方形をディスティネーション
座標系にどのようにマップするかを示す図である。

【図３】ソース座標系からの多くの４辺形を１つのディ
スティネーション座標系ピクセルの値にいかに寄与する
かを示す図である。

【図４】ソース座標系からの１つの４辺形をディスティ
ネーション座標系内の４つの異なるピクセルにマッピン
グするかを示す図である。

【図５】ソース座標系からの１つの４辺形をディスティ
ネーション座標系内の４つの異なるピクセルにマッピン
グするかを示す図である。

【図６】ソース座標系からの１つの４辺形をディスティ
ネーション座標系内の４つの異なるピクセルにマッピン
グするかを示す図である。

【図７】ソース座標系からの１つの４辺形をディスティ
ネーション座標系内の４つの異なるピクセルにマッピン
グするかを示す図である。

【図８】マッピングされた４辺形を重み発生器がいかに
解析するかを示す図である。

【図９】入力イメージを一重及び二重に折り曲げると出
力イメージにいかに現われるかを示す図である。

【図１０】４辺形が４象限に当たる１２個の基本的幾何
学的場合を示す図である。

【図１１】重み係数発生器のブロック図である。

【図１２】重み係数発生器のブロック図である。

【図１３】図１に示す２次元リサンプリング・フィルタ
の１つのバンクのブロック図である。

【図１４】図１に示す２次元リサンプリング・フィルタ
の１つのバンクのブロック図である。

【図１５】２次元リサンプリング・フィルタの１つのバ
ンクがどのようにソース・ビデオのマッピングされた４
辺形を受けるかを示す図である。

【図１６】正面及び背面側を追跡するフィールド・メモ
リの第１形式のブロック図である。

【図１７】下側層を混合するキーイング情報を使用する
ことを含む深さ情報を用いて、正面及び背面側を追跡す
るフィールド・メモリの第２形式のブロック図である。

【符号の説明】

１０ マッピングされたアドレス発生器 １２ 原点変換回路 １４ 重み係数発生器 １６ ２次元リサンプリング・フィルタ １８、２０ フィールド・メモリ ２２ 水平及び垂直カウンタ ２６ 補間器

フロントページの続き (72)発明者 フランク・エス・ローレンス アメリカ合衆国 カリフォルニア州 95945グラス・バレー ジトニー・レーン 10448

Claims (1)

【特許請求の範囲】
1. 【請求項１】 任意のマッピング関数に応じて、ソース
   ２次元平面内のビデオ・イメージをターゲット２次元平
   面内のビデオ・イメージにマッピングする装置であっ
   て、上記ソース２次元平面内のピクセルのアドレスを、上記
   ターゲット２次元平面内で、上記ソース２次元平面内か
   らの上記ピクセルの領域を表す１組の４辺形のアドレス
   に上記任意のマッピング関数に応じてマッピングする手
   段と、 上記ソース２次元平面内からマッピングされた上記ピク
   セルの領域を含むピクセルのバンク・セットであって、
   複数のピクセルのバンクに分割された上記ターゲット２
   次元平面内にて隣接したピクセルの各バンクから形成さ
   れたピクセルの上記バンク・セットを識別するように、
   上記ターゲット２次元平面内に複数のピクセルの原点を
   変換し、上記１組の４辺形のアドレスから、上記バンク
   ・セット内の各ピクセルを表すピクセル・アドレス、上
   記バンク・セットの各ピクセル内の上記１組の４辺形ア
   ドレスの各々の位置を表すサブピクセル・アドレス、及
   び上記バンク・セット内のピクセルの配置状況を表すバ
   ンク・セット選択信号を発生する手段と、 上記ソース２次元平面からマッピングされたピクセルの
   領域と上記バンク・セットの各対応ピクセルの領域との
   比を表す重み係数を、上記バンク・セット選択信号及び
   サブピクセル・アドレスから発生する手段と、 上記重み係数及び上記ピクセル・アドレスを用いて、対
   応する上記ピクセル・アドレスが識別する上記ターゲッ
   ト２次元平面内の上記ピクセルの各バンクにおいて、上
   記ソース２次元平面内の各ピクセルに対して上記重み係
   数を組み合わせて、上記ビデオ・イメージをフィルタ処
   理し、フィルタ処理したビデオ・データ及び対応するタ
   ーゲット２次元平面でのピクセル・アドレスを発生する
   手段と、 上記ターゲット２次元平面でのピクセル・アドレスに応
   じて上記ビデオ・データを配置して上記ターゲット２次
   元平面内でのビデオ・イメージを発生する手段と を具え
   たビデオ・イメージ・マッピング装置。