JP2853931B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2853931B2 JP2853931B2 JP4083347A JP8334792A JP2853931B2 JP 2853931 B2 JP2853931 B2 JP 2853931B2 JP 4083347 A JP4083347 A JP 4083347A JP 8334792 A JP8334792 A JP 8334792A JP 2853931 B2 JP2853931 B2 JP 2853931B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、ウエル間リークの増大が抑制され、且つ、ラッチ
アップ耐性が向上した半導体装置に関するものである。
特に、ウエル間リークの増大が抑制され、且つ、ラッチ
アップ耐性が向上した半導体装置に関するものである。
【０００２】
【従来の技術】図７は、従来のＮウエルとＰウエルが形
成された半導体装置のトレンチ分離構造を示す断面図で
あり、図において、１はＰ型シリコン基板、２，３は該
Ｐ型シリコン基板１内に不純物拡散によってそれぞれ形
成されたＮウエルとＰウエル、３０は該Ｎウエル２と該
Ｐウエル３の境界部に形成されたこれらＮウエル２とＰ
ウエルとを分離するトレンチ溝、１５，１２はＮウエル
２，Ｐウエル３の表面領域にそれぞれ形成されたＮ型高
不純物濃度層（以下、Ｎ+ 層と称す。）、１１，１６は
Ｎウエル２とＰウエル３とにそれぞれ形成されたＰ型高
不純物濃度層（以下、Ｐ+ 層と称す。）である。ここ
で、Ｐウエル３はＰ型シリコン基板１に比べて不純物が
高濃度にドーピングされたウエルであり、また、トレン
チ溝３０には絶縁物が充填されている。
成された半導体装置のトレンチ分離構造を示す断面図で
あり、図において、１はＰ型シリコン基板、２，３は該
Ｐ型シリコン基板１内に不純物拡散によってそれぞれ形
成されたＮウエルとＰウエル、３０は該Ｎウエル２と該
Ｐウエル３の境界部に形成されたこれらＮウエル２とＰ
ウエルとを分離するトレンチ溝、１５，１２はＮウエル
２，Ｐウエル３の表面領域にそれぞれ形成されたＮ型高
不純物濃度層（以下、Ｎ+ 層と称す。）、１１，１６は
Ｎウエル２とＰウエル３とにそれぞれ形成されたＰ型高
不純物濃度層（以下、Ｐ+ 層と称す。）である。ここ
で、Ｐウエル３はＰ型シリコン基板１に比べて不純物が
高濃度にドーピングされたウエルであり、また、トレン
チ溝３０には絶縁物が充填されている。
【０００３】一方、図８は上記図７に示すようなＮウエ
ル２とＰウエル３が半導体基板１上に形成された半導体
装置における電子とホールの流れを説明するための断面
模式図であり、図８(a) はＮウエル２とＰウエル３の間
にトレンチ溝３０が形成されていない場合の電子とホー
ルの流れを示し、図８(b) はＮウエル２とＰウエル３の
間にトレンチ溝３０が形成された場合の電子とホールの
流れを示している。尚、この図において、矢印Ａ，Ｂ，
Ｃ及びＤは電子及びホールの流れを示し、Ｅ，Ｆはそれ
ぞれＰウエル３とＮウエル２の抵抗を示している。
ル２とＰウエル３が半導体基板１上に形成された半導体
装置における電子とホールの流れを説明するための断面
模式図であり、図８(a) はＮウエル２とＰウエル３の間
にトレンチ溝３０が形成されていない場合の電子とホー
ルの流れを示し、図８(b) はＮウエル２とＰウエル３の
間にトレンチ溝３０が形成された場合の電子とホールの
流れを示している。尚、この図において、矢印Ａ，Ｂ，
Ｃ及びＤは電子及びホールの流れを示し、Ｅ，Ｆはそれ
ぞれＰウエル３とＮウエル２の抵抗を示している。
【０００４】以下、図７及び８を用いて上記Ｎウエルと
Ｐウエルが形成された半導体装置の動作を説明する。図
８(a) に示すように、Ｎ+ 層１２がＧＮＤレベルより低
くなると、電子が該Ｎ+ 層１２からＰウエル３内，Ｐウ
エル３とＮウエル２の境界，及びＮウエル２内を通っ
て、Ｎウエル１２内のＮ+ 層１５に流れ（矢印Ａ，
Ｂ）、電子がＮウエル２を通過する際、電圧降下が生
じ、これにより、Ｐ+ 層１１がＮ+ 層１５に対して順バ
イアスされ、ホールがＰ+ 層１１からＮウエル２内，Ｎ
ウエル２とＰウエル３の境界，及びＰウエル３内を通っ
てＰ+ 層１６に流れ（矢印Ｃ，Ｄ）、そして、この時の
電圧降下により再びＮ+ 層１２がＰ+ 層１６に対して順
バイアスされて正帰還を形成し、ラッチアップが生ず
る。
Ｐウエルが形成された半導体装置の動作を説明する。図
８(a) に示すように、Ｎ+ 層１２がＧＮＤレベルより低
くなると、電子が該Ｎ+ 層１２からＰウエル３内，Ｐウ
エル３とＮウエル２の境界，及びＮウエル２内を通っ
て、Ｎウエル１２内のＮ+ 層１５に流れ（矢印Ａ，
Ｂ）、電子がＮウエル２を通過する際、電圧降下が生
じ、これにより、Ｐ+ 層１１がＮ+ 層１５に対して順バ
イアスされ、ホールがＰ+ 層１１からＮウエル２内，Ｎ
ウエル２とＰウエル３の境界，及びＰウエル３内を通っ
てＰ+ 層１６に流れ（矢印Ｃ，Ｄ）、そして、この時の
電圧降下により再びＮ+ 層１２がＰ+ 層１６に対して順
バイアスされて正帰還を形成し、ラッチアップが生ず
る。
【０００５】図７の半導体装置におけるウエル境界部の
トレンチ溝３０は、このラッチアップを抑制するために
設けられているもので、図８(b) に示すように、このト
レンチ溝３０により、Ｎ+ 層１２から出る電子及びＰ+
層１１から出るホールの移動が規制され、これらがＰウ
エル３とＮウエル２との境界部を通って移動することが
できなくなり、即ち、トレンチ溝３０がない場合に比べ
て移動距離が長くなり、その結果、キャリア（電子，ホ
ール）の減衰が効果的に行われ、ラッチアップを起こり
にくくしている。
トレンチ溝３０は、このラッチアップを抑制するために
設けられているもので、図８(b) に示すように、このト
レンチ溝３０により、Ｎ+ 層１２から出る電子及びＰ+
層１１から出るホールの移動が規制され、これらがＰウ
エル３とＮウエル２との境界部を通って移動することが
できなくなり、即ち、トレンチ溝３０がない場合に比べ
て移動距離が長くなり、その結果、キャリア（電子，ホ
ール）の減衰が効果的に行われ、ラッチアップを起こり
にくくしている。
【０００６】尚、このようなトレンチ溝を半導体基板内
に形成する際、半導体基板とトレンチ埋込材との熱膨張
率の差や重金属元素の侵入等により、一般にその形成
時、トレンチ溝の周囲に欠陥が形成される。
に形成する際、半導体基板とトレンチ埋込材との熱膨張
率の差や重金属元素の侵入等により、一般にその形成
時、トレンチ溝の周囲に欠陥が形成される。
【０００７】一方、図１０は、Ｐ型シリコン基板１に対
してＮウエル２のみを形成し、図７で示した半導体装置
と同様にＮウエル２とＰ型シリコン基板１とにそれぞれ
Ｎ+層１２，１５及びＰ+ 層１１，１６を形成して、素
子を形成したものであり、この半導体装置においてもラ
ッチアップを防止するためにＮウエル２とＰ型シリコン
基板１との境界にトレンチ溝３０を形成したものであ
る。
してＮウエル２のみを形成し、図７で示した半導体装置
と同様にＮウエル２とＰ型シリコン基板１とにそれぞれ
Ｎ+層１２，１５及びＰ+ 層１１，１６を形成して、素
子を形成したものであり、この半導体装置においてもラ
ッチアップを防止するためにＮウエル２とＰ型シリコン
基板１との境界にトレンチ溝３０を形成したものであ
る。
【０００８】
【発明が解決しようとする課題】上記のように、従来の
半導体装置では、これらＮウエル２とＰウエル３（Ｐ型
シリコン基板１）との境界部にその内部に絶縁物が充填
されたトレンチ溝３０を形成してラッチアップ耐性を向
上させている。しかるに、これら従来の半導体装置で
は、Ｎウエル２とＰウエル３（Ｐ型シリコン基板１）間
に所定のウエルバイアスを印加した場合、図９に示すよ
うに、ＰＮ接合部から延びる空乏層がトレンチ溝３０の
底部の周囲に形成された欠陥に届いてしまい、Ｎウエル
２とＰウエル３（Ｐ型シリコン基板１）との間でリーク
電流が増大し、半導体装置の消費電流を増加させてしま
うという問題点があった。
半導体装置では、これらＮウエル２とＰウエル３（Ｐ型
シリコン基板１）との境界部にその内部に絶縁物が充填
されたトレンチ溝３０を形成してラッチアップ耐性を向
上させている。しかるに、これら従来の半導体装置で
は、Ｎウエル２とＰウエル３（Ｐ型シリコン基板１）間
に所定のウエルバイアスを印加した場合、図９に示すよ
うに、ＰＮ接合部から延びる空乏層がトレンチ溝３０の
底部の周囲に形成された欠陥に届いてしまい、Ｎウエル
２とＰウエル３（Ｐ型シリコン基板１）との間でリーク
電流が増大し、半導体装置の消費電流を増加させてしま
うという問題点があった。
【０００９】この発明は、上記のような問題点を解消す
るためになされたもので、ウエル間のリーク電流を増大
させることなく、ラッチアップ耐性を向上することがで
きる新規なトレンチ分離構造を備えた半導体装置を得る
ことを目的とする。
るためになされたもので、ウエル間のリーク電流を増大
させることなく、ラッチアップ耐性を向上することがで
きる新規なトレンチ分離構造を備えた半導体装置を得る
ことを目的とする。
【００１０】
【課題を解決するための手段】この発明（請求項１）に
係る半導体装置は、第１導電型の半導体基板上に、その
表面領域に第１導電型高不純物濃度層及び／又は第２導
電型高不純物濃度層を有する第１導電型ウエルと、その
表面領域に第１導電型高不純物濃度層及び／又は第２導
電型高不純物濃度層を有する第２導電型ウエルとが形成
された半導体装置において、上記第１導電型ウエルの領
域内であって、該第１導電型ウエルと上記第２導電型ウ
エルとの境界部と、該第１導電型ウエルの表面領域に設
けられた上記第１導電型高不純物濃度層及び／又は第２
導電型高不純物濃度層との間に、その内部に絶縁物が充
填されたトレンチ溝が形成されており、該トレンチ溝の
深さは、上記第１導電型ウエルの深さよりも小さいこと
を特徴とするものである。この発明（請求項２）は、請
求項１に記載の半導体装置であって、上記第１導電型ウ
エル又は第２導電型ウエルの表面領域に設けられた複数
の第１導電型高不純物濃度層及び／又は第２導電型高不
純物濃度層のそれぞれの間に、その内部に絶縁物が充填
されたトレンチ溝が形成されており、該トレンチ溝の深
さは、上記第１導電型ウエルの深さよりも小さいことを
特徴とするものである。この発明（請求項３）は、第１
導電型の半導体基板上に第２導電型ウエルが形成され、
該第２導電型ウエルの表面領域及び該第２導電型ウエル
の形成領域外の上記第１導電型半導体基板の表面領域
に、第１導電型高不純物濃度層及び／又は第２導電型高
不純物濃度層がそれぞれ形成された半導体装置におい
て、上記第１導電型半導体基板の領域内であって、該第
１導電型半導体基板と上記第２導電型ウエルとの境界部
と、該第１導電型半導体基板の表面領域に設けられた上
記第１導電型高不純物濃度層及び／又は第２導電型高不
純物濃度層との間に、その内部に絶縁物が充填されたト
レンチ溝が形成されており、該トレンチ溝の深さは、上
記第２導電型ウエルの深さよりも小さいことを特徴とす
るものである。この発明（請求項４）は、請求項３に記
載の半導体装置であって、上記第１導電型半導体基板又
は第２導電型ウエルの表面領域に設けられた複数の第１
導電型高不純物濃度層及び／又は第２導電型高不純物濃
度層のそれぞれの間に、その内部に絶縁物が充填された
トレンチ溝が形成されており、該トレンチ溝の深さは、
上記第２導電型ウエルの深さよりも小さいことを特徴と
するものである。
係る半導体装置は、第１導電型の半導体基板上に、その
表面領域に第１導電型高不純物濃度層及び／又は第２導
電型高不純物濃度層を有する第１導電型ウエルと、その
表面領域に第１導電型高不純物濃度層及び／又は第２導
電型高不純物濃度層を有する第２導電型ウエルとが形成
された半導体装置において、上記第１導電型ウエルの領
域内であって、該第１導電型ウエルと上記第２導電型ウ
エルとの境界部と、該第１導電型ウエルの表面領域に設
けられた上記第１導電型高不純物濃度層及び／又は第２
導電型高不純物濃度層との間に、その内部に絶縁物が充
填されたトレンチ溝が形成されており、該トレンチ溝の
深さは、上記第１導電型ウエルの深さよりも小さいこと
を特徴とするものである。この発明（請求項２）は、請
求項１に記載の半導体装置であって、上記第１導電型ウ
エル又は第２導電型ウエルの表面領域に設けられた複数
の第１導電型高不純物濃度層及び／又は第２導電型高不
純物濃度層のそれぞれの間に、その内部に絶縁物が充填
されたトレンチ溝が形成されており、該トレンチ溝の深
さは、上記第１導電型ウエルの深さよりも小さいことを
特徴とするものである。この発明（請求項３）は、第１
導電型の半導体基板上に第２導電型ウエルが形成され、
該第２導電型ウエルの表面領域及び該第２導電型ウエル
の形成領域外の上記第１導電型半導体基板の表面領域
に、第１導電型高不純物濃度層及び／又は第２導電型高
不純物濃度層がそれぞれ形成された半導体装置におい
て、上記第１導電型半導体基板の領域内であって、該第
１導電型半導体基板と上記第２導電型ウエルとの境界部
と、該第１導電型半導体基板の表面領域に設けられた上
記第１導電型高不純物濃度層及び／又は第２導電型高不
純物濃度層との間に、その内部に絶縁物が充填されたト
レンチ溝が形成されており、該トレンチ溝の深さは、上
記第２導電型ウエルの深さよりも小さいことを特徴とす
るものである。この発明（請求項４）は、請求項３に記
載の半導体装置であって、上記第１導電型半導体基板又
は第２導電型ウエルの表面領域に設けられた複数の第１
導電型高不純物濃度層及び／又は第２導電型高不純物濃
度層のそれぞれの間に、その内部に絶縁物が充填された
トレンチ溝が形成されており、該トレンチ溝の深さは、
上記第２導電型ウエルの深さよりも小さいことを特徴と
するものである。
【００１１】
【作用】この発明においては、ウエル間バイアス時も第
１導電型ウエル（又は第１導電型半導体基板）と第２導
電型ウエルとの境界部のＰＮ接合部から延びる空乏層は
トレンチ溝の周囲に生成される欠陥に届かないため、ウ
エル間リーク電流の増大を防止することができ、しか
も、トレンチ溝によってキャリアの移動が規制されてキ
ャリアが減衰するとともに、その周囲に生成した欠陥に
よってもキャリアが減衰するため、ラッチアップ耐性を
向上することができる。
１導電型ウエル（又は第１導電型半導体基板）と第２導
電型ウエルとの境界部のＰＮ接合部から延びる空乏層は
トレンチ溝の周囲に生成される欠陥に届かないため、ウ
エル間リーク電流の増大を防止することができ、しか
も、トレンチ溝によってキャリアの移動が規制されてキ
ャリアが減衰するとともに、その周囲に生成した欠陥に
よってもキャリアが減衰するため、ラッチアップ耐性を
向上することができる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。
する。
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】図１は、この発明の第１の実施例による半
導体装置の構造を示す断面図であり、図において、図７
と同一符号は同一または相当する部分であり、５はＰウ
エル３の深さより、小さい深さに形成されたトレンチ溝
である。この半導体装置ではＰウエル３内部のＮ+ 層１
２は、Ｎウエル２とＰウエル３の境界部から所定距離以
上離れた位置に形成されている。ここで、所定距離と
は、Ｎウエル２とＰウエル３間にウエルバイアスを印加
した際、これら２つのウエルのＰＮ接合部から延びる空
乏層が、トレンチ溝４の周囲に形成された欠陥にかから
ない距離であり、また、Ｎウエル２，Ｐウエル３は５μ
ｍ程度の深さに形成されている。
導体装置の構造を示す断面図であり、図において、図７
と同一符号は同一または相当する部分であり、５はＰウ
エル３の深さより、小さい深さに形成されたトレンチ溝
である。この半導体装置ではＰウエル３内部のＮ+ 層１
２は、Ｎウエル２とＰウエル３の境界部から所定距離以
上離れた位置に形成されている。ここで、所定距離と
は、Ｎウエル２とＰウエル３間にウエルバイアスを印加
した際、これら２つのウエルのＰＮ接合部から延びる空
乏層が、トレンチ溝４の周囲に形成された欠陥にかから
ない距離であり、また、Ｎウエル２，Ｐウエル３は５μ
ｍ程度の深さに形成されている。
【００１８】このような本実施例の半導体装置では、ト
レンチ溝５がＮウエル２とＰウエル３との境界部からＰ
ウエル３側へ所定距離以上離れた位置に形成されている
ため、ウエル間バイアス時にも、ＰＮ接合から延びる空
乏層は、トレンチ溝５の側部及び底部近傍に形成された
欠陥に到達しないためＮウエル２とＰウエル３間でのリ
ーク電流が増大することなく、ラッチアップ耐性を向上
することができる。また、トレンチ溝５を浅い深さに形
成しているため、トレンチ溝５自体の製造時間を短縮す
ることができる。
レンチ溝５がＮウエル２とＰウエル３との境界部からＰ
ウエル３側へ所定距離以上離れた位置に形成されている
ため、ウエル間バイアス時にも、ＰＮ接合から延びる空
乏層は、トレンチ溝５の側部及び底部近傍に形成された
欠陥に到達しないためＮウエル２とＰウエル３間でのリ
ーク電流が増大することなく、ラッチアップ耐性を向上
することができる。また、トレンチ溝５を浅い深さに形
成しているため、トレンチ溝５自体の製造時間を短縮す
ることができる。
【００１９】図２は、この本発明の第２の実施例による
半導体装置の構造を示す断面図であり、図において、図
１と同一符号は同一または相当する部分を示しており、
１ａはｎ型シリコン基板、６はトレンチ溝である。この
半導体装置では、ｎ型シリコン基板１ａを用い、Ｎウエ
ル２内のＰ+ 層１１と、Ｎウエル２とＰウエル３間の境
界部との間の距離が、上記第１の実施例に比べて小さ
く、また、Ｐウエル３内部のＮ+ 層１２が、上記第１の
実施例よりＮウエル２とＰウエル３の境界部から更に遠
くに離れた位置（約１０μｍ以上離れた位置）に形成さ
れており、このため、トレンチ溝６をＮウエル２内にＮ
ウエル２の深さより小さく（５μｍ以内）形成してい
る。これは、Ｎ+ 層１２から出る電子は、横方向に移動
してもＮウエル２に届くまでに十分に減衰し、一方、Ｐ
+ 層１１から出るホールは減衰されずにＰウエル３内へ
移動するため、これらの点を考慮してＮウエル２内にト
レンチ溝６を形成し、Ｐ+ 層１１から出るホールのＰウ
エル３への移動距離が長くなるようにしたものである。
半導体装置の構造を示す断面図であり、図において、図
１と同一符号は同一または相当する部分を示しており、
１ａはｎ型シリコン基板、６はトレンチ溝である。この
半導体装置では、ｎ型シリコン基板１ａを用い、Ｎウエ
ル２内のＰ+ 層１１と、Ｎウエル２とＰウエル３間の境
界部との間の距離が、上記第１の実施例に比べて小さ
く、また、Ｐウエル３内部のＮ+ 層１２が、上記第１の
実施例よりＮウエル２とＰウエル３の境界部から更に遠
くに離れた位置（約１０μｍ以上離れた位置）に形成さ
れており、このため、トレンチ溝６をＮウエル２内にＮ
ウエル２の深さより小さく（５μｍ以内）形成してい
る。これは、Ｎ+ 層１２から出る電子は、横方向に移動
してもＮウエル２に届くまでに十分に減衰し、一方、Ｐ
+ 層１１から出るホールは減衰されずにＰウエル３内へ
移動するため、これらの点を考慮してＮウエル２内にト
レンチ溝６を形成し、Ｐ+ 層１１から出るホールのＰウ
エル３への移動距離が長くなるようにしたものである。
【００２０】このような本実施例の半導体装置において
も、上記実施例と同様にウエル間のリーク電流が増大す
ることなく、ラッチアップ耐性を向上することができ
る。また、トレンチ溝６を浅い深さに形成できるため、
上記実施例と同様にトレンチ溝６の製造時間を短縮する
ことができる。
も、上記実施例と同様にウエル間のリーク電流が増大す
ることなく、ラッチアップ耐性を向上することができ
る。また、トレンチ溝６を浅い深さに形成できるため、
上記実施例と同様にトレンチ溝６の製造時間を短縮する
ことができる。
【００２１】図３は、この本発明の第３の実施例による
半導体装置の構造を示す断面図であり、図において、図
１，図２と同一符号は同一または相当する部分を示し、
この半導体装置では、Ｐウエル３内部のＮ+ 層１２が、
上記第２の実施例に比べてＮウエル２とＰウエル３の境
界部に近づき、これらの間が５〜１０μｍの範囲にな
り、Ｐウエル３にもウエルの深さより小さいトレンチ溝
５を形成している。これは、Ｐウエル３内のＮ+ 層１２
から出る電子が上記第２の実施例のように十分に減衰さ
れることなく、Ｎウエル２に到達してしまうため、この
点を考慮してトレンチ溝５を形成したものである。尚、
ここで、トレンチ溝５はＰＮ接合部に届かないように浅
く形成されている。
半導体装置の構造を示す断面図であり、図において、図
１，図２と同一符号は同一または相当する部分を示し、
この半導体装置では、Ｐウエル３内部のＮ+ 層１２が、
上記第２の実施例に比べてＮウエル２とＰウエル３の境
界部に近づき、これらの間が５〜１０μｍの範囲にな
り、Ｐウエル３にもウエルの深さより小さいトレンチ溝
５を形成している。これは、Ｐウエル３内のＮ+ 層１２
から出る電子が上記第２の実施例のように十分に減衰さ
れることなく、Ｎウエル２に到達してしまうため、この
点を考慮してトレンチ溝５を形成したものである。尚、
ここで、トレンチ溝５はＰＮ接合部に届かないように浅
く形成されている。
【００２２】このような本実施例の半導体装置において
も、上記実施例と同様にウエル間のリーク電流が増大す
ることなく、ラッチアップ耐性を向上することができ
る。また、トレンチ溝５，６を浅い深さに形成している
ため、上記第１，第２の実施例と同様にトレンチ溝５，
６の製造時間を短縮することができる。
も、上記実施例と同様にウエル間のリーク電流が増大す
ることなく、ラッチアップ耐性を向上することができ
る。また、トレンチ溝５，６を浅い深さに形成している
ため、上記第１，第２の実施例と同様にトレンチ溝５，
６の製造時間を短縮することができる。
【００２３】
【００２４】
【００２５】尚、上記第１乃至第３の何れの実施例の半
導体装置においても、図４，図５に示すように、ウエル
間分離後、ＬＯＣＯＳ分離によって素子間分離が行われ
る。
導体装置においても、図４，図５に示すように、ウエル
間分離後、ＬＯＣＯＳ分離によって素子間分離が行われ
る。
【００２６】図６は、この発明の第４の実施例による半
導体装置の構造を示す断面図であり、図において、図１
と同一符号は同一または相当する部分を示し、１０はＬ
ＯＣＯＳ分離用絶縁膜、２０はトレンチ溝である。この
半導体装置は、Ｐウエル３，Ｎウエル２内に複数のＮ+
層１２，Ｐ+ 層１１が形成されており、これら素子の分
離を、ウエル間分離用のトレンチ溝５と同時に形成した
トレンチ溝２０によって行っている。
導体装置の構造を示す断面図であり、図において、図１
と同一符号は同一または相当する部分を示し、１０はＬ
ＯＣＯＳ分離用絶縁膜、２０はトレンチ溝である。この
半導体装置は、Ｐウエル３，Ｎウエル２内に複数のＮ+
層１２，Ｐ+ 層１１が形成されており、これら素子の分
離を、ウエル間分離用のトレンチ溝５と同時に形成した
トレンチ溝２０によって行っている。
【００２７】このような本実施例による半導体装置で
は、ウエル間を電気的に分離するトレンチ溝５と素子間
を分離するトレンチ溝２０により複数のＮ+ 層１２から
出る電子及び複数のＰ+ 層１１から出るホールの移動が
規制され、一層ラッチアップ耐性が向上する。また、ト
レンチ溝２０をトレンチ溝５と同時に形成するため、製
造工程を短縮することができる。
は、ウエル間を電気的に分離するトレンチ溝５と素子間
を分離するトレンチ溝２０により複数のＮ+ 層１２から
出る電子及び複数のＰ+ 層１１から出るホールの移動が
規制され、一層ラッチアップ耐性が向上する。また、ト
レンチ溝２０をトレンチ溝５と同時に形成するため、製
造工程を短縮することができる。
【００２８】尚、上記何れの実施例においても、ウエル
（Ｐウエル３，Ｎウエル２）の深さを５μｍとしている
が、ウエルの深さを更に深くする場合は、それに応じて
トレンチ溝の深さや、トレンチ溝と各高濃度層の相互間
の距離が種々変更されることは言うまでもない。
（Ｐウエル３，Ｎウエル２）の深さを５μｍとしている
が、ウエルの深さを更に深くする場合は、それに応じて
トレンチ溝の深さや、トレンチ溝と各高濃度層の相互間
の距離が種々変更されることは言うまでもない。
【００２９】また、上記何れの実施例においても、第１
または第２導電型の半導体基板上に第１及び第２導電型
のウエルを形成した半導体装置について説明したが、図
１０に示したＰ型シリコン基板１にＮウエル２のみを形
成した半導体装置のように、第１または第２導電型の半
導体基板上に第２または第１導電型のウエルを形成した
半導体装置に対しても、本発明が適用できることは言う
までもない。
または第２導電型の半導体基板上に第１及び第２導電型
のウエルを形成した半導体装置について説明したが、図
１０に示したＰ型シリコン基板１にＮウエル２のみを形
成した半導体装置のように、第１または第２導電型の半
導体基板上に第２または第１導電型のウエルを形成した
半導体装置に対しても、本発明が適用できることは言う
までもない。
【００３０】
【発明の効果】以上のように、この発明によれば、第１
導電型ウエル（または第１導電型半導体基板）と第２導
電型ウエルとの境界部と、その表面領域に設けられた高
不純物濃度層との間に、絶縁性のトレンチ溝を形成する
ようにしたので、ウエル間或いはウエルと基板間でのリ
ーク電流を増大させることなく、ラッチアップ耐性を向
上することができ、その結果、消費電力が少なく且つラ
ッチアップ耐性が向上した高性能の半導体装置を、短い
製造時間で簡便に得ることができる効果がある。また、
第１導電型ウエル又は第２導電型ウエルの表面領域に設
けられた複数の第１導電型高不純物濃度層及び／又は第
２導電型高不純物濃度層のそれぞれの間にも、絶縁性の
トレンチ溝を形成するようにしたので、ウエル間或いは
ウエルと基板間でのリーク電流を増大させることなく、
ラッチアップ耐性をさらに向上することができるという
効果がある。
導電型ウエル（または第１導電型半導体基板）と第２導
電型ウエルとの境界部と、その表面領域に設けられた高
不純物濃度層との間に、絶縁性のトレンチ溝を形成する
ようにしたので、ウエル間或いはウエルと基板間でのリ
ーク電流を増大させることなく、ラッチアップ耐性を向
上することができ、その結果、消費電力が少なく且つラ
ッチアップ耐性が向上した高性能の半導体装置を、短い
製造時間で簡便に得ることができる効果がある。また、
第１導電型ウエル又は第２導電型ウエルの表面領域に設
けられた複数の第１導電型高不純物濃度層及び／又は第
２導電型高不純物濃度層のそれぞれの間にも、絶縁性の
トレンチ溝を形成するようにしたので、ウエル間或いは
ウエルと基板間でのリーク電流を増大させることなく、
ラッチアップ耐性をさらに向上することができるという
効果がある。
【図１】本発明の第１の実施例による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図２】本発明の第２の実施例による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図３】本発明の第３の実施例による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図４】本発明の第１乃至第５の実施例による半導体装
置においてウエル間分離後、ＬＯＣＯＳ分離によって素
子間分離が行われた状態を示す断面図である。
置においてウエル間分離後、ＬＯＣＯＳ分離によって素
子間分離が行われた状態を示す断面図である。
【図５】本発明の第１乃至第５の実施例による半導体装
置においてウエル間分離後、ＬＯＣＯＳ分離によって素
子間分離が行われた状態を示す断面図である。
置においてウエル間分離後、ＬＯＣＯＳ分離によって素
子間分離が行われた状態を示す断面図である。
【図６】本発明の第４の実施例による半導体装置の構造
を示す断面図である。
を示す断面図である。
【図７】従来の半導体装置の構造を示す断面図である。
【図８】従来の半導体装置の動作時の電子とホールの流
れを模式的に示した図である。
れを模式的に示した図である。
【図９】図７で示した半導体装置にウエル間バイアスを
印加した空乏層形成状態を模式的に示した図である。
印加した空乏層形成状態を模式的に示した図である。
【図１０】従来の半導体装置の構造を示す断面図であ
る。
る。
１ Ｐ型シリコン基板 １ａ Ｎ型シリコン基板 ２ Ｎウエル ３ Ｐウエル ４，５，６，２０，３０ トレンチ溝 １０ ＬＯＣＯＳ分離用絶縁膜 １１，１６ Ｐ+ 高濃度層 １２，１５ Ｎ+ 高濃度層 Ａ，Ｂ 電子の流れ Ｃ，Ｄ ホールの流れ Ｅ，Ｆ 抵抗
Claims (4)
- 【請求項１】 第１導電型の半導体基板上に、その表面
領域に第１導電型高不純物濃度層及び／又は第２導電型
高不純物濃度層を有する第１導電型ウエルと、その表面
領域に第１導電型高不純物濃度層及び／又は第２導電型
高不純物濃度層を有する第２導電型ウエルとが形成され
た半導体装置において、 上記第１導電型ウエルの領域内であって、該第１導電型
ウエルと上記第２導電型ウエルとの境界部と、該第１導
電型ウエルの表面領域に設けられた上記第１導電型高不
純物濃度層及び／又は第２導電型高不純物濃度層との間
に、その内部に絶縁物が充填されたトレンチ溝が形成さ
れており、該トレンチ溝の深さは、上記第１導電型ウエ
ルの深さよりも小さいことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置であって、 上記第１導電型ウエル又は第２導電型ウエルの表面領域
に設けられた複数の第１導電型高不純物濃度層及び／又
は第２導電型高不純物濃度層のそれぞれの間に、その内
部に絶縁物が充填されたトレンチ溝が形成されており、
該トレンチ溝の深さは、上記第１導電型ウエルの深さよ
りも小さいことを特徴とする半導体装置。 - 【請求項３】 第１導電型の半導体基板上に第２導電型
ウエルが形成され、該第２導電型ウエルの表面領域及び
該第２導電型ウエルの形成領域外の上記第１導電型半導
体基板の表面領域に、第１導電型高不純物濃度層及び／
又は第２導電型高不純物濃度層がそれぞれ形成された半
導体装置において、 上記第１導電型半導体基板の領域内であって、該第１導
電型半導体基板と上記第２導電型ウエルとの境界部と、
該第１導電型半導体基板の表面領域に設けられた上記第
１導電型高不純物濃度層及び／又は第２導電型高不純物
濃度層との間に、その内部に絶縁物が充填されたトレン
チ溝が形成されており、該トレンチ溝の深さは、上記第
２導電型ウエルの深さよりも小さいことを特徴とする半
導体装置。 - 【請求項４】 請求項３に記載の半導体装置であって、 上記第１導電型半導体基板又は第２導電型ウエルの表面
領域に設けられた複数の第１導電型高不純物濃度層及び
／又は第２導電型高不純物濃度層のそれぞれの間に、そ
の内部に絶縁物が充填されたトレンチ溝が形成されてお
り、該トレンチ溝の深さは、上記第２導電型ウエルの深
さよりも小さいことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083347A JP2853931B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083347A JP2853931B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251551A JPH05251551A (ja) | 1993-09-28 |
| JP2853931B2 true JP2853931B2 (ja) | 1999-02-03 |
Family
ID=13799913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083347A Expired - Fee Related JP2853931B2 (ja) | 1992-03-03 | 1992-03-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853931B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180599B2 (ja) * | 1995-01-24 | 2001-06-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR20020056288A (ko) * | 2000-12-29 | 2002-07-10 | 박종섭 | 반도체 장치의 셜로우 트랜치 아이솔레이션 형성방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107759A (ja) * | 1984-10-30 | 1986-05-26 | Mitsubishi Electric Corp | 相補型半導体装置 |
-
1992
- 1992-03-03 JP JP4083347A patent/JP2853931B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05251551A (ja) | 1993-09-28 |
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