JP2847893B2 - プログラマブルコントローラ - Google Patents

Description

【発明の詳細な説明】 （ａ）産業上の利用分野 この発明はファジィ推論部を内蔵したプログラマブル
コントローラおよびファジィ推論装置に関する。

（ｂ）従来の技術 プログラマブルコントローラはプログラムされた手順
に基づき、センサ入力等に基づく条件判断を行って操作
量データを出力する装置である。この条件判断等を的確
に行うためファジィ推論ユニットを内蔵したプログラマ
ブルコントローラが実用化されている。

（ｃ）発明が解決しようとする課題。

このような従来のプログラマブルコントローラは、一
般的に中央処理装置とファジィ推論ユニットとが共通の
バスを使用するため、中央処理装置はファジィ推論演算
ユニットとが同時にバスを使用することができない欠点
があった。すなわち、中央処理装置が制御対象に対して
操作量を出力しているときやセンサ等からデータを取り
込んでいるときは、ファジィ推論演算ユニットが新たな
知識パラメータを入力して更新する等の動作をすること
ができず、休止時間を有効に利用できない欠点があっ
た。

また、この方式では、中央処理装置とファジィ推論演
算ユニットがデータバスを介して入出力データを送受す
ることになり、バッファリングができないため、中央処
理装置，ファジィ推論演算ユニットそれぞれの演算周期
が異なると円滑な処理ができない欠点があった。このた
め、中央処理装置は１データづつファジィ推論演算ユニ
ットをアクセスして入力する必要があり、また、１推論
結果づつファジィ推論演算ユニットから読み出さねばな
らず、入出力だけで相当の時間を要し、機械制御など高
速性を必要とするものに使用できないといった問題点が
ある。

さらに、中央処理装置はサイクルタイミング毎にファ
ジィ推論演算ユニットをアクセスして推論を行うが、フ
ァジィ推論演算ユニットが推論に要する所要時間が長く
なると正確な結論を得ることができず、制御が不適切な
ものになってしまう欠点がある。しかしながら、従来の
プログラマブルコントローラではこの様な状態になって
もそのまま制御を継続していた。

（ｄ）課題を解決するための手段 この出願の第１の発明は、中央処理装置と、ファジィ
推論演算ユニットと、入出力ユニットと、これらを接続
するマスタバスとを備えたプログラマブルコントローラ
であって、 前記ファジィ推論演算ユニットは、制御部と、ファジ
ィ推論演算部と、バスインタフェース部と、ツールイン
タフェース部と、これらを接続する内部バスとを有し、 前記バスインタフェース部に、前記中央処理装置、制
御部間で送受されるデータを記憶する共有RAMを設けた
ことを特徴とする。

この出願の第２の発明は、中央処理装置と、ファジィ
推論演算ユニットと、入出力ユニットと、これらを接続
するマスタバスとを備えたプログラマブルコントローラ
であって、 前記ファジィ推論演算ユニットは、制御部と、ファジ
ィ推論演算部と、バスインタフェース部と、ツールイン
タフェース部と、これらを接続する内部バスとを有し、 前記制御部に、汎用的なフォーマットで表現された推
論用知識パラメータを受信する手段と、受信した推論用
知識パラメータを前記ファジィ推論演算部が参照可能な
フォーマットに変換したのち前記ファジィ推論演算部に
転送する手段とを設けたことを特徴とする。

この出願の第３の発明は、中央処理装置と、ファジィ
推論演算ユニットと、入出力ユニットと、これらを接続
するマスタバスとを備えたプログラマブルコントローラ
であって、前記中央処理装置に、前記ファジィ推論演算
ユニットに入力データを送ったのち、推論結果が出力さ
れるまでの所要時間が特定時間を超えたとき警告を発す
る警告手段を設けたことを特徴とする。

（ｅ）発明の作用 この発明のプログラマブルコントローラは、中央処理
装置と、ファジィ推論演算ユニットと、入出力ユニット
と、これらを接続するマスタバスとを備えている。

第１の発明では、前記ファジィ推論演算ユニットに、
制御部と、ファジィ推論演算部と、バスインタフェース
部と、これらを接続する内部バスとを有し、前記バスイ
ンタフェース部に、前記中央処理装置、制御部間で送受
されるデータを記憶する共有RAMを設けた。たとえば、
中央処理装置がファジィ推論演算ユニットにデータを送
る場合には、そのデータ数が複数ブロックにわたる場合
でも、この共有RAMに一度に書き込めばよく、ファジィ
推論演算ユニットは、このデータの読み出しが必要なと
きに、共有RAMをアクセスしてこのデータを読み出す。
これにより、中央処理装置−ファジィ推論演算ユニット
間のデータ送受信のための時間が短縮されるとともに、
送受信タイミングを同期させなくても、読み出されるま
で共有RAMにバッファリングしておくことができる。ま
た、前記マスタバスを中央処理装置が使用している間に
も、ファジィ推論演算ユニットの制御部が内部バスを用
いてデータの送受を行うことができ、例えば、ツールイ
ンタフェース部を介してツールマシン等と交信し、ファ
ジィ推論に用いる知識パラメータの更新等をすることが
でき、ファジィ推論演算ユニットの休止時間を有効に利
用することができる。

また、第２の発明では、前記制御部に、汎用的なフォ
ーマットで表現された推論用知識パラメータを受信する
手段と、受信した推論用知識パラメータを前記ファジィ
推論演算部が参照可能なフォーマットに変換したのち前
記ファジィ推論演算部に転送する手段とを設けた。これ
により、ツールマシン等では常に汎用的なフォーマット
で知識パラメータを記述することができ、知識パラメー
タの汎用性を保つことができる。かつ、ファジィ推論演
算ユニットではファジィ推論演算部のバージョンを上げ
ていっても制御部のフォーマット変換プログラムを変更
するのみで対応することができ、外部（ツール）とのイ
ンタフェースを変更しなくてもよい。

また、この出願の第３の発明は、中央処理装置と、フ
ァジィ推論演算ユニットと、入出力ユニットと、これら
を接続するマスタバスとを備えたプログラマブルコント
ローラであって、前記中央処理装置に、前記ファジィ推
論演算ユニットに入力データを送ったのち、推論結果が
出力されるまでの所要時間が特定時間を超えたとき警告
を発する警告手段を設けた。これにより、ファジィ推論
演算ユニットの推論時間が中央処理装置の制御サイクル
内に収まらなくなった場合に、警告を発することができ
速やかな対応を促すことができる。

（ｆ）実施例 第１図はこの発明の実施例であるプログラマブルコン
トローラの概略ブロック図である。このプログラマブル
コントローラはマイクロプロセッサからなる中央処理装
置１によって制御される装置であり、CPU,プログラムRO
M,ワークRAM等を内蔵している。この中央処理装置１は
バス５を介して、操作量等を推論するためのファジィ推
論演算ユニット２、状態量や外乱データ等を収集するた
めの入力ユニット３、および、操作量データを出力する
ための出力ユニット４が接続されている。入力ユニット
３には例えば各種センサ等が接続され、出力ユニット４
には制御モータのドライバ等が接続される。中央処理装
置１は、アドレスで各ユニットを識別し、ファジィ推論
演算ユニット2,入力ユニット3,出力ユニット４の各ユニ
ットにおけるバス５とのインタフェース部にはバッファ
が設けられている。このバッファにより、各ユニットと
中央処理装置１との動作が非同期でも円滑にデータ送受
を行うことができる。

第２図は前記ファジィ推論演算ユニット２のブロック
図である。このファジィ推論演算ユニット２はバスイン
タフェース部14を備え、このバスインタフェース部14を
介してプログラマブルコントローラ本体側のバス（以
下、PCバスという。）５に接続されている。装置内部に
は内部バス11を有し、この内部バス11にはバスインタフ
ェース部14のほか、制御部10,知識メモリ13,ツールイン
タフェース部15および双方向バッファ16が接続されてい
る。制御部10は一般的なマイクロプロセッサで構成され
る制御装置であり、制御プログラムを記憶したプログラ
ムメモリ12が接続されているとともに、前記知識メモリ
13が接続されている。知識メモリは、ファジィ推論のた
めのファジィルールやメンバシップ関数等からなる知識
パラメータを汎用的なフォーマットで記憶するバックア
ップRAMである。ツールインタフェース部15にはファジ
ィルールやメンバシップ関数を作成するツールマシン
（パーソナルコンピュータ）20が接続されている。ツー
ルマシン20は、所定のタイミングに作成した知識パラメ
ータをツールインタフェース部15を介して知識メモリ13
に直接書き込む。このツールマシン20が作成する知識パ
ラメータは、データ名称や政策年月日等の管理データを
記憶したヘッダ部等を有する汎用的なものであり、この
ファジィ推論演算ユニット２以外でも他の仕様のファジ
ィ推論ユニットでも使用できる知識パラメータである。

一方、双方向バッファ16にはファジィ推論演算部17お
よび知識メモリ19が接続されている。このファジィ推論
演算部17はディジタルシグナルプロセッサ（DSP）で構
成されており、高速にファジィ推論を実行することがで
きる。ここで、ディジタルシグナルプロセッサとは、デ
ィジタル信号処理専用のマイクロプロセッサであり、デ
ィジタル信号処理で多用される高速乗算器やバレル・シ
フタ等を内蔵し、また、命令とデータとを同時に参照で
きる機能等を備え、順次処理でありながら、極めて高速
にディジタル信号の処理（ファジィ推論）を実行できる
ものである。このファジィ推論演算部17にはプログラム
を記憶したプログラムメモリ18が接続されるとともに前
記知識メモリ19が接続されている。知識メモリ19は前記
知識メモリ13から転送されてきた知識パラメータが記憶
される。知識メモリ19に記憶される知識パラメータと知
識メモリ13に記憶される知識パラメータとは、内容は同
一であるが、知識メモリ13には汎用的なフォーマットの
まま書き込まれるのに対し、知識メモリ19にはファジィ
推論演算部17が直接利用可能なフォーマットに変換され
て記憶される。このフォーマット変換とは、ヘッダの削
除，各ファジィルールにおいて使用しないラベルの省略
等である。

このファジィ推論演算ユニット２は、中央処理装置１
−PCバス５を介してバスインタフェース部14（共有RAM3
2:第３図参照）に入力されたデータを、制御部10がファ
ジィ推論演算部17に送ってファジィ推論を行わせる。推
論結果は、制御部10がバスインタフェース部14（共有RA
M32）に書き込むことにより、中央処理装置１が読み出
し可能となる。

第３図は上記バスインタフェース部14の詳細なブロッ
ク図である。このバスインタフェース部14には、プログ
ラマブルコントローラ（PC）本体のステイタス（状態）
を表示するためのユニットチャンネル１およびファジィ
推論演算ユニット２のステイタスを表示するためのユニ
ットチャンネル２を備えるとともに、相互に送受するデ
ータを記憶する共有RAM32を有している。また、この共
有RAM32に書き込むデータおよび読み出したデータを一
次記憶するためのバッファ35,36がPC本体側およびファ
ジィ推論演算ユニット側２に設けられている。PC本体側
のデータバスはユニットチャンネル1,2およびバッファ3
5に接続され、ファジィ推論演算ユニット２の内部バス
に含まれるデータバスはユニットチャンネル1,2および
バッファ36に接続されている。また、PC本体側のアドレ
スバスは共有RAM32に直接接続されるとともに、アドレ
スデコーダ33を介してユニットチャンネル1,2およびバ
ッファ35に接続されている。同様にファジィ推論演算ユ
ニットのアドレスバスも、共有RAM32に直接接続される
とともに、アドレスデコーダ34を介してユニットチャン
ネル1,2およびバッファ36と接続されている。共有RAM32
は中央処理装置1,制御部10双方のアドレス空間の一部を
成しているためアドレスバスに出力されたアドレスで直
接アクセスすることができる。ユニットチャンネル1,2
およびバッファ35,36の場合には各素子毎に異なるアド
レスでアクセスする必要があるためこれをアドレスデコ
ーダ33,34が行う。

ユニットチャンネル１にはPC本体側の状態を示すフラ
グ（第４図（Ａ）参照）が設けられており、ユニットチ
ャンネル２にはファジィ推論演算ユニット２側の状態を
示すフラグ（第４図（Ｂ）参照）が設けられている。ま
た、共有RAM32には中央処理装置１からファジィ推論演
算ユニット２へ送るデータを記憶するエリア（第５図
（Ａ）参照）やファジィ推論演算ユニット２から中央処
理装置１へ送るデータを記憶するエリア（第５図（Ｂ）
参照）が設定されている。

中央処理装置１はユニットチャンネル２のフラグを参
照してファジィ推論演算ユニット２の状態を判断し、適
当なタイミングに共有RAM32に入力データを書き込み、
また適当なタイミングに共有RAM32から出力データを読
み出す。読み出し／書き込みののち、ユニットチャンネ
ル１の所定のフラグをセット／リセットする。また、フ
ァジィ推論演算ユニット２の制御部10は、ユニットチャ
ンネル１のフラグを参照して中央処理装置１のスティタ
ス（処理段階）を判断し、適当なタイミングに共有RAM3
2に書き込まれた入力データを読み出して検査したのち
ファジィ推論演算部17にこのデータを送り、推論終了後
出力データを共有RAM32に書き込む。読み出し／書き込
みののち、ユニットチャンネル２の指定のフラグをセッ
ト／リセットする。

第４図（Ａ），（Ｂ）はユニットチャンネル1,2のビ
ット構成を示す図である。同図（Ａ）はユニットチャン
ネル１のビット構成を示している。ユニットチャンネル
１は16ビットからなるレジスタであり、そのうち下位３
ビットがPC本体（中央処理装置１）の状態を示すフラグ
となっている。このうち、 ビット02はPC読出中フラグである。このフラグのセッ
トは、ファジィ推論演算ユニット２が共有RAM32に書き
込んだ出力データを中央処理装置１がまだ読み出してい
ないことを示す。

ビット01はPC書込完了フラグである。このフラグのセ
ットは、中央処理装置１からファジィ推論演算ユニット
２に送られるべき入力データがすでに共有RAM32に書き
込まれていることを示す。

ビット00はPCビジーフラグである。このフラグのセッ
トは、中央処理装置１が共有RAM32をアクセスしている
ことを示す。

同図（Ｂ）はユニットチャンネル２のビット構成を示
す図である。ユニットチャンネル２も16ビットで構成さ
れており、このうちビット07およびビット05〜00がファ
ジィ推論演算ユニットの状態を示すフラグとして用いら
れている。

ビット07はファジィ動作中フラグである。このフラグ
のセットは、ファジィ推論演算ユニットが動作状態にあ
り、他のアクセスを受け付けられないことを示す。

ビット05はバッテリ異常フラグである。このフラグの
セットは、ファジィ推論演算ユニット２を駆動すべきバ
ッテリの電圧が低下したことを示す。

ビット05はメモリ異常フラグである。このフラグはフ
ァジィ推論演算ユニット２の知識メモリに記憶されてい
る内容に異常が生じたときセットされる。

ビット03はファジィ異常フラグである。このフラグは
DSPメモリ等ハードの異常が生じたときセットされるフ
ラグであり、このフラグがセットされた場合には全ての
動作が停止する。

ビット02はユニット書込完了フラグである。このフラ
グはファジィ推論演算ユニットが出力データを共有RAM3
2に書き込んだときセットされるフラグである。

ビット01はユニット書込中フラグである。このフラグ
のセットは、中央処理装置１が共有RAM32に書き込んだ
入力データを制御部10がまだ読み出していないことを示
す。

ビット00はユニットビジィフラグである。このフラグ
のセットは、ファジィ推論演算ユニット２の制御部10が
共有RAM32をアクセス中であることを示す。

第５図（Ａ），（Ｂ）は共有RAM32のフォーマットを
示す図である。第５図（Ａ）は中央処理装置１からファ
ジィ推論演算ユニット２の制御部10へ送られる入力デー
タの記憶エリアのフォーマットを示している。このファ
ジィ推論演算ユニット２が受け付けることのできる入力
データ数は最大８であるため、共有RAM32には０〜７の
８個の入力データの記憶エリアが設けられている。各デ
ータの記憶エリアは16ビット構成になっているが、ファ
ジィ推論演算部17は12ビットのプロセッサであるため、
ビット11〜０に入力データが書き込まれ、ビット15〜12
には０が書き込まれる。同図（Ｂ）はファジィ推論演算
ユニットから中央処理装置１に送られる出力データおよ
びエラーコードの記憶エリアのフォーマットを示してい
る。ファジィ推論演算部17は上記８入力のデータに対し
て２個の推論結果を出力することができるため、出力デ
ータのために16ビット×２のエリア設けられている。出
力データも入力データと同様12ビットであるため、ビッ
ト15〜12には０が書き込まれる。また、２個の出力デー
タ0,1のそれぞれに対応して２個のエラーコードエリア
0,1が設けられている。このエラーコードエリアのうち
ビット15,およびビット４〜０に各種のエラーに対応す
るフラグが割り当てられている。

ビット15は計算エラーフラグである。計算エラーが発
生した時このフラグがセットされる。

ビット４は出力確定不能フラグである。このフラグは
入力されたデータに基づいてファジィ推論を行った場
合、全ての適合度が０となり、後件部出力が得られなか
った場合にセットされるフラグである。この場合、仮の
出力データとしてFFFFが出力データエリアにセットされ
る。

ビット３は出力未定義フラグである。このフラグは入
力データに基づいて推論を行った結果、その推論に用い
られたルールからは出力が定義されていなかった場合に
セットされるフラグである。この場合に対応する出力デ
ータエリアにはEFFFの数値がセットされる。

ビット２は入力データ不足フラグである。このフラグ
は所定の推論を行うために必要なデータ数がPCから入力
されなかった場合にセットされるフラグであり、出力デ
ータエリアには不足したデータを無視して推論を行った
結果の数値がセットされる。

ビット１は入力データ過剰フラグである。このフラグ
は推論に必要な入力データ数以上のデータが入力された
場合にセットされる。この場合、ファジィ推論は過剰な
データを無視して行われる。

ビット０は入力データレンジオーバーフラグである。
このデータは入力されたデータの何れかが受付可能なレ
ンジをオーバーした場合にセットされるフラグである。
この場合、レンジオーバーしたデータに関してはオーバ
ー分を切捨てて取り扱われる。

以上のエラーコードは出力データとともに中央処理装
置１に送り返されるが、このエラーコードに基づいて出
力データをどのように取り扱うかは中央処理装置１のプ
ログラム如何であり、エラーの種類によって、出力デー
タの有効／無効を判断するようにすればよい。

第６図のタイミングチャート第７図，第８図のフロー
チャートを参照して前記中央制御装置および制御部の動
作を説明する。第６図のタイミングチャートはファジィ
推論演算ユニット２のバスインタフェース部14における
ユニットチャンネル1,2に設定されたフラグのセット／
リセット状態を示すタイミングチャートである。第７図
（Ａ），（Ｂ）は中央処理装置１がファジィ推論演算ユ
ニット２に対して推論のためのデータを入力する動作お
よび推論出力を取り出す動作である。また、第８図
（Ａ）はファジィ推論演算ユニットの制御部10の通常動
作を示すフローチャート、同図（Ｂ）は通常動作のうち
ツールマシンから知識パラメータを受信する動作を示す
フローチャート、同図スイッチ（Ｃ），（Ｄ）はPCから
データを受け付けた時およびPCに対してデータを出力す
る時の動作を示すフローチャートである。

第７図（Ａ）において中央処理装置１がファジィ推論
演算ユニットに対してファジィ推論を行わせる時まずユ
ニットチャンネル２のビット01およびビット00、すなわ
ち、ユニット読出中フラグおよびユニットビジーフラグ
（00）を参照する。これらのフラグが何れもリセットし
ていればアクセス可能であるとしてn2からn3に進み、共
有RAM32の入力データエリアに入力データを書き込む（n
3）。書き込みが完了するとn4からn5に進み、ユニット
チャンネル１の書込完了フラグ（01）をセットする。こ
のセットに連動してユニットチャンネル２のユニット読
出中フラグ（01）もセットされる。すなわち、ユニット
チャンネル１のビット01とユニットチャンネル２のビッ
ト01とはハード的に連動している。一方、n1のフラグ確
認動作においてユニット読出中フラグ（01）またはユニ
ットビジーフラグ（00）の何れかがセットしていた場合
にはエラー表示をして（n6）リターンする。

次に、第８図（Ｃ）を参照して制御部10の割込動作を
説明する。上記ユニット読出中フラグ（01）のセットに
よって制御部10には割り込みが掛かる。この割込動作が
同図（Ｃ）の動作である。この割込動作がスタートする
とまずファジィ推論演算部17がHALT状態であるか否かを
確認する（n41）。このHALTの確認は双方向バッファ16
内に設定されているHALTフラグによって行うことができ
る。HALTであれば共通RAM32にセットされている入力デ
ータをチェックして（n43）入力データの転送を行う（n
45）。この場合において、入力データに異常がある場合
には対応する処理を行ったのち（n47）入力データの転
送を行う。対応する処理とはレンジオーバしたデータを
許容レンジ内で切り捨てる処理や不足する入力データを
補う処理等である。この処理とともに共有RAM32のエラ
ーコード内の対応するフラグがセットされる。こののち
ファジィ推論演算部17のHALTを解除して推論処理をスタ
ートさせ（n46）リターンする。一方n41でHALTフラグが
リセットしていた場合にはn42の判断でリターンする。

第８図（Ｄ）はファジィ推論演算部17が推論を終えた
ときの割り込み動作である。ファジィ推論演算部17はフ
ァジィ推論を終えると、その結論出力をバッファ16に入
力したのちTRAP命令を出力して自ら停止する。このTRAP
命令はバッファ16を介して制御部10に伝えられ割り込み
として扱われる。この割り込みが掛かると、この第８図
（Ｄ）の動作がスタートする。まずn51でファジィ推論
演算部17がTRAP状態であることを確認する（n51）。TRA
P状態であれば動作完了であるためHALT命令を出力して
ファジィ推論演算部17をHALT状態にし（n53）、バッフ
ァ16に記憶されている出力データをバスインタフェース
部の共有RAM32に転送する（n55）。このとき、ユニット
チャンネル１のPCビジーフラグ（00）を参照してリセッ
トしていることを確認したのち（n54）転送を実行す
る。この転送と同時にこのモニタデータを回収して制御
部10に蓄積記憶する。モニタデータとは、推論時に最も
寄与度の高かったファジィルールのリスト等である。転
送ののちユニット読出中フラグ（01）をリセットすると
ともにユニット書込完了フラグ（00）をセットする（n5
7）。このフラグのセットリセットに連動してユニット
チャンネル１のPC書込完了フラグ（01）がリセットされ
るとともに、PC読出中フラグ（02）がセットされる。こ
れらのフラグはハード的に連動している。このフラグの
状態を確認した中央処理装置１は第７図（Ｂ）の動作を
実行する。

第７図（Ｂ）の動作および同図（Ａ）の動作はPCの制
御サイクル（1ms〜2ms）毎に実行される動作である。中
央処理装置１は、この制御サイクル毎にファジィ推論を
行い、その出力データに基づいて操作量を演算する。同
図（Ｂ）の動作は読出タイミングに実行される。この動
作がスタートすると、まずバスインタフェース部14のユ
ニットチャンネル２のフラグを確認する（n11）。ユニ
ットビジーフラグ（00）がリセットしており、ユニット
書込完了フラグ（03）がセットしていれば読出可能であ
るためn12からn13に進む。n13ではデータを読み出して
所定のエリアに格納する。こののち各データのエラーコ
ードを確認し（n14）、エラーがあればそのエラーの内
容をカウントアップして（n15,n16）リターンする。な
お、エラーの内容によっては読み出されたデータをキャ
ンセルするようにしてもよい。一方、読出タイミングに
フラグを確認したとき所定の状態（ユニットビジーフラ
グ（00）リセット，ユニット書込完了フラグ（03）セッ
ト）になっていなかった場合、すなわちユニットビジー
フラグ（00）がセットしているかまたはユニット書込完
了フラグ（03）がリセットしている場合には、第７図
（Ａ）の書き込みタイミングとこの読み出しタイミング
の間にファジィ推論演算ユニット２がファジィ推論を完
了することができなかったことであるため、n12からn17
に進む。n17では所定の制御サイクル内にファジィ推論
が完了しなかった旨を中処理装置１の表示器に表示し、
最適な制御が行われていない旨を警告する。警告ののち
前回の出力データを用いて制御処理動作を続行する（n1
8）。

第８図（Ａ），（Ｂ）はデータの入力のための割り込
みが掛からない場合の通常の動作を示している。同図
（Ａ）は制御部10の通常ルーチンである。まず動作の開
始時にイニシャル処理を実行する（n21）。イニシャル
処理としてはバッテリバックアップされている知識メモ
リ13の内容チェック，この知識内容をファジィ推論演算
部17が用いる知識メモリ19に転送する処理，レジスタの
リセット等である。こののち、ツールマシン20からコマ
ンドが入力されたことをn23で判断するまでn22で自己診
断動作を行いつつ待機する。ここで自己診断動作にはバ
ッテリ電圧チェック動作，知識パラメータの診断，ファ
ジィ推論演算部のプログラム・知識パラメータの診断等
が含まれる。これらのチェック動作の結果異常が発生し
た場合にはバスインタフェース部のユニットチャンネル
２のそれぞれ対応フラグをセットする。ツールマシン20
からコマンドが入力されたことをn23で判断した場合に
はn24でこのコマンドを受信し、その内容を解析する（n
25）。コマンドには例えば、知識メモリ13に記憶されて
いる知識パラメータを返送す旨のコマンドやツールマシ
ン20が送信してくる知識パラメータを受信して知識メモ
リ13に書き込む旨のコマンド等がある。コマンドの内容
を解析したのち、n26で対応する処理を実行する。実行
ののちn22にもどる。

同図（Ｂ）はツールマシンからFDコマンド（ツールマ
シンが送信する知識パラメータを受信，記憶する旨のコ
マンド）を受信したときの動作を示すフローチャートで
ある。ツールマシン20から１ブロック毎に送信されてく
る知識パラメータを受信し知識メモリに格納する（n3
1）。この受信動作を終了コードが送信されてくるまで
続行する（n32）。次に、受信した知識パラメータをフ
ァジィ推論演算部17が用いる知識メモリ19に転送するた
めファジィ推論演算部（DSP）17HALT状態を解除する（n
33）。こののち、知識パラメータのフォーマットをファ
ジィ推論演算部17が直接利用可能な形式に変換して（n3
4）、知識メモリ19に送信する（n35）。DSP17は受信し
たデータを知識メモリの所定エリアに記憶する。フォー
マットの変換は、ヘッダ部の削除や推論に用いられない
入力ラベルの省略等である。全ての知識パラメータにつ
いてこの処理を行い、終了すれば（n36）、ファジィ推
論演算部17をHALT状態にして（n37）リターンする。

ここでツールマシン20からは各種のファジィ推論装置
で実行可能な汎用的なフォーマットで知識パラメータが
送信されてくるが、内部で実際にファジィ推論を行う装
置（ファジィ推論演算部17）においては、可能な限り高
速に推論を実行するため、それに適した形式で知識メモ
リを構成する必要がある。このため、制御部が一旦汎用
的なフォーマットの知識パラメータを受信したのちこれ
を変換してファジィ推論演算部に送信する。また、ツー
ルインタフェース部15を介したツールマシン20との交信
は外部通信であるため通信速度をある程度のボーレート
以上に上げることができず、全知識パラメータの受信に
は相当の時間を有するが、制御部10からファジィ推論演
算部17への送信は内部バス11を介した完全同期のデータ
転送であるため極めて高速に行うことができる。すなわ
ち、ファジィ推論演算部17がファジィ推論を行っている
間は制御部10は空き時間であるため、この間にツールマ
シンと交信し、ファジィ推論演算部が空きになったと
き、これを転送するようにすることもできる。

なお、ファジィ推論演算部17がファジィ推論に要する
時間はファジィルールや入力数に依存する部分が大き
く、ファジィ推論の推論結果とともに、その推論結果へ
の寄与度の大きいファジィルールがモニタデータとして
ファジィ推論演算部から出力される。制御部10はこのデ
ータを蓄積記憶してファジィ推論に寄与しないデータ
（知識パラメータ）を削除していくようにすることもで
きる。このようにすることにより、ファジィ推論の精度
を落とすことなくファジィ推論の速度を上昇させていく
ことができる。またさらに、このモニタ結果を制御部10
がツールマシン20に返送し、ツールマシンが新たにファ
ジィルールを再構成して制御部10に転送するようにする
ことも可能である。

（ｇ）発明の効果 以上のようにこの発明のプログラマブルコントローラ
では、中央処理装置が制御するマスタバスに加えてファ
ジィ推論演算ユニットが独自にデータ転送，外部通信等
に使用することができる内部バスを備えたことにより、
中央処理装置が制御対象をコントロールしている間に、
ファジィ推論演算ユニットでは独自の処理（例えば、知
識パラメータの送受信等）を行うことができ、処理速度
を向上することができる。さらに、マスタバス−内部バ
ス間のバスインタフェース部に共有RAMを設けたことに
より、多くのデータを一度に転送することができ、送受
信の時間短縮を図ることができるとともに、送信側と受
信側の同期をとる必要がなく、送信側が送信できるとき
にデータを共有RAMに書き込んでおけば、受信側が必要
なときにこれを参照することができる。これにより、送
信側，受信側の装置（中央処理装置，ファジィ推論演算
ユニット）の負担が軽くなり処理速度を向上することが
できる。

また、制御部が汎用的なフォーマットで知識パラメー
タを受信してファジィ推論演算部に適したフォーマット
に変換して転送するようにしたことにより、ツールマシ
ンは各種のファジィ推論装置で使用可能な汎用的なフォ
ーマットで知識パラメータを記述することができるう
え、装置内部では実際にファジィ推論を行う装置（ファ
ジィ推論演算部）が最高速で推論を実行できる形式の知
識メモリを構成することができる。これによって、ツー
ルマシンの汎用性を保つことができるとともに、他の装
置影響を与えることなくファジィ推論演算ユニットのバ
ージョンアップをすることが可能になる。

さらに、この発明では、ファジィ推論演算ユニットが
推論に要する時間が特定時間を超えたとき警告を発する
ようにしたことにより、中央処理装置の制御サイクルを
超えるような推論で制御を続けたときには、係員がこれ
に気付いて対応をとることができる。これによって、フ
ラグ適切な制御を継続することがなくなり、プログラマ
ブルコントローラの信頼性を向上することができる。

【図面の簡単な説明】

第１図はこの発明の実施例であるプログラマブルコント
ローラの概略ブロック図、第２図は同プログラマブルコ
ントローラに用いられるファジィ推論演算ユニットのブ
ロック図、第３図は同ファジィ推論演算ユニットのバス
インタフェース部のブロック図である。第４図および第
５図は同バスインタフェース部のユニットチャンネルお
よび共有RAMのデータフォーマットを示す図、第６図は
ユニットチャンネルに設定されるフラグのセット／リセ
ットのタイミングチャートを示す図、第７図（Ａ），
（Ｂ）は前記プログラマブルコントローラの中央処理装
置の動作を示すフローチャート、第８図（Ａ）〜（Ｄ）
は前記ファジィ推論演算部の制御部の動作を示すフロー
チャートである。 １……中央制御装置、 ２……ファジィ推論演算ユニット、 ５……PCバス（マスタバス）、 10……制御部、11……内部バス、 17……ファジィ推論演算部、 13,19……知識メモリ、 14……バスインタフェース部、 15……ツールインタフェース部、 20……ツールマシン、 30,31……ユニットチャンネル1,2、 32……共有RAM。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】中央処理装置と、ファジィ推論演算ユニッ
   トと、入出力ユニットと、これらを接続するマスタバス
   とを備えたプログラマブルコントローラであって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
   推論演算部と、バスインタフェース部と、ツールインタ
   フェース部と、これらを接続する内部バスとを有し、 前記バスインタフェース部に、前記中央処理装置、制御
   部間で送受されるデータを記憶する共有RAMを設けたこ
   とを特徴とするプログラマブルコントローラ。
2. 【請求項２】中央処理装置と、ファジィ推論演算ユニッ
   トと、入出力ユニットと、これらを接続するマスタバス
   とを備えたプログラマブルコントローラであって、 前記ファジィ推論演算ユニットは、制御部と、ファジィ
   推論演算部と、バスインタフェース部と、ツールインタ
   フェース部と、これらを接続する内部バスとを有し、 前記制御部に、汎用的なフォーマットで表現された推論
   用知識パラメータを受信する手段と、受信した推論用知
   識パラメータを前記ファジィ推論演算部が参照可能なフ
   ォーマットに変換したのち前記ファジィ推論演算部に転
   送する手段とを設けたことを特徴とするプログラマブル
   コントローラ。
3. 【請求項３】中央処理装置と、ファジィ推論演算ユニッ
   トと、入出力ユニットと、これらを接続するマスタバス
   とを備えたプログラマブルコントローラであって、 前記中央処理装置に、前記ファジィ推論演算ユニットに
   入力データを送ったのち、推論結果が出力されるまでの
   所要時間が特定時間を超えたとき警告を発する警告手段
   を設けたことを特徴とするプログラマブルコントロー
   ラ。