JP2940841B2 - プログラマブル制御装置用プロセッサ・モジュール - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は産業用装置を作動させる
プログラマブル制御装置にあるユーザの定めた制御プロ
グラムを実行するプロセッサ・モジュールに関する。

【０００２】

【従来の技術】プログラマブル制御装置は、記憶された
プログラムに従って組立体ラインおよび機械工具のよう
な広範囲の製造装置を作動させる共通形の産業用コンピ
ュータである。プログラムは制御された装置の選択され
た感知デバイスの条件を調査し、かつ１つ以上の調査済
の感知デバイスの状態次第で付随する選択された作動デ
バイスを付勢したり消勢するために読出されて実行され
る一連のプロセス制御命令を含む。

【０００３】多くの感知および作動デバイスの状態は、
制御プログラム命令によって操作されるデータの単一ビ
ットによって表わすことができる。位置感知器のような
他のデバイスは制御されている装置の条件を表わすデー
タの多重ビットを供給する。これらの後者のデバイスで
は、命令は感知および作動デバイスの状態を表わすデー
タのバイトおよび語を操作するように供給される。追加
のプログラム命令は、算術演算、タイミングおよびカウ
ント機能、および複雑な統計報告演算を果たす。そのよ
うな命令は産業において全く規格化されて工程管理技術
者によって容易に理解されるはしご形論理図の要素と直
接組み合わされる。米国特許第３，０８，６１２号、
３，８１３，６４９号および４，０７０，７０２号記載
のようなプログラム・パネルが、そのようなプログラマ
ブル制御命令から成るはしご形論理制御プログラムの開
発および編集においてユーザを援助するように開発され
ている。

【０００４】精巧な製造工程はしばしば、各々別のはし
ご形論理制御プログラムによって定められる一連のより
小さなタスクに分解される。全工程は、これらのタスク
を遂行しそれによって対応するはしご形論理制御プログ
ラムの実行シーケンスを遂行すべきである命令を規定す
る機能チャートによって定められる。プログラマブル制
御装置における機能チャートの使用は、「機能チャート
・インタプリタを持つプログラマブル制御装置」と称す
る米国特許第４，７４２，４４３号に説明されている。

【０００５】プログラマブル制御装置は一段と複雑な製
造システムに応用されたので、多重制御装置はシステム
の異なる部分の動作を支配するのに用いられた。そのよ
うな応用では、他のプログラマブル制御装置によって製
造工程に関するデータを交換する１つのプログラマブル
制御装置が必要になる。全製造システムを監督するホス
ト・コンピュータと共にプログラマブル制御装置の中で
データを通信する方法が開発されている。これまでの制
御網では、ホスト・コンピュータは製造工程用のパラメ
タを備えているが、生産装置の作動に直接影響を及ぼす
ことはない。しかし、中央の位置から製造システムを通
して規定の作動デバイスを制御することが望ましくなっ
た。こうして、プログラマブル制御装置は、通信機能を
一段と果たすことを要求されている。そのような機能
は、ユーザの制御プログラムの実行から離れたプロセッ
サ時間を取ることによって１次制御作動に悪影響に及ぼ
すことがある。

【０００６】

【発明が解決しようとする課題】プログラマブル制御装
置は、記憶済の制御プログラムの命令を反復実行するプ
ロセッサ・モジュールと電気接続された複数の入出力モ
ジュールを含む。入出力モジュールは、プログラマブル
制御装置によって作動された機械の感知および作動デバ
イスにインターフェース接続する。プロセッサモジュー
ルは、選択された感知デバイスの状態を調査するユーザ
所定の制御プログラムを実行し、また制御プログラムに
よって定められた論理演算に基づく調査済状態に従って
作動デバイスの状態をセットする。

【０００７】独特なプロセッサ・モジュールは、システ
ム・メモリ、はしご形論理命令プロセッサ、通信プロセ
ッサ、汎用プロセッサ、および共通組の信号バスによっ
て共に結合された入出力モジュール・インターフェース
回路を備える。システム記憶装置は従来のはしご形論理
を含む命令のような１つ以上の制御プログラムを記録す
る。複数のそのような制御プログラムが記憶されると
き、メモリはプログラムを実行するシーケンスを定める
機能チャートをも含む。感知および作動デバイスの状態
を表わすデータは、プロセッサの内部状態と共に、メモ
リ内に記憶されている。

【０００８】通信プロセッサは、通信リンクによってプ
ロセッサ・モジュールに結合されている他のプログラマ
ブル制御装置を含む外部デバイスとのメッセージの交換
を調整する。好適実施例では、このプロセッサ・モジュ
ール部門は第１マイクロプロセッサ、メッセージを記憶
する第１メモリ装置、および第１マイクロプロセッサに
よって実行されるプログラム、通信リンク・インターフ
ェース、ならびに通信プロセッサ部門の構成部品を共に
電気接続する第１組の隔離されたバスを含む。

【０００９】

【課題を解決するための手段】はしご形論理命令プロセ
ッサは、ユーザが機械を作動させるために制御プログラ
ムに入れることができる所定の組の命令を実行する。こ
のプロセッサはハードワイヤ接続された論理回路および
ユーザの制御プログラム命令の組の２つの独特なサブセ
ットを遂行するカスタム・マイクロコード・プロセッサ
を含むことが望ましい。命令デコーダはハードワイヤ接
続された論理回路またはカスタム・マイクロコード・プ
ロセッサが与えられたユーザ制御プログラム命令を実行
すべきかどうかを決定するために提出される。ハードワ
イヤ接続された論理回路を使用すべき場合、デコーダは
命令により定められた方法で入力データを論理的に評価
する回路を構成する。カスタム・マイクロコード・プロ
セッサを使用すべき場合、デコーダは、デコードされた
命令により定められる入力データを評価するマイクロ・
コード・ルーチンをアドレスする。はしご形命令プロセ
ッサによる処理の結果は、その内部レジスタまたはシス
テム記憶装置のいずれかに記憶することができる。

【００１０】汎用プロセッサは、１つでも提供される
と、機能チャートを解釈し、またはしご形論理プロセッ
サにより実行し得ない制御プログラムの命令を実行す
る。説明された実施例では、汎用プロセッサは第２マイ
クロプロセッサ、第２マイクロプロセッサが実行するプ
ログラムを記憶する第２記憶装置、および汎用プロセッ
サ部門の構成部品を共に電気接続する第２組の隔離され
たバスを含む。第１および第２組の隔離されたバスを共
通な組の信号バスに選択的に接続する機構が提供され、
それによって通信プロセッサおよび汎用プロセッサは、
プロセッサ・モジュールの他の構成部品によって交換デ
ータをアクセスすることができる。

【００１１】本発明の１つの目的は、外部通信機能が制
御装置の装置架の後面を横切るデータの交換を要せずし
て行うことができるプログラマブル制御装置用プロセッ
サ・モジュールを提供することである。

【００１２】もう１つの目的は異なるプログラム実行お
よび通信機能を同時に遂行し得るプロセッサ・モジュー
ル内の別々な部門を提供することである。

【００１３】更に本発明の目的は、ユーザの制御プログ
ラムを遂行できる速度を改良する１組の共通に使用され
たはしご形論理プログラム命令を実行するように仕向け
られた特殊目的命令プロセッサを提供することである。

【００１４】なおもう１つの目的は、多数のユーザ・プ
ログラムが制御タスクを遂行するように実行されるシー
ケンスを定める機能チャートを解釈するプロセッサを提
供することである。これによって、特殊目的命令が制御
プログラムの１つを実行している間に進められる機能チ
ャートの翻訳が可能となる。１つの制御プログラムが終
る結果として、機能チャートの次の部分の翻訳は完了し
かつ制御装置は次のプログラムの実行を知る。この後者
のプロセッサは、特殊目的の命令プロセッサにより実行
できないプログラム命令をも実行する。

【００１５】

【実施例および発明の効果】図１を参照して、１０で表
わされるプログラマブル制御装置は、一般に１次機器架
１２および直列入出力回路網１５によって相互接続され
た架１４のような、一連の遠隔入出力（Ｉ／Ｏ）架を備
える。

【００１６】１次架１２は電力供給源１６、プロセッサ
・モジュール２０および複数の入出力インターフェース
・モジュール１８を収容している。プロセッサ・モジュ
ール２０は、同じ機器にあるデバイスを作動させる信号
を出すことによって制御された機器の感知デバイスから
の信号に応動するユーザ所定の制御プログラムを実行す
る。感知および作動信号は、入出力インターフェース・
モジュール１８を経て架１２に結合される。１次架１２
内にある各種モジュール１８および２０は、モジュール
の中で交換すべき架使用可能データおよび制御信号の後
面上で導体によって電気的に相互接続される。

【００１７】プロセッサ・モジュール２０は、ケーブル
１３によってモジュールの前面パネルにある直列ポート
・コネクタに接続されている端末装置１１を介してプロ
グラムされた命令を受信する。入出力回路網１５は、プ
ロセッサ・モジュール２０の全面パネルにあるもう１つ
のコネクタに結合され、また遠隔入出力架１４にあるア
ダプタ・モジュール１９に結合され、それによってプロ
セッサ・モジュール２０は、遠隔入出力架の内部にある
もう１群の入出力モジュール１８′によってデータを交
換することができる。局部区域回路網（ＬＡＮ）１７
は、ホストコンピュータおよびその回路網に結合された
他のプログラマブル制御装置と通信することができるプ
ロセッサ・モジュール２０の全面パネルにある第３ポー
ト・コネクタに結合される。例えば、ＬＡＮ１７を介す
る通信は、複雑な製造システムを監視するためにデバイ
ス１０のような複数のプログラマブル制御装置を作動す
るホスト・コンピュータを可能にする。

【００１８】これまでのプログラマブル制御装置は、プ
ログラム実行、ホスト通信、および遠隔入出力架通信機
能を果たす１次架１２内の別なモジュールを利用したよ
うに、本システムはプロセッサ・モジュール２０の中に
これらの機能のすべてを含む。そのようにして、架１２
にあるモジュール１８間の通信は架の後面を介して、制
御装置の感知および作動デバイスの状態を表わすデータ
を交換するように減少された。

【００１９】図２を参照して、プロセッサ・モジュール
２０は、ユーザ制御プログラム実行用の汎用プロセッサ
部門６０およびケーブル１３と回路網１５および１７の
交換処理をする２つの通信プロセッサ部門２１ならびに
７０を含む。各通信プロセッサ部門２１および７０は、
局部区域回路網または入出力回路網のいずれかに対する
インターフェースに構成することができる。詳細に説明
する通り、プロセッサ・モジュールのこれらの各部門
は、アドレス、データおよび制御バスの分離可能な組に
よって結合されるそれ自らのマイクロプロセッサおよび
記憶装置を持つ。プロセッサ・モジュール２０は、これ
らの部門２１，６０および７０を共にかつ他のデータ処
理ならびに記憶構成部品に接続する１組の共用バスをも
有する。

【００２０】第１通信プロセッサ部門２１は、局部アド
レス・バス２３および局部データ・バス２４の回りに形
成される。これらのバスには、読出し専用メモリ（ＲＯ
Ｍ）２６に記憶されたプログラムを実行する第１マイク
ロプロセッサ２２が結合されており、暫定データ記憶用
のスクラッチ−パッドとしてランダム・アクセス・メモ
リ（ＲＡＮ）２７を利用する。主クロック回路３０は、
制御ライン２５を介して第１通信プロセッサ部門２１の
構成部品に至る規定のタイミング信号を供給すると同時
にプロセッサ・モジュール２０の中にある他の構成部品
用のシステム・クロック信号を供給する。

【００２１】第１マイクロプロセッサに指定された１次
機能は、プログラミング端末装置１１およびＬＡＮ１７
との通信を制御することである。万能非同期受送信機
（ＵＡＲＴ）２８は、局部アドレスおよびデータ・バス
２３ならびに２４を、ケーブル１３を介して端末装置に
組合する。ＵＡＲＴ２８は、端末装置１１と通信する連
続通信形式にプロセッサ・モジュール内の並列データ形
式をインターフェース接続する数種類の市販のデバイス
のどれかである。ＵＡＲＴ２８からのモジュール・ポー
トはプログラミング端末装置１１に接続されるように例
示されているが、このポートはプロセッサ・モジュール
２０によってデータを交換するために多くの他の形式の
直列デバイスに結合されている。局部アドレスおよびデ
ータ・バス２３ならびに２４は、第１マイクロプロセッ
サ２２の局部区域の回路網インターフェース２９に結合
することができる。第１回路網インターフェースは、プ
ロセッサ・モジュール２０の中にある並列データを、Ｌ
ＡＮ１７の上のデバイスと通じるように使用されたプロ
トコルと一致する一連に形成されたメッセージ・パケッ
トに変換する。ライン１７に結合された第１回路網イン
ターフェース２９が例示されているが、それはもう１つ
の入出力回路網に接続するような構成にすることができ
る。通信能力をより大きくするために、第１回路網イン
ターフェースは回路網に接続することができる２つのポ
ートを有することができる。

【００２２】第１通信プロセッサ部門２１は、１組の３
状態アドレス・ゲート３１および１組の２方向３状態デ
ータ・ゲート３２を通して、他のプロセッサ・モジュー
ル部門に接続される。特に、ゲート３１の組は、局部ア
ドレス・バス２３をモジュールの共用アドレス・バス３
３に結合し、またデータ・ゲート３２の組は、局部デー
タ・バス２４を共用データ・バス３４に結合する。１組
の制御ライン３５は、プロセッサ・モジュール構成部品
間にわたるが、以後これは制御バスと呼ばれる。

【００２３】バスのこの相互接続によりマイクロプロセ
ッサ２２は、共用アドレスおよびデータ・バス３３と３
４に結合された共用システムＲＡＭ３６に出入するデー
タを書込みかつ読出すことができる。共用システムＲＡ
Ｍ３６の中にあるデータの構成は図３に例示される。共
用システムＲＡＭ記憶場所のブロックは、プロセッサ・
モジュール２０用のデータ表４１−４３の従来の１組を
含む。これらの第１データ表４１は、制御された機器に
結合された感知デバイスの状態を表わす入力データを記
憶する。１次および遠隔架１２ならびに１４にある入力
型入出力モジュール１８からのデータは、この表４１に
おいて構成された方法で記憶される。第２データ表４２
は、プログラマブル制御装置１０によって作動される機
器で作動装置の状態を表わす出力データを記憶する。同
様な構成を用いて、出力表４２は架１２および１４にあ
る出力型入出力モジュール１８に接続された作動装置を
制御するために使用されるデータを記憶する。もう１つ
のデータ表４３は、プログラマブル制御装置２０および
その構成部品の状態に関する情報を含む。必要と思われ
る通り、追加のデータ表を共用システムＲＡＭ３６に記
憶することができる。

【００２４】共用システムＲＡＭ３６の記憶場所４４の
部門は、ユーザ所定の制御プログラムを記憶する。ユー
ザによって与えられたこのプログラムの規定の定義によ
り、このブロック４４は、従来の機能チャートによって
定められたシーケンスで実行すべき単一はしご形論理制
御プログラムまたそのような一連のプログラムを記憶す
ることができる。後者の場合には、機能チャート・デー
タ・ファイルは、はしご形論理制御プログラムと共に、
メモリ・ブロック４４にも記憶される。制御プログラム
によって使用された記憶場所に続くものは自由な記憶場
所４５の部門である。共用システムＲＡＭのもう１つの
部門は、規定の感知または作動デバイスから与えられた
論理状態まで制御データを付勢する以前のプログラマブ
ル制御装置の用いられたものに似た入出力付勢データ表
４６である。共用システムＲＡＭ３６の高アドレスでの
最後のメモリ部門４７は、システム、プロセッサ・モジ
ュール、およびマイクロプロセッサ・レベル構造データ
を含むために使用される。例えば、構造データは入出力
ポート・パラメタおよびプロトコル・データと共に、架
１２および１４にある各入出力モジュール１８の数、場
所ならびに型式を定める。ＲＡＭ３６部門の構成は重要
ではなく、図３に示された構成から変化することがあ
る。

【００２５】再び図２を参照して、入出力架インターフ
ェース回路３８は、共用アドレスおよびデータ・バス３
３ならびに３４、そして１次架１２の後面に接続され
る。このインターフェース回路は、感知器からの入力デ
ータを集めて作動デバイスに出力データを送る１次架に
ある入出力モジュール１８を周期的に走査する。走査
は、制御信号を各入出力モジュールに順次送る制御信号
によって前のプロセッサ・モジュールにより使用される
類似の方法で達成される。これらの制御信号により、入
力型モジュールは後面の上に感知器データを送らせ、ま
た出力型モジュールをプロセッサ・モジュールによって
送られるデータを記憶させる。１次架１２にある入出力
モジュール１８によって交換されたデータは、共用シス
テムＲＡＭ３６の入出力データ表４１および４２に記憶
される。

【００２６】はしご形論理プロセッサ５０は、共用アド
レスおよびデータ・バス３３と３４にも結合される。は
しご形制御プログラム命令の大多数は、データの単一ビ
ットまたは語（すなわち１６ビット）により作動する。
はしご形論理プロセッサ５０は、これらの基本制御操作
を果たすはしご形ダイヤグラム命令のサブセットを実行
するように設計されていた。これは、これらの命令の有
効な実行を供給するだけではなく、制御プログラム実行
と同時に他の機能をも遂行するために、モジュール２０
にあるマイクロプロセッサをも自由にする。

【００２７】はしご形論理プロセッサ５０の詳細は図４
に示され、かつカスタム集積回路に含まれることが望ま
しい。共用データ・バス３４は、１組の入力データ・レ
ジスタ１００によって内部データ・バス１０２に、かつ
１組の出力データ・レジスタ１０４によって、内部多目
的バス１０６に結合される。内部データ・バス１０２お
よび多目的バス１０６はいずれも、説明する通り中間工
程結果を記憶する１組の状態レジスタ１０３に接続され
る。多目的バス１０６も１組のアドレス・レジスタ１０
８およびプログラム・カウンタ・レジスタ１１０の入力
に接続されるが、いずれも共用アドレス・バス３３に接
続される出力を有する。レジスタ１００，１０３，１０
４，１０８および１１０は、バス・インターフェース制
御装置１０５からの個々の制御信号によって適当な時間
で使用可能にされる３状態出力デバイスである。これら
の使用可能な制御信号は、そのような構成部品が共用デ
ータ・バス３４により情報を送受する必要があるとき
に、はしご形論理プロセッサ５０の構成部品からの信号
の要求に応じて、バス・インターフェース制御装置１０
５によって作られる。

【００２８】はしご形論理プロセッサ５０が共用システ
ムＲＡＭ３６からデータを得る必要があるとき、データ
を保持する組合わされた記憶場所のアドレスはアドレス
・レジスタ１０８に置かれる。同様に、はしご形論理プ
ロセッサ５０が実行するもう１つのユーザ制御プログラ
ム命令を必要とするとき、プログラム・カウンタ１１０
はその命令用のシステムＲＡＭ３６にあるアドレスで更
新される。次に、適当なレジスタ１０８または１１０は
共用アドレス・バス３３によりアドレスを送るために使
用可能にされる。

【００２９】そのアドレス伝送に応じて共用データ・バ
ス３４を介して受信されたデータまたはユーザのプログ
ラム命令は、データ出力レジスタ１００に記憶される。
これに応じて、はしご形論理プロセッサによって果たさ
れる動作の結果は、共用データ・バス３４によって伝送
するためにデータ出力レジスタ１０４に記憶される。

【００３０】命令デコーダ１１２は、データ入力レジス
タ１００に記憶された共用システムＲＡＭ３６から受信
したユーザ制御プログラム命令を処理する。命令デコー
ダ１１２は与えられたユーザのプログラム命令が１ビッ
ト構成の命令であるかどうかを決定し、もしそうである
ならば、１ビット命令の論理回路１１４を使用可能にす
る。ビット命令論理回路１１４はハードワイヤ接続され
た１組のゲートから成り、命令デコーダ１１２から制御
ライン１１６を介して１組の信号によって構成されると
きに、その命令によって定められた論理動作により共用
データ・バス３４から加えられる特定のデータ・ビット
を分析する。例えば、感知器のスイッチが閉じられるか
どうかをテストする命令があるならば、論理回路はスイ
ッチの状態を示す入力レジスタ１１０からのデータのバ
イト内にあるビット数を調査する。もしそのビットが高
論理レベルであるならば、ビット命令論理回路の出力は
そのテストが正しかったことを示す。分析に応じて、ビ
ット命令論理回路１１４はその出力を、状態レジスタ１
０４に記憶するため、多目的バス１０６によりその出力
を送る。

【００３１】はしご形論理制御プログラムの段は、１つ
以上の出力命令に続く一連の感知器調査命令を含むこと
ができる。各感知器調査命令が実行されるにつれて、結
果は段が論理的な正誤を示す状態レジスタ１０３に記憶
される。段の終りに、出力命令が実行されるとき、状態
レジスタ１０３からの段の真理値は、普通作動デバイス
をターン・オフすべきかどうかの出力状態を決定するた
めに用いられる。出力命令では、ビット命令論理１１４
はそのときデータ出力レジスタ１０４に記憶される適当
な出力データを決定する。出力命令では、ビット命令論
理１１４はそのときデータ出力レジスタ１０４に記憶さ
れている適当な出力データを決定する。割り当てられた
作動デバイス用の状態制御データを記憶する共用システ
ムＲＡＭ３６の出力データ表４２におけるアドレスは、
ビット命令論理１１４によってアドレス・レジスタ１０
８にロードされる。その後、はしご形論理プロセッサ
は、共用バス３３−３５に対するアクセスを要求して、
出力データ表４２にある段の結果を記憶する。この処理
については引き続き一段と詳細に説明する。

【００３２】もしユーザの制御プログラム命令が単一ビ
ット作動命令でないならば、例えばデータ語比較命令、
命令デコーダ１１２はその命令を実行するカスタム・マ
イクロコード・プロセッサ１２０を作動させる。その場
合、命令および制御コードはデコーダ１１２によってシ
ーケンサ１２２に送られる。シーケンサ１２２は、制御
プログラム命令のオプコードを、その命令に応じて果た
すべき動作を定める１組のマイクロコード命令を含むマ
イクロコードＲＡＭ１２４内の初度アドレスに変換する
探索表ＲＯＭを含む。例えば、マイクロコードＲＯＭ１
２４は４キロバイトの記憶場所を持つことができ、その
各々は５６ビット・マイクロコード命令を記憶すること
ができる。

【００３３】この時の命令デコーダ１１２は、ＡＮＤゲ
ート１１８の１つの入力にライン１１７により高レベル
信号をも供給する。図２の主クロック回路３０からのシ
ステム・クロック信号は、システム・クロック信号から
はしご形論理プロセッサ５０用の１組のクロック信号を
送るタイミング回路用の１組のクロック信号を送るタイ
ミング回路１２６に加えられる。カスタム・マイクロコ
ード化プロセッサ１２０はＡＮＤゲート１１８の他の入
力に結合される。命令デコーダ１１２からのＡＮＤゲー
ト入力は、後者のデバイスがユーザの制御プログラム命
令を処理するときに、カスタム・マイクロコード化プロ
セッサ１２０にクロック信号をゲートする。ＡＮＤゲー
トの出力は、所定の動作を果たすためにマイクロコード
ＲＯＭ１２４内の各命令を順次アドレスするシーケンサ
１２２をクロックする。

【００３４】次にシーケンサ１２２によってアドレスさ
れた場所に記憶されたマイクロコード命令は、はしご形
論理プロセッサ５０の中にある他の構成部品に送り出さ
れる。前のビット・スライス・プロセッサのように、異
なる群のマイクロコード命令ビットは、そのような構成
部品に対する制御信号を形成する。それらの数個のビッ
トはプロセッサ内の異なる構成部品を活性化するのに用
いられる。例えば、１群の命令ビットは、命令された動
作を遂行する算術論理ユニット（ＡＬＵ）１３０を構成
するライン１３２によって送られる。もう１つの群のマ
イクロコード命令ビットは、バス・インターフェース制
御装置１０５に、共用バス３３〜３５を介して動作を読
出したり書き出すことを遂行すべき旨を告げる。

【００３５】マイクロコード命令は、ライン１２８によ
りＡＬＵも普通データ入力レジスタ１００から内部デー
タ・バス１０２に接続することによりデータを受信す
る。従来の算術理論ユニットによるごとく、ＡＬＵ１３
０はオペランド・カウンタ値および処理結果を保持する
内部の１組のレジスタを含む。算術演算の結果は、レジ
スタ１０３，１０４，１０８または１１０の適当な組に
記憶させる多目的バス１０６にＡＬＵによって加えられ
る。

【００３６】はしご形論理プロセッサ５０も、共用バス
３３〜３５にアクセスするプロセッサ・モジュール構成
部品からの要求を完遂する中で仲裁し、かつ所定の優先
度に基づくようにアクセスさせる。この機能を果たすた
めに、共用制御バス３５のラインにより３つのマイクロ
プロセッサ２２，６１および７１からのバス・アクセス
要求を受ける共用バス仲裁装置１３４が提供される。同
様に、はしご形論理プロセッサ５０が共用バスにアクセ
スする必要があるとき、バス・インターフェース制御装
置１０５は、共用バス仲裁装置１３４に対する要求を出
す。バス・アクセス要求に応じて、共用バス仲裁装置１
３４は、バスに対するアクセスを有すべき要求デバイス
にバス・アクセス許容信号を送る。普通の環境では、い
ったんはしご形論理プロセッサ５０が共用バス３３〜３
５に対するアクセスを許容すると、それは、たとえはし
ご形論理プロセッサが瞬時にバスを利用できなくても、
３つのマイクロプロセッサ２２，６１または７１の内の
１つがバス・アクセスを要求するまで、そのようなアク
セスを保持する。これは、プロセッサ・モジュール２０
の中のマイクロプロセッサによって共用バス３３〜３５
の使用に関する動作に反対する。マイクロプロセッサ２
２，６１または７１がもはや共用バス３３〜３５に対す
るアクセスを要求しないとき、アクセスは、次にそれが
バスの使用を要求するとき、それは再度共用バス仲裁装
置１３４からのアクセスを要求しかつ受信しなければな
らないように停止される。いったんはしご形論理プロセ
ッサ５０がアクセスを受信したとき、それはマイクロプ
ロセッサの１つが１周期の間に共用バスに対するアクセ
スを許容しない場合、共用バスを反復使用できるが、そ
の場合はしご形論理プロセッサは実際にはこれらのバス
を利用しなかった。これははしご形論理プロセッサによ
るプログラム実行の速度を増すが、その理由はデバイス
がどのマイクロプロセッサもその使用を必要としないと
きに仲裁の工程時間を待機する必要がないからである。
大多数のはしご形制御プログラム命令はプロセッサ５０
によって実行されるので、このバス・アクセス方法はプ
ログラムの実行を早める。

【００３７】もう一度図２を参照して、中間入出力モジ
ュール・アクセス、データ・ブロックのような一定の機
能は入出力モジュール１８に転送し、そして複合数学お
よび論理演算ははしご形論理プロセッサ５０によって果
たすことはできない。これらの複合制御プログラムの機
能は汎用プロセッサ部門６０によって実行される。プロ
セッサ・モジュール１０のこの部門６０は、それぞれ自
らの隔離された組のアドレスおよびデータ・バス６２と
６３に接続された第２マイクロプロセッサ６１を含む。
この対のバス６２と６３は、第２マイクロプロセッサ６
１を第２ＲＯＭ６４および第２スクラッチ・パッド・ラ
ンダム・アクセス・メモリ６５に結合する。ＲＯＭ６４
は、第２マイクロプロセッサ６１によって実行されるフ
ァームウェアを記憶して、複合はしご形論理演算を実行
する。ＲＯＭ６４の中のファームウェアは、１つがユー
ザによって定められるとき機能チャートをも解釈する。

【００３８】はしご形論理プロセッサ５０が遂行し得な
いユーザの制御プログラム命令の多くは、複合算術演算
である。したがって、従来のマス・コプロセッサ６６は
第２マイクロプロセッサ６１を用いるよりも一段と有効
に対応する命令を実行するように提供されている。タイ
ミング回路６７は、システム・クロック信号を受信し
て、そこから第２マイクロプロセッサ６１、メモリ６４
と６５、およびマス・コプロセッサ６６用に必要なタイ
ミングと制御信号とを導き出す。１対の３状態伝送ゲー
ト６８および６９は、共用アドレスおよびデータ・バス
３３と３４からそれぞれアドレスならびにデータ・バス
６２と６３を隔離する。これらのゲート６８および６９
は、第２マイクロプロセッサ６１からのコマンドに応じ
て使用可能にされると、バス６２および６３の内部の組
は共用バス３３ならびに３４に電気接続される。この使
用可能状態は、第２マイクロプロセッサ６１が共用シス
テム記憶装置に対するアクセスを要求しかつ仲裁装置１
３４によってバス３３および３４に対するアクセスを許
容したときのみ生じる。

【００３９】複合はしご形論理演算の遂行に加えて、第
２マイクロプロセッサ６１とそれに関連した回路は、多
数のはしご形論理プログラムが実行されるシーケンスを
定める機能チャートをも解釈する。第２マイクロプロセ
ッサおよびそのメモリは、はしご形論理プロセッサ５０
によって用いられる共用バス３３および３４から隔離す
ることができるそれらを相互接続する別な１組のバス６
２ならびに６３を有するので、第２マイクロプロセッサ
６１は順次機能チャートの次の段階を処理し始めること
ができるが、はしご形論理プロセッサ５０は現行の機能
チャート段階のはしご形論理プログラムを実行する。こ
れによって、処理モジュールは前の段階のはしご形論理
プログラムが終ってから、機能チャートを解釈する必要
なしに１つの機能チャート段階から次の段階へ迅速に移
ることができる。

【００４０】上記の説明の通り、プロセッサ・モジュー
ル２０は入出力回路網１５を介して１つ以上の遠隔入出
力架１４に結合される。プロセッサ・モジュールは、こ
れらの遠隔架に対するデバイス状態コマンドを作動させ
る感知器データの収集および伝送を制御する第３マイク
ロプロセッサ７１によって第２通信プロセッサ部門７０
を利用する。第３マイクロプロセッサ７１は、もう１つ
の組の隔離されたアドレスおよびデータ・バス７２と７
３ならびに１組の制御ライン７８に結合される。ＲＯＭ
７４はこれらのバスに接続されて、その通信機能を果た
すために第３マイクロプロセッサ７１によって実行され
るファームウェアを記憶する。ＲＡＭ７５は、スクラッ
チパッド・メモリおよびケーブル１５により通信される
データの暫定記憶場所を供給する。

【００４１】第２回路網インターフェース７６は、プロ
セッサ・モジュール内の並列データ形式を、入出力回路
網１５によりデータを通信するのに用いられる直列形式
および特定のプロトコールに変える。第２回路網インタ
ーフェース７６は、別法として第２ＬＡＮに接続するよ
うな構成とすることができ、また通信能力を一段と大き
くするために第２ポートを持つことができる。タイミン
グ回路７７は、第３マイクロプロセッサ７１と組み合わ
される構成部品用の所要タイミング信号を供給するマス
タ・クロック回路３０からのシステム・クロック信号を
受信する。これらのタイミング信号は、組７８にある制
御ラインの若干を介して伝送される。

【００４２】第３マイクロプロセッサ７１に結合された
アドレス・バス７２は、１組の３状態ゲート７８によっ
て共用アドレス・バス３３に接続される。同様に、第３
マイクロプロセッサ７１と組み合わされたデータ・バス
７３は、１組の３状態、２方向ゲート８０によって共用
データ・バス３４に結合される。ゲート７１および８０
の両組は、第３マイクロプロセッサ７１からの制御ライ
ン７８を介する信号によって使用可能にされる。ゲート
は、第３マイクロプロセッサ７１がはしご形論理プロセ
ッサ５０の中の共用バス仲裁装置１３４によって共用バ
ス３３および３４にアクセスすることを許されたときに
使用可能にされる。

【００４３】プロセッサ・モジュール２０が図１に示さ
れた通信接続用に構成されるとき、第３マイクロプロセ
ッサ７１は、入出力データを遠隔架１４によって交換す
る。その場合、マイクロプロセッサ７１は、遠隔入出力
架１４に接続された出力デバイスの状態を表わす図３に
示された出力データ表４２からデータを入手する共用シ
ステムＲＡＭ３６を周期的にアクセスする。このデータ
は、図２に示されるＲＡＭ７５の中に暫定的に記憶され
る。第３マイクロプロセッサはそれから、データが１つ
以上あるならば、各遠隔架１４用のブロックに分解し、
そして順次適当な遠隔架１４に対する入出力回路網１５
によりデータのブロックを転送する回路網メッセージ・
パケットを形式化する。

【００４４】同様な方法で、第３マイクロプロセッサ７
１は、第２回路網インターフェース７６を経て、それら
に結合された感知デバイスから入力データをプロセッサ
・モジュール２０に転送するようにそれらに命令する各
遠隔架１４にコマンドを順次送る。感知デバイス・デー
タが受信されていると、第３マイクロプロセッサ７１
は、それを第２回路網インターフェース７６からＲＡＭ
７５の中の暫定記憶部門に転送する。いったんすべての
遠隔架１４からの入力データがＲＡＭ７５の中に記憶さ
れてしまうと、第３マイクロプロセッサは、入力データ
が共用システムＲＡＭ３６に転送され、そこで入力デー
タ表４１の中に記憶されるように、共用データおよびア
ドレス・バス３３と３４とに対するアクセスを要求す
る。プロセッサ・モジュール２０の構造により、ユーザ
は感知器のデータを集めることによって第３マイクロプ
ロセッサ７１を遠隔架１４の走査専用にすることがで
き、それにより感知器データはそれから集められてアク
チュエータ・データはこれらの架に送られる。これは、
遠隔架に接続されたデバイスの状態が絶えず更新されて
いる高速機構を提供する。

【００４５】図１を参照して、ユーザは端末装置１１に
制御プログラムを書き込む。端末装置は、実際には、ユ
ーザに端末装置にはしご形論理制御プログラムおよび連
続した機能チャートをグラフ式に作らせるプログラムを
実行するパーソナル・コンピュータである。端末装置１
１の中のプログラミング・ソフトウェアは、米国特許第
４，８５８，１０１号記載のようなはしご形制御ダイヤ
グラムによって定められるシーケンスにおける制御プロ
グラム・オプコードおよびオペランドのシーケンスを含
むデータ・ファイルにはしご形ダイヤグラム制御プログ
ラムのグラフ表示を減少させる。同様に、端末装置１１
における制御プログラムが認められているソフトウェア
は、データ・ファイルに記憶されている一連の解説に機
能チャートを分解する。その後、機能チャート説明子お
よびはしご形論理制御プログラム・ファイルは、端末装
置１１からプロセッサ・モジュール２０に転送される。

【００４６】図２を参照して、転送された機能チャート
およびはしご形論理制御プログラム・ファイルは、ＵＡ
ＲＴ２８によってケーブル１３を通して受信されかつ第
１ＲＡＭ２７の中にある場所に第１マイクロプロセッサ
２２によって記憶される。別法として、これらのファイ
ルは、ＬＡＮ１７によりホスト・コンピュータから、第
１回路網インターフェース２９を経てダウンロードされ
る。プログラム・ファイルの所定部門が第１ＲＡＭ２７
に記憶されてから、（すなわち各はしご形ダイヤグラム
が囲まれてから）、第１マイクロプロセッサ２２は、は
しご形論理プロセッサ５０の中の仲裁回路１３４に結合
される制御ライン３５の１つに要求を出すことによって
共用アドレスおよびデータ・バス３３と３４の組にアク
セスを要求する。共用アドレスおよびデータ・バスへの
アクセスが許容されると、第１マイクロプロセッサ２２
は、プログラム・ファイルを第１ＲＡＭ２７から、ユー
ザ制御プログラムを記憶するように割り当てられている
共用システムＲＡＭ６３の部門４４に転送する。いった
んすべてのユーザ制御プログラム・ファイルが共用シス
テムＲＡＭ３６内に記憶されると、プログラマブル制御
装置１０は、プロセッサ・モジュール２０の上のポート
の１つを経て正しいコマンドを出すことにより、または
モジュールの前面パネル上の電けんスイッチを回すこと
によるか、モジュールの前面パネルの電けんスイッチを
切り替えるかによって制御プログラムの実行を開始する
ように作られる。

【００４７】前述のプログラマブル制御装置による通
り、その１つはいずれの単一はしご形ダイヤグラム制御
プログラムを実行するか、各々が共用システムＲＡＭ３
６の中に記憶される異なるはしご形ダイヤグラム・プロ
グラムを解釈するようにプログラムすることができる。
ユーザが順次機能チャートを定めたならば、第２マイク
ロプロセッサ６１は第２ＲＯＭ６４内のファームウェア
として記憶される機能チャート・インタプリタ・プログ
ラムを実行する。機能チャート説明子データのこの解釈
は、前述のプログラマブル制御装置によって果たされた
ものに似ている。しかし、共用システムＲＡＭ３６から
機能チャート説明子データを得るために、第２マイクロ
プロセッサ６１は共用アドレスおよびデータ・バス３３
と３４に対するアクセスを得なければならない。プログ
ラマブル制御装置が実行モードにまず置かれるとき、第
２マイクロプロセッサ６１は、共用アドレスおよびデー
タ・バス３３と３４に対するアクセスを得るとともに解
釈工程を促進する必要を減少させるために自らのＲＡＭ
６５にある機能チャート説明子ファイルのコピーを複写
させることができる。

【００４８】新しい機能チャート段階説明子が解釈され
ると、第２プロセッサ６１はその段階の説明子データ内
に含まれるはしご形制御プログラムの開始アドレスを得
ることができる。この開始アドレスは、はしご形制御プ
ログラムの第１命令が記憶される共用システムＲＡＭ３
６の記憶場所を識別する。開始アドレスは、それが第２
マイクロプロセッサによってプログラム・カウンタ・レ
ジスタ１１０の中に記憶されるはしご形論理プロセッサ
５０に転送される。

【００４９】システム・クロックの次のサイクルで、シ
ーケンサ１２２はその第１はしご形制御プログラム命令
を取り出すマイクロコードＲＯＭ１２４で命令をアドレ
スする。特に、そのマイクロコード命令は、共用バス３
３および３４に対するアクセスを要求するバス・インタ
ーフェース制御装置１０５を構成する。そのアクセスが
共用バス仲裁装置１３４によって許容されると、バス・
インターフェース制御装置は、プログラム・カウンタ・
レジスタ１１０をバス３５の制御信号と共に共用ＲＡＭ
３６に対して共用アドレス・バス３３により第１命令の
アドレスを送るように使用可能にする。共用システムＲ
ＡＭ３６は、共用データ・バス３４ではしご形制御プロ
グラムの第１命令を送ることによって応動する。この命
令は、バス・インターフェース制御装置１０５によって
使用可能にされたデータ入力レジスタ１００の中に記憶
される。その後、制御プログラム命令ダコーダ１１２
は、データ入力レジスタ１００からの命令を受信する。

【００５０】記憶された命令は、次に内部データ・バス
１０２により制御プログラム命令デコーダ１１２に送ら
れる。制御プログラム命令デコーダ１１２の１次機能
は、命令がビット命令論理１１４によりまたはカスタム
・マイクロコード・プロセッサ１２０によって処理すべ
きかどうかを決定し、それによって選択されたデバイス
を構成することである。初度決定は、はしご形制御プロ
グラム命令のオプコード部分を検査することによって行
われる。

【００５１】命令がビット命令論理１１４によって処理
すべきものと想定すれば、制御プログラム命令デコーダ
は特定の命令用に論理１１４を構成するオプコードを使
用する。例えば、はしご形プログラム命令は、調査すべ
き入力データ表４１の中の特定のビットを呼び出しする
ことができる。この場合に、はしご形プログラム命令の
オプコードによって指定された調査動作（例えば真偽を
調査する）は、ライン１１６を介して制御信号を加え、
ビット命令論理のハードウェア・ゲートを構成するのに
用いられる。更に入力データは語サイズの群に記憶され
るので、オプコードはどの語のビットを調査すべきかを
も識別する。オプコードのこの部分は、指定されたビッ
トを調査するビット命令論理を構成する制御信号を発生
させるのにも用いられる。

【００５２】いったんビット命令論理１１４が構成され
て使用可能にされると、はしご形プログラム命令に含ま
れるオペランド・アドレスは、共用システムＲＡＭにあ
る入力データ表４１からデータを得るのに用いられる。
入力データ表の始めから単にインデックスであるかもし
れないオペランド・アドレスから、ビット命令論理１１
４は、調査すべき入力データを含む共用システムＲＡＭ
を作る。このアドレスは１組のアドレス・レジスタ１０
８に記憶されるが、ここからそれは共用アドレス・バス
３３により送られる。

【００５３】入力データの語は共用データ・バス３４に
より戻されてデータ入力レジスタ１００に記憶される。
次にこの語は、内部入力データ・バス１０２によりビッ
ト命令論理１１４に送られる。ビット命令論理１１４
は、指定されたビットの論理調査の真偽の結果を生じる
かどうかを決定する前のプログラマブル制御装置に用い
られた他の「ブール」の論理回路に似ている。ビット調
査の結果は、はしご形の段の真理値を示す状態レジスタ
１０３の１つに記憶するように、多目的バス１０６を介
して伝送される。段に関するすべての入力データ調査命
令が完了すると、この状態レジスタ１０３は、全体の段
がブールの論理によって真偽のいずれかを示す。

【００５４】段は状態レジスタ１０３に記憶されたよう
な段の真理値に応動する実行を１つ以上の出力命令で終
らせる。ビット形出力命令の実行において、ビット命令
論理１１４は、段の真理値を調査し、必要ならば、出力
データ語のビットを変更する。このビットは、出力命令
のオプコードにより定められた出力デバイスの状態に対
応する。命令のオペランドは、出力語を記憶すべき出力
データ表４２においてアドレスを形成するために用いら
れる。このアドレスはアドレス・レジスタ１０８に読み
込まれる。次にビット命令論理は、共用バス３３〜３５
に対するアクセスを要求する。はしご形論理プロセッサ
５０がそのアクセスを持つとき、出力語は共用システム
ＲＡＭ３６に記憶される。

【００５５】ハードワイヤ論理によって達成される速度
により、ビット命令論理による論査はシステム・クロッ
クの１サイクル内に生じる。従って、次のシステム・ク
ロック・サイクルで、もう１つのユーザ制御プログラム
命令は共用システムＲＡＭ３６から取り出すことができ
る。注目されることはユーザの制御プログラム命令はビ
ット命令論理によって実行されているが、低論理レベル
の信号はライン１１７を介してＡＮＤゲート１１８の１
つの入力に、命令デコード１１２によって加えられてい
ることである。この低レベル信号は、シーケンサ１２２
に達することからタイミング回路１２６によって作られ
るクロック信号を阻止する。その結果、シーケンサは、
それがプログラム・カウンタ・レジスタ１１０を増分さ
せかつ次のはしご形プログラム命令を引き出すマイクロ
コード命令で保持されたままのマイクロコードＲＯＭ１
２４に加わるアドレスを増分しない。従って、ビット命
令論理１１４がユーザのプログラム命令を処理し続ける
限り、カスタム・マイクロコード式プロセッサはシステ
ム・クロックのすべてのサイクルで新しい命令を反復引
き出しする。

【００５６】別法として、制御プログラム命令デコーダ
１１２は、データ入力レジスタに記憶された制御プログ
ラム命令のオプコードを検査することにより、カスタム
・マイクロコード式プロセッサ１２０によって実行され
る形式のものであることが分かる。この場合、デコーダ
１１２は、命令された動作を遂行するマイクロコード・
ルーチンの第１命令のアドレスを見出だす探索表をアド
レスする命令のオプコード部分を用いる。このアドレス
は、ライン１１７を介してＡＮＤゲート１１８に加えら
れる高レベルによって同時にシーケンサ１２２に送られ
る。シーケンサ１２２がＡＮＤゲート１１８によって通
過されたタイミング回路１２６の出力によってクロック
されると、デコーダ１１２からのアドレスはマイクロコ
ードＲＯＭ１２４に送られる。

【００５７】このアドレスは、マイクロコードＰＯＭ１
２４に、命令された動作を遂行させるルーチンの第１マ
イクロコード命令を出力させる。ルーチンは、はしご形
論理制御プログラム命令によって割当てられる特定の動
作次第で、共用システムＲＡＭ３６からデータを得てそ
のデータにより所定の算術または論理演算を実行するマ
イクロコード命令のシーケンスを含む。共用ＲＡＭ３６
に対するアクセスは、ＡＬＵ１３０がはしご形論理制御
プログラム命令のオペランドからのＲＡＭアドレスを形
成する場合のほか、前述のビット命令論理１１４によっ
て遂行されたものとほとんど同じである。次にＲＡＭア
ドレスは、ビット命令論理によって行われたようにアド
レス・レジスタ１０８に記憶される。カスタム・マイク
ロコード式プロセッサによる実行の結果は、状態レジス
タ１０３または共用システムＲＡＭ３６のいずれかに記
憶される。

【００５８】シーケンサ１２２のクロック入力に加えら
れたタイミング回路１２６からの出力信号の各サイクル
で、マイクロコードＲＯＭ１２４用のアドレスはシーケ
ンサにより増分される。これは、命令された動作を遂行
するルーチンのマイクロコード命令によりマイクロコー
ドＲＯＭ１２４の段階を進める。

【００５９】上述の通り、はしご形論理制御プログラム
命令は、比較的複雑な動作を含むように発展され、かつ
制御された製造工程を統計的に評価するための機械語プ
ログラムを更に呼び出しを含むように展開された。その
ような従来にないはしご形論理機能は、はしご形論理プ
ロセッサ５０の遂行能力を越えている。そのような命令
は、制御プログラム命令デコーダ１１２によるものとし
て認められる。それに応じて、はしご形論理プロセッサ
５０は、汎用プロセッサ部門６０にある第２マイクロプ
ロセッサ６１に、割込み信号を送る。これは、この部門
６０がその処理を保ちながら遂行されるいかなる処理に
も割り込む。共用制御バス３５の特定ラインに割込み信
号を送ることによって、第２マイクロプロセッサ６１
は、それが当該マイクロプロセッサに割り当てられた他
の処理タスクによる優先度を取るユーザ所定のはしご形
論理制御プログラムの命令を実行すべきである旨を告げ
られる。はしご形論理制御プログラム命令のアドレス
は、はしご形論理プロセッサのプログラム・カウンタ・
レジスタ１１０から、第２マイクロプロセッサ６１のレ
ジスタに転送される。次にこのマイクロプロセッサは共
用システムＲＡＭ３６から命令を得てその命令を解釈す
る第２ＲＯＭ６４に記憶されるルーチンを実行し始め
る。その際に、第２マイクロプロセッサ６１は周知の方
法でマス・コプロセッサ６６によって援助される。ユー
ザの制御プログラム命令が完了すると、第２マイクロプ
ロセッサは、後者のデバイスがユーザの制御プログラム
のその実行を再開すべき旨を制御バス３５のラインによ
りはしご形論理プロセッサに知らせる。

【００６０】その後、汎用プロセッサ部門６０は、はし
ご形論理制御プログラム命令を実行するために割り込ま
れた処理タスクを再開する。汎用プロセッサ部門６０お
よびそこに含まれる第２マイクロプロセッサ６１は、は
しご形論理制御プログラム命令のわずか１％か２％しか
実行されないので、それらは比較的自由に、他のタスク
を実行する。この部門６０によって遂行される主な処理
タスクは、一連のはしご形論理制御プログラムを実行す
るシーケンスを定める機能チャート・ファイルを解釈す
る。機能チャートおよびその解釈は、米国特許第４，７
４２，４４３号に記載されている。機能チャート・ファ
イルを解釈する際に、汎用プロセッサ部門６０は現在実
行されているものの終了により実行ために先を見て次の
はしご形論理プログラムに関するデータまたははしご形
論理プログラムの群に関するデータを得る。この先見能
力は、機能チャートの連続した部分間の有効で迅速な推
移を提供する。

【００６１】汎用プロセッサ部門６０の追加の実行時間
は、プログラマブル制御装置１０により制御される機器
の性能に関するタスクを保持しながら記録するように指
定される。そのような記録保持の結果は、第１伝送プロ
セッサ部門２１を用いて回路網１７によりホスト・コン
ピュータに周期的に送信することができる。

【００６２】本プロセッサ・モジュール２０の電けんの
特徴の１つは、共用システムＲＡＭのデータ表を直接ア
クセスするホスト・コンピュータのような遠隔デバイス
の能力である。プロセッサ・モジュール２０の第１およ
び第２通信部門２１ならびに７０内のソフト・ウェア・
タスクは、ユーザ制御プログラムの介入なしにデータ表
４１〜４３から読み出しかつ書き込む回路網１５または
１７のデバイスを可能にする。

【００６３】データがデータ表に記憶されている工程は
図６の流れ図により示されている。段階１５０の最初に
ホスト・コンピュータのようなソース・デバイスは、図
５に示されるコマンド・メッセージ・フレーム１４０に
書き込まれるべきデータを組み立てる。メッセージ・フ
レームの第１フィールド１４１は、メッセージ受信装置
によって実行すべきコマンドを含む。この例では、コマ
ンドは、メッセージ・フレームのフィールド１４２にあ
る論理アドレスによって定められるその記憶場所にデー
タを書き込むことを受信装置は命令する。このアドレス
はメッセージ・データを置くデータ表４１、４２または
４３の場所を定める。伝達されているデータは、メッセ
ージ・フレーム１４０のフィールド１４３に含まれてい
る。

【００６４】ソース・デバイスは、コマンド・メッセー
ジ・フレームを、プログラマブル制御装置１０にＬＡＮ
１７によって送信するためメッセージ・パケットに置
く。メッセージ・パケットの正確な性質は、ＬＡＮによ
るメッセージの交換を定めた特定のプロトコール次第で
ある。普通、メッセージ・パケットには、メッセージ用
のＬＡＮのソースおよび先局を識別するデータのフィー
ルドが含まれている。次に、組み立てられたメッセージ
・パケットはＬＡＮ１７により、段階１５１でプログラ
マブル制御装置１０のプロセッサ・モジュール２０に送
られる。

【００６５】図２を参照して、メッセージ・パケット
は、第１通信プロセッサ２１にある第１回路網インター
フェース回路２９によってＬＡＮ１７から受信される。
メッセージ・パケットを受信され始まると、第１回路網
インターフェース回路２９は第１マイクロプロセッサ２
２を割り込む。割込みに応じて、第１マイクロプロセッ
サ２２は第１ＲＯＭ２６に記憶されたファームウェア・
ルーチンの実行を開始する。このルーチンはデータの受
信を処理して、段階１５２でそのようなメッセージに割
り当てられた第１ＲＡＭ２７の区域にある入りメッセー
ジ・パケットを記憶する。全メッセージ・パケットが受
信されて記憶されると、フラグが、プロセッサ・モジュ
ール２０用のコマンドの受信を示す第１ＲＡＭ２７の内
部にセットされる。

【００６６】このフラグのセッティングは、受信したメ
ッセージ内に規定されたコマンドを実行するタスクを遂
行させる第１ＲＯＭ２６に記憶されるもう１つのファー
ムウェア・ルーチンによって検出される。例に見られる
この第２ファームウェア・ルーチンは、段階１５３にお
いて共用システムＲＡＭ３６にメッセージ・データを転
送する。その際、論理アドレスは、指令メッセージから
得られると共に、データ用の記憶場所の実際のアドレス
を形式化するように用いられる。その場所は共用システ
ムＲＡＭ３６の中にあるので、第１マイクロプロセッサ
２２は、それが既にそのようなアクセスを持つ場合のほ
か、アクセスを共用バス３３〜３５のアクセスを要求す
る。アクセスがはしご形論理プロセッサ（図４参照）内
の仲裁装置１３４によって許容されるとき、第１マイク
ロプロセッサは、第１通信プロセッサ部分２１のアドレ
スおよびデータ・バスをそれぞれ共用アドレスおよびデ
ータ・バス３３および３４に結合させる２組のゲート３
１および３２を使用可能にする。

【００６７】次に、第１マイクロプロセッサ２２は、書
込みモードにメモリを置く制御信号と共に、共用システ
ムＲＡＭ３６にアドレスを送る。このアドレスで記憶す
るデータは、共用システムＲＡＭ３６に共用データ・バ
ス３４により第１通信部門２１によって供給される。も
し数個の記憶場所のデータがコマンド・メッセージで送
られたならば、メモリをアドレスし、データを書き込む
工程は、すべてのデータが記憶されるまで繰り返され
る。

【００６８】その後、第１マイクロプロセッサは、ＬＡ
Ｎ１７によりソース・デバイスに送るべきコマンド実行
の認識を形式化する。認識メッセージには、コマンドが
正しく遂行されたり別法としてコマンドの実行中に生じ
たどのような誤りの性質でも示す表示が含まれている。
もしコマンドが与えられたアドレスでデータを読み出し
たならばデータは認識によってソース・デバイスに帰さ
れる。段階１５４で、認識メッセージはソース・デバイ
スに送られて工程は終る。

【図面の簡単な説明】

【図１】本発明を使用するプログラマブル制御装置シス
テムの斜視図。

【図２】図１の制御装置の部分を構成するプロセッサ・
モジュールの機能ブロック図。

【図３】プロセッサ・モジュールにある共用システム・
メモリのデータ構造図。

【図４】プロセッサ・モジュールにあるはしご形論理プ
ロセッサのブロック図。

【図５】外部デバイスがプログラマブル制御装置の動作
を向けるために使用するコマンド・メッセージ・フレー
ム図。

【図６】プログラマブル制御装置がコマンド・メッセー
ジ・フレームの処理工程の流れ図。

【符号の説明】

１０ プログラマブル制御装置 １１ 端末装置 １２ 架 １３ ケーブル １４ 架 １５ 直列入出力回路網 １６ 電力供給源 １７ 局部区域回路網（ＬＡＮ） １８ インターフェース・モジュール １８′インターフェース・モジュール １９ アダプタ・モジュール ２０ プロセッサ・モジュール ２１ 通信プロセッサ部門 ２２ マイクロプロセッサ ２３ 局部アドレス・バス ２４ 局部データ・バス ２５ 制御ライン ２６ 読出し専用メモリ（ＲＯＭ） ２７ ランダム・アクセス・メモリ ２８ 万能非同期受送信機（ＵＡＲＴ） ２９ 回路網インターフェース ３０ 主クロック回路 ３１ アドレス・ゲート ３２ データ・ゲート ３３ 共用アドレス・バス ３４ 共用データ・バス ３５ 制御ライン ３６ 共用システムＲＡＭ ３８ 入出力架インターフェース回路 ４０ はしご形論理プロセッサ ４１ データ表 ４２ データ表 ４３ データ表 ４４ ユーザ制御プログラム記憶場所 ４５ 自由記憶場所 ４６ 入力付勢データ表 ４７ メモリ部分 ５０ はしご形論理プロセッサ ６０ 汎用プロセッサ部門 ６１ 第２マイクロプロセッサ ６２ バス ６３ バス ６４ 読出し専用メモリ（ＲＯＭ） ６５ スクラッチ・パッド・ランダム・メモリ ６６ マス・コプロセッサ ６７ タイミング回路 ６８ ゲート ６９ ゲート ７０ 通信プロセッサ部門 ７１ 第３マイクロプロセッサ ７２ アドレス・バス ７３ データ・バス ７４ 読出し専用メモリ（ＲＯＭ） ７５ マイクロコードＲＡＭ ７６ 回路網インターフェース ７７ タイミング回路 ７８ バス ７９ ゲート ８０ ２方向ゲート １００ 入力データ・レジスタ １０２ 内部データ・バス １０３ 状態レジスタ １０４ 出力データレジスタ １０５ バス・インターフェース制御装置 １０６ 他目的バス １０８ アドレス・レジスタ １１０ プログラム・カウンタ・レジスタ １１２ 命令デコーダ １１４ 命令論理回路 １１６ 制御ライン １１７ ライン １１８ ＡＮＤゲート １２０ カスタム・マイクロコード化プロセッサ １２２ シーケンサ １２４ マイクロコードＲＡＭ １２６ タイミング回路 １２８ ライン １３０ 算術論理ユニット（ＡＬＵ） １３２ ライン １３４ 共用バス仲裁装置 １４０ コマンド・メッセージ・フレーム １４１ フィールド １４２ フィールド １４３ フィールド １５０ 段階 １５１ 段階 １５２ 段階 １５３ 段階 １５４ 段階

フロントページの続き (72)発明者 ウエイン バン シックル アメリカ合衆国オハイオ州サウス ユー クリッド，エス．ベルボアー ブールバ ード 1095 (72)発明者 テレンス エル．ドゥターマン アメリカ合衆国オハイオ州チャードン, ウイルソン ミルズ ロード 10476 (72)発明者 デビッド アール．ローン アメリカ合衆国オハイオ州リッチモンド ハイツ，ギルマー レーン 4440 (56)参考文献 特開 平２−5104（ＪＰ，Ａ) 特開 平１−231103（ＪＰ，Ａ) 特開 平２−83601（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 19/05 G06F 15/16 370

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 プログラマブル制御装置によって作動さ
   れる機械の感知および作動装置と電気信号をインターフ
   ェース接触する複数の入出力モジュールを持つプログラ
   マブル制御装置において、 感知および作動装置の状態を表わすデータを記憶する第
   １記憶装置と、前 記第１記憶装置に記憶されるデータにより機械を制御
   し、かつ一連の制御プログラム命令から成る制御プログ
   ラムを記憶する第２記憶装置と、前記 制御プログラム命令の独特な第１サブセットを実行
   する論理回路と、前記第１サブセットとは交差しない、前記 制御プログラ
   ム命令の独特な第２サブセットを実行するカスタム・マ
   イクロコード式プロセッサと、 前記論理回路または前記カスタム・マイクロコード式の
   プロセッサのいずれによっても実行し得ない前記制御プ
   ログラム命令の独特な第３サブセットを実行する汎用プ
   ロセッサ部であって、 前記独特な第３サブセットは前記独特な第１サブセット
   及び前記独特な第２サブセットと交差せず、しかも前記
   汎用プロセッサ部が前記独特な第３サブセットを実行し
   ないとき、前記汎用プロセッサ部は前記制御プログラム
   の一部ではない他の処理をすることが出来るような汎用
   プロセッサと、 前記論理回路、前記カスタム・マイクロコード式プロセ
   ッサまたは前記汎用プロセッサ部のいずれか１つが各命
   令を実行可能となるに対応して、前記第２記憶装置から
   読み出された制御プログラム命令に応答する制御プログ
   ラム命令デコーダであって、前記制御プログラム命令デ
   コーダが前記汎用プロセッサを駆動するとき、前記汎用
   プロセッサが現在実行されている他の処理を中断するよ
   うな制御プログラム命令デコーダとを備えることを特徴
   とするプロセッサ・モジュール。
2. 【請求項２】 前記第１記憶装置と入出力モジュールと
   の間のデータの変換を制御するインターフェース回路を
   さらに備えることを特徴とする請求項１記載のプロセッ
   サ・モジュール。
3. 【請求項３】 通信リンクによってプロセッサ・モジュ
   ールに結合された遠隔プロセッサ装置によりメッセージ
   を交換し、かつ該遠隔プロセッサ装置から第１記憶装置
   にデータを転送する装置を含む装置をさらに備えること
   を特徴とする請求項１記載によるプロセッサ・モジュー
   ル。
4. 【請求項４】 前記カスタム・マイクロコード式プロセ
   ッサは制御プログラム命令の第２サブセットによって形
   成されたオペレーションを果たすマイクロ・コード命令
   を記憶する命令記憶装置と、 前記命令記憶装置に結合されて、制御プログラム命令の
   読出しを制御する命令シーケンサと、 前記命令記憶装置から読み出されたマイクロ・コード命
   令を実行する算術論理ユニットとを備えることを特徴と
   する請求項１記載による処理装置モジュール。
5. 【請求項５】 前記汎用プロセッサ部は、マイクロプロ
   セッサと、マイクロプロセッサが実行するプログラムを
   記憶する記憶装置と、前記汎用プロセッサ部の構成部品
   が接続されている１組の内部アドレス、データおよび制
   御バスとを含むことを特徴とする請求項１記載によるプ
   ロセッサ・モジュール。
6. 【請求項６】 前記第１および第２記憶装置へのアクセ
   スに関する異なる諸要求の中で仲裁する装置をさらに備
   えることを特徴とする請求項１記載によるプロセッサ・
   モジュール。
7. 【請求項７】 プログラマブル制御装置によって制御さ
   れる機械の感知および作動装置にインターフェース接続
   する複数の除去できる入出力モジュールを電気接続する
   架と、前記架に接続された除去可能なプロセッサ・モジ
   ュールを持つプログラマブル制御装置において、 機械を作動させる複数のはしご形論理制御プログラム、
   複数のはしご形論理制御プログラムが実行されるシーケ
   ンスを形成する機能チャート、および感知ならびに作動
   装置の状態を表わすデータを記憶するシステム記憶装置
   と、 通信リンクによってプログラマブル制御装置に結合され
   た外部ユーザ・プログラマブル装置とのメッセージの交
   換を処理し、かつ第１マイクロプロセッサ、第１マイク
   ロプロセッサが実行するメッセージおよびプログラムを
   記憶する第１記憶装置、通信リンク・インターフェー
   ス、ならびに通信プロセッサ部の構成部品を電気接続す
   る第１組のバスとを含む通信処理部と、 はしご形論理制御プログラムを形成する定められた組の
   命令を実行するはしご形論理命令プロセッサと、 機能チャートを解釈し、前記はしご形論理命令プロセッ
   サによって実行できないはしご形論理制御プログラムの
   命令を実行し、かつ第２マイクロプロセッサ、第２マイ
   クロプロセッサが実行するプログラムを記憶する第２記
   憶装置、および汎用プロセッサ部の構成部品を電気接続
   する２組のバスを備えることを特徴とする汎用プロセッ
   サ部と、 入出力モジュールとデータを交換する架インターフェー
   ス回路と、 前記システム記憶装置、前記架インターフェースおよび
   データならびに制御信号伝送用の前記はしご形論理命令
   プロセッサを電気結合する１組の共通バスと、 共通バスの前記組に第１組のバスを選択接続し、それに
   よって前記通信プロセッサ部門がプロセッサ・モジュー
   ルの他の構成部品とデータを交換することができる第１
   装置と、 前記汎用プロセッサ部門がプロセッサ・モジュールの他
   の構成部品とデータを交換できるように前記組の共通バ
   スに２組のバスを電気接続する第２装置とを備えること
   を特徴とする除去可能なプロセッサ・モジュール。
8. 【請求項８】 前記はしご形論理命令プロセッサは、所
   定の組の制御プログラム命令の独特な第１サブセットを
   実行し、また実行すべき第１サブセットの規定命令を実
   行するために構成される論理回路と、 所定の組の制御プログラム命令の独特な第２サブセット
   を実行するためのカスタム・マイクロコード式プロセッ
   サと、 命令が実行されることによって前記論理回路、前記カス
   タム・マイクロコード式プロセッサ、および前記汎用プ
   ロセッサ部の内の１つに信号を与えることによって、前
   記共有式システム記憶装置から読み出された各制御プロ
   グラム命令に応動する制御プログラム命令デコーダとを
   備えることを特徴とする請求項７記載によるプロセッサ
   ・モジュール。
9. 【請求項９】 前記はしご形論理命令プロセッサは、前
   記組の共通バスにより交換されるデータを記憶する第１
   装置と、前記組の共通バスにより送られるアドレスを記
   憶する第２装置と、前記組の共通バスに対する呼出しを
   認める前記はしご形論理命令プロセッサに応じて記憶す
   る前記第１および第２装置を使用可能にする装置とをさ
   らに備えることを特徴とする請求項８記載によるプロセ
   ッサ・モジュール。
10. 【請求項１０】 前記はしご形論理命令プロセッサは、
    はしご形論理制御プログラムの命令を示すプログラム・
    カウンタを更に備えることを特徴とする請求項８記載に
    よるプロセッサ・モジュール。
11. 【請求項１１】 前記はしご形論理命令プロセッサは、
    実行されているはしご形論理制御プログラムの段の正確
    さのしるしを記憶する装置を更に備えることを特徴とす
    る請求項８記載によるプロセッサ・モジュール。
12. 【請求項１２】 前記カスタム・マイクロコード式プロ
    セッサは、 第２サブセットの制御プログラム命令によって形成され
    るオペレーションを果たすマイクロコード命令を記憶す
    る命令記憶装置と、 第２サブセットにある制御プログラム命令に応じて前記
    命令記憶装置からのマイクロコード命令の読出しを制御
    する前記命令記憶装置に結合された命令シーケンサと、 前記命令記憶装置から読み出されたマイクロコード命令
    を実行する演算論理ユニットとを備えることを特徴とす
    る請求項８記載によるプロセッサ・モジュール。
13. 【請求項１３】 前記はしご形論理命令プロセッサは、
    共通バスの前記セットにアクセスする異なる要求の中で
    仲裁する装置を備え、その結果いったん前記セットの共
    通バスに対するアクセスが認められると、前記はしご形
    論理命令プロセッサは、前記はしご形論理命令プロセッ
    サが前記組の共通バスを使用していないときでさえも、
    もう１つのプロセッサ・モジュール構成部品がアクセス
    を要求するまでアクセスを保持することを特徴とする請
    求項７記載によるプロセッサ・モジュール。
14. 【請求項１４】 前記通信プロセッサ部は、作動するデ
    バイスの状態を表わすデータとして前記システム記憶装
    置内にメッセージによって運ばれるデータを記憶するこ
    とによって外部ユーザのプログラマブル・デバイスから
    受信されたメッセージ内のコマンドに応動する装置を備
    えることを特徴とする請求項７記載によるプロセッサ・
    モジュール。