JP2833616B2 - Ｐａｌ方式テレビジョン信号のディジタルブランキングデータ発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＡＬ方式のカラ
ーテレビジョン信号をディジタル処理して生成されたフ
レームアドレス、垂直アドレス、および水平アドレスに
基づいてブランキングデータを発生するＰＡＬ方式テレ
ビジョン信号のディジタルブランキングデータ発生回路
に関し、特に、バースト周波数の４倍の周波数をクロッ
ク信号とするディジタル処理に対し、１０ビット精度の
ブランキングデータを、小規模回路で発生するＰＡＬ方
式テレビジョン信号のディジタルブランキングデータ発
生回路に関する。

【０００２】

【従来の技術】従来、この種のＰＡＬ方式テレビジョン
信号のディジタルブランキングデータ発生回路では、図
８に示されるように、クロック発生部である基準信号形
成回路９１、アドレス発生部９０を構成する水平アドレ
スカウンタ９２および垂直アドレスカウンタ９３、移相
器９４、読出し制御部９５、バーストゲート信号発生回
路９６、データＲＯＭ９７、演算回路９８、および波形
整形ＲＯＭ９９が含まれている。

【０００３】このブランキングデータを含む同期信号を
ディジタル的に正確に発生させる技術として、例えば、
特開昭５８−１７０２８９号公報が開示されている。こ
の回路によれば、基準信号形成回路９１は色副搬送周波
数の４倍のクロック信号を発生し、水平アドレスカウン
タ９２は上記クロック信号をカウントしてデータＲＯＭ
９７のアドレスを水平期間内で指定する。垂直アドレス
カウンタ９３は、水平アドレスカウンタ９２の出力をカ
ウントして１フレーム内でのライン番号情報を得て、移
相器９４にライン判別信号を、また、読み出し制御部９
５にフレームＩＤ（識別）信号を出力する。

【０００４】移相器９４は、基準信号形成回路９１から
色副搬送周波数ｆ_scおよび周波数２ｆ_scの信号、ならび
に垂直アドレスカウンタ９３からライン判別信号を受
け、周波数ｆ_scの信号を位相が９０度違う信号、また周
波数２ｆ_scの信号をライン毎に反転した信号、それぞれ
に形成して波形整形ＲＯＭ９９に出力する。

【０００５】読み出し制御部９５は、垂直アドレスカウ
ンタ９３から、フレーム毎に状態を反転するフレームＩ
Ｄ信号と１１ビットのカウント出力とが供給されると共
に水平アドレスカウンタ９２から最上位の第１０ビット
のデータが供給され、バーストゲート信号発生回路９６
およびデータＲＯＭ９７それぞれへ読み出し制御信号を
送出すると共にデータＲＯＭ９７へ読み出し不要データ
に対する送出停止信号を出力する。

【０００６】バーストゲート信号発生回路９６は水平ア
ドレスカウンタ９２から９ビット分の水平アドレスデー
タを受け、読み出し制御部９５から受ける読み出し制御
信号の制御に基づいてバーストゲート信号を波形整形Ｒ
ＯＭ９９へ送出する。

【０００７】データＲＯＭ９７には、出力信号の同期信
号となるシンク信号とバースト信号の包絡線となるべき
エンベロープデータとがそれぞれ１波形ずつ書き込まれ
ている。データＲＯＭ９７は、水平アドレスカウンタ９
２から９ビット分の水平アドレスデータ、また読み出し
制御部９５から読み出し制御信号および送出停止信号を
入力し、書き込まれているシンク信号およびエンベロー
プデータ、更には等化パルス波形を１２ビットのデータ
として演算回路９８へ出力している。

【０００８】演算回路９８は、データＲＯＭ９７から入
力した１２ビットのデータに、垂直アドレスカウンタ９
３から入力した垂直アドレス上位１０ビットを加算もし
くは減算して２５Ｈｚオフセット付加を行ない、８ビッ
トデータとして波形整形ＲＯＭ９９に出力している。

【０００９】波形整形ＲＯＭ９９は、演算回路９８から
入力した８ビットデータに、バーストゲート信号発生回
路９６から受けるバーストデータを加え、更に移相器９
４の出力により１水平期間毎に位相を９０度変化させた
ブランキングデータを出力している。

【００１０】

【発明が解決しようとする課題】上述した従来のＰＡＬ
方式テレビジョン信号のディジタルブランキングデータ
発生回路では、水平アドレスに基づいてシンク信号、エ
ンベロープデータおよび等化パルス波形のデータを出力
するデータＲＯＭとこのデータＲＯＭの出力データに垂
直アドレスのデータを加味して演算しオフセット付加し
てデ−タ出力する演算回路とこのデータ出力にバースト
ゲート信号によりバーストデータを付加したブランキン
グデータを形成する波形整形ＲＯＭとの３段階による処
理が行なわれているので、処理段階が多く、回路規模も
大きくなるという問題点がある。

【００１１】更に、上述した回路では、読出し制御部、
バーストゲート信号発生回路、データＲＯＭ、演算回路
および波形整形ＲＯＭの機能を１種類のＲＯＭに置き換
えた場合、移相器からの制御信号２ビットに垂直アドレ
ス１１ビットおよび水平アドレス１０ビットを加えた合
計２３ビットのアドレス入力が必要となる。このアドレ
ス入力から８ビットのブランキングデータを出力するた
めには６４Ｍビット容量のＲＯＭが必要となるので、回
路規模が大きくなるという問題点がある。

【００１２】本発明の課題は、小さなビット容量のＲＯ
Ｍと小規模で簡単な構成とにより１０ビット精度のブラ
ンキングデータを生成出力するＰＡＬ方式テレビジョン
信号のディジタルブランキングデータ発生回路を提供す
ることである。

【００１３】

【課題を解決するための手段】本発明によるＰＡＬ方式
テレビジョン信号のディジタルブランキングデータ発生
回路は、ＰＡＬ方式のカラーテレビジョン信号をディジ
タル処理して生成されたフレームアドレス、垂直アドレ
ス、および水平アドレスに基づいてブランキングデータ
を発生するＰＡＬ方式テレビジョン信号のディジタルブ
ランキングデータ発生回路において、前記フレームアド
レス、垂直アドレス、および水平アドレスを入力し入力
したアドレスに基づいてシンクデータの変化部分および
バースト部分を少数ビットで示す同期変化アドレスを生
成して出力する同期変化アドレス発生部と、前記フレー
ムアドレス、垂直アドレス、および前記同期変化アドレ
スの上位ビットを入力し、これら入力に基づいて所定の
オフセットを付加して少数ビットのオフセット付きブラ
ンキングデータを生成し出力する小容量ＲＯＭ（読出し
専用メモリ）を多層に並列化した多層並列化ＲＯＭと、
この多層に並列化されたＲＯＭそれぞれから入力する少
数ビットによるオフセット付きブランキングデータを、
前記同期変化アドレスの下位ビットにより順次読み出す
と共に、前記同期変化アドレスの上位ビットに基づいて
オフセット除去データを生成して前記オフセット付きブ
ランキングデータに加算し高精度ブランキングデータを
出力する出力手段とを含んでいる。

【００１４】具体的な回路は、入力する前記カラーテレ
ビジョン信号（以後ＴＶ映像信号）に基づいて所定のク
ロック信号、サブキャリア信号およびシンク信号を生成
し出力する入力手段と、この入力手段の出力信号を入力
し前記フレームアドレス２ビット、垂直アドレス１０ビ
ット、および水平アドレス１１ビットを生成して出力す
るアドレス発生部と、このアドレス発生部から出力され
るアドレスを入力し入力したアドレスに基づいてシンク
データの変化部分６４ビットおよびバースト部分６４ビ
ットを示す７ビットの同期変化アドレスを生成して出力
する同期変化アドレス発生部と、前記アドレス発生部か
ら出力されるフレームアドレスの２ビット、垂直アドレ
スの１０ビット、および前記同期変化アドレスの上位５
ビットを入力し、これら入力に基づいて所定のオフセッ
トを付加し８ビットのオフセット付きブランキングデー
タを生成して出力する１ＭビットＲＯＭを４層に並列化
した４層並列化ＲＯＭと、この４層の１ＭビットＲＯＭ
それぞれから８ビットオフセット付きブランキングデー
タを入力しこの４層に対応するオフセット付きブランキ
ングデータを別に入力する前記同期変化アドレスの下位
２ビットにより順次切り替えて出力する４対１セレクタ
と、前記同期変化アドレスの最上位１ビットに基づいて
オフセット除去データを生成し出力する加算データ発生
部と、前記オフセット付きブランキングデータおよびオ
フセット除去データを入力して加算し１０ビット精度の
ブランキングデータを出力する加算器とを含んでおり、
前記入力手段は、前記ＴＶ映像信号からシンク信号を取
り出すシンク分離部と、このシンク信号の立ち下がり部
分を直線積分して少なくともサブキャリア１個分の時間
の傾斜を有する同期信号に変換して出力する積分部と、
前記アドレス発生部により生成された垂直アドレスをサ
ブキャリア１個分の時間に相当する電圧に変換し出力す
るＤ／Ａ変換部と、前記積分部およびＤ／Ａ変換部それ
ぞれから出力を受けて比較しバースト周波数に同期した
水平周波数の同期信号としてシンク信号を生成し出力す
る比較器と、ＴＶ映像信号からバースト周波数に同期し
たサブキャリア信号および４倍のクロック信号を生成し
出力するクロック発生部とを備え、前記アドレス発生部
は、前記比較部およびクロック発生部それぞれから出力
を受けている。

【００１５】この結果、少数ビットの同期変化アドレス
を生成し、下位ビットにより多層のＲＯＭを選択すると
共に上位ビットによるオフセット除去データを生成する
ことにより、各ＲＯＭの入力ビット数を低減させると共
に、適切なオフセット付加により出力ビット数をも低減
させることができるので、各ＲＯＭの小形化と、セレク
タおよび加算器の付加という簡単な回路による回路構成
の小規模化とを図ることができる。

【００１６】

【発明の実施の形態】まず、カラーテレビジョン信号
（以後、ＴＶ映像信号）から得たアドレス（フレームア
ドレス、垂直アドレスおよび水平アドレス）から、４つ
の１ＭＲＯＭ（１メガ容量の読出し専用メモリ）を使用
してブランキングデータを出力する技術について図３か
ら図６までを併せ参照して説明する。

【００１７】対象となるブランキング部分の波形は、ラ
イン単位で区切りバーストの極性を無視した場合、図３
に示されるように、第１から第８までのフィールドに対
して８種類のモード０〜７に分類できる。第１から第４
までそれぞれのフィールドと第５から第８までそれぞれ
のフィールドとは、バーストの極性を反転させ、同一波
形として示されている。また、８種類のモード０〜７に
対する波形は図４に示されている。

【００１８】一方、２５Ｈｚオフセット付加とバースト
の極性とを無視して成分別に分類した波形は、図４およ
び図５のブランキングデータとして示されているよう
に、シンクの前縁部分でロードＡ，Ｂの２種類、シンク
の後縁部分でロードＣ，Ｄの２種類、また、バースト部
分でロードＥの１種類の合計５種類のロードに分類され
る。

【００１９】他方、シンク変化部分、ロードＡ〜Ｄの４
種類の波形を扱うデータは、１種類に対して１４個であ
り、これに４ビット、１６個分が割り当てられている。
したがって、データの小計は５６個であるが、４種類そ
れぞれの波形の位置を示すために、ロードＡ〜Ｄそれぞ
れには各４ビット、小計６ビット、６４個のアドレス０
〜１５，１６〜３１，３２〜４７，４８〜６３それぞれ
が割り当てられている。また、バースト部分、ロードＥ
の１種類の波形を扱うデータは５６個であり、６ビッ
ト、６４個分のアドレス６４〜１２７が割り当てられて
いる。この結果、ロードＡ〜Ｅ、５種類の合計のデータ
は１１２個であるが、７ビット、１２８個分を割り当て
らることができる。

【００２０】また、ＲＯＭのアドレスとしては、バース
ト極性判定用の２ビットのフレームアドレスと、２５Ｈ
ｚオフセット付加用の１０ビットの垂直アドレスとが必
要であるが、ブランキングデータには上述の１１２個の
変化点に対する７ビットの水平アドレスがあればよい。
したがって、この７ビットの水平アドレスを同期変化ア
ドレスとして同期変化アドレス発生部が生成するものと
する。したがって、ＲＯＭに入力するアドレスは合計１
９ビット（５１２ｋ個）となる。この結果、１０ビット
のブランキングデータを出力するためには５メガビット
容量のＲＯＭが必要になる。

【００２１】一方、現状の１９ビットのアドレス入力を
有する１メガビットクラス以上のＲＯＭのアクセス時間
はクロック信号の時間の２倍から３倍であるので、ＲＯ
Ｍは４層並列で用いられるものとする。

【００２２】この場合、上記水平アドレスの変化点に対
する７ビットのうち、並列４層を識別する下位２ビット
を除く残り上位５ビットを上記フレームアドレス２ビッ
トおよび垂直アドレス１０ビットと共に上記４層並列化
された各ＲＯＭに入力することができる。この結果、４
層並列化されるＲＯＭは、合計１７ビット（１２８ｋ
個）のアドレスを入力できればよい。

【００２３】また、１０ビット精度のブランキングデー
タを分析すれば、図６（Ａ）に示されるように、シンク
データは“４から２５６まで”の値であり、バーストデ
ータは“１３０から３８２まで”の値であるので、単純
にはこれらデータに対して、８ビット（２５６個）では
不足であり、９ビット（５１２個）が必要である。

【００２４】この解決のため、４層並列化ＲＯＭは、図
６（Ｂ）に示されるように、シンクデータに“−２”、
またバーストデータに“−１２８”それぞれのオフセッ
トを加えることにする。この結果、各１ＭＲＯＭはシン
クデータを“２から２５４まで”、バーストデータも
“２から２５４まで”、それぞれ８ビット（２５６個）
のデータ幅で出力することができる。この結果、１０ビ
ット精度のブランキングデータが８ビットの出力データ
で得られる。

【００２５】すなわち、水平アドレスから得られる同期
変化アドレスの上位５ビットに垂直アドレス１０ビット
およびフレームアドレス２ビットを加え、１０ビット精
度のブランキングデータを８ビットに変換して出力する
ことにより、ディジタルブランキングデータ発生回路
は、４メガビット容量のＲＯＭで構成できる。したがっ
て、小容量の１メガビット容量のＲＯＭにより構成され
る４層化ＲＯＭを使用することが可能になる。

【００２６】次に、本発明の実施の形態について図面を
参照して説明する。

【００２７】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたＰＡＬ方式テレビジョ
ン信号のディジタルブランキングデータ発生回路では、
ＴＶ映像信号Ａを受ける回路として、シンク分離部１、
積分部２、Ｄ／Ａ変換部３、比較部４およびクロック発
生部５がアドレス発生部６の入力側に設けられ、アドレ
ス発生部６の出力側では同期変化アドレス部７、４層並
列化ＲＯＭ８、４対１セレクタ９、加算データ発生部１
０および加算器１１が設けられている。

【００２８】シンク分離部１はＴＶ映像信号Ａから水平
の各ライン毎のシンク信号Ｂを分離し積分回路２へ送
る。積分部２は、受けたシンク信号Ｂの立ち下がり部分
をサブキャリア１個分以上の直線の傾斜に変換してシン
ク信号Ｃを生成し、比較部４へ送る。したがって、シン
ク信号Ｃはシンク信号Ｂに同期しており、積分部２は、
傾斜する直線部分の時間をサブキャリアのバースト周波
数の１サイクルの時間に一致させることができるように
可変抵抗により時間調整しているものとする。シンク信
号ＣはＬ（Low ）レベルの−０．７Ｖに対してＨ（Hig
h）レベルで＋４．３Ｖの電圧を出力するものとする。

【００２９】一方、Ｄ／Ａ変換部３はアドレス発生部６
から出力される垂直アドレスＩ（６２５個）を１０ビッ
トデータで入力し、まずＤ／Ａ用のアドレスに変換した
後、＋３Ｖから＋１Ｖに逐次変化するサブキャリア１個
分の時間に相当する電圧Ｄに変換し比較部４へ出力する
ものとする。

【００３０】比較部４は入力するシンク信号Ｃと電圧Ｄ
とを比較し第１ラインから第６２４ラインまでのライン
それぞれで各１１３５個、かつ次の第６２５ラインで１
１３９個、それぞれのサンプリングクロック数に相当す
る時間のバースト周波数に同期した水平周波数の同期信
号としてシンク信号Ｅを生成するものとする。したがっ
て、シンク信号Ｅは、水平同期に対して１つのサブキャ
リアのジッタを有しており、アドレス発生部６に出力さ
れる。シンク信号Ｅは、第１ラインから第６２４ライン
までのサブキャリアで２８３．７５サイクル、また第６
２５ラインのサブキャリアで２８４．７５サイクルの幅
となり、各ライン単位でサブキャリアと同期している。

【００３１】また、クロック発生部５はＴＶ映像信号Ａ
をバースト周波数に同期したサブキャリア信号Ｆを生成
してアドレス発生部６に出力すると共に、ディジタル処
理に必要なバースト周波数の４倍の周波数を有するクロ
ック信号Ｇを生成して出力している。

【００３２】アドレス発生部６は、シンク信号Ｅ、サブ
キャリア信号Ｆおよびクロック信号Ｇを入力し、２ビッ
トのフレームアドレスＨ、１０ビットの垂直アドレス
Ｉ、および１１ビットの水平アドレスＪを出力する。

【００３３】フレームアドレスＨは、ＰＡＬ方式のテレ
ビジョン信号ではサブキャリアが１フレーム毎に０．７
５サイクルのずれを生じ４フレームで元に戻る性質を利
用し、入力したシンク信号Ｅおよびサブキャリア信号Ｆ
のデータに基づいてＴＶ映像信号Ａに同期した第１フレ
ームから第４フレームを示す２ビットデータとして生成
される。垂直アドレスＩは、シンク信号Ｅの垂直同期と
水平同期との位相関係からＴＶ映像信号Ａに同期した第
１ラインから第６２５ラインまでを示す１０ビットデー
タとして生成される。また、水平アドレスＪは、シンク
信号Ｅの水平同期からＴＶ入力信号Ａに同期した第１か
ら第１１３５（第６２５ラインについては第１１３９）
までのサンプリングを示す１１ビットデータとして生成
される。

【００３４】同期変化アドレス発生部７は、クロック発
生部５からクロック信号Ｇ、並びにアドレス発生部６か
らフレームアドレスＨ、垂直アドレスＩおよび水平アド
レスＪを入力し、図５を参照して上述したように、入力
したアドレスに基づいて、シンク前縁部分のロードＡ，
Ｂ、２種類のアドレスを“０から１５まで”および“１
６から３１まで”、またシンク後縁部分のロードＣ，
Ｄ、２種類のアドレスを“３２から４７まで”および
“４８から６３”まで”、更にバースト部分のロードＥ
のアドレスを“６４から１２７まで”それぞれに割り当
て、この１２８個に対する７ビットの同期変化アドレス
Ｋを生成して出力するものとする。

【００３５】図２は、同期変化アドレス発生部７の一形
態を示す機能ブロック図である。

【００３６】図示されるように、同期変化アドレス発生
部７は、ＭＯＤＥデコーダ７１、水平アドレスデコーダ
７２、カウンタ７３および論理和回路７４を備えている
ものとする。ＭＯＤＥデコーダ７１では、２ビットのフ
レームアドレスＨと１０ビットの垂直アドレスＩとか
ら、図３および図４に示されるような、モード０〜７の
波形位置を示す３ビットのアドレスを生成する。水平ア
ドレスデコーダ７２は、このモード０〜７の波形位置を
示す３ビットのアドレスと１１ビットの水平アドレスＪ
とから図５に示される各波形のアドレスを進行させるロ
ードＡ〜Ｅのパルスを生成し出力する。

【００３７】カウンタ７３は、水平アドレスデコーダ７
２の出力パルスにより計数を開始して計数値を７ビット
の同期変化アドレスＫとして出力すると共に、論理和回
路７４の出力により計数を停止する。同期変化アドレス
Ｋは、上位５ビットが４層並列化ＲＯＭ８、下位２ビッ
トが４対１セレクタ９、および最上位１ビットが加算デ
ータ発生部１０それぞれに出力されるものとする。

【００３８】すなわち、カウンタ７３では、図７に示さ
れるように、ロードＡのパルスでアドレスが“０”から
計数出力され、計数値“１５”になった時点を論理和回
路７４が出力することによりイネーブル端子ＥＮがＨレ
ベルになり、計数が停止されて計数値“１５”は同期変
化アドレスＫとして保持される。また、ロードＢのパル
スが入力した場合、アドレスが“１６”から計数出力を
開始され、計数値“３１”になった時点を論理和回路７
４が出力することにより、同様にイネーブル端子ＥＮが
Ｈレベルになり、計数が停止されて計数値“３１”は同
期変化アドレスＫとして保持される。

【００３９】同様に、ロードＣ〜Ｅそれぞれのパルスに
より“３２，４８，６４”それぞれから計数出力を開始
し、計数値“４７，６３，１２７”それぞれになった時
点を論理和回路７４が出力することにより計数が停止さ
れ、計数値は同期変化アドレスＫとして保持される。

【００４０】また、図１に示されるように、４層並列化
ＲＯＭ８は、バースト極性を判定するためのＴＶ映像信
号Ａのフレーム番号１〜４を示す２ビットのフレームア
ドレスＨと２５Ｈｚオフセットを付加するためのＴＶ映
像信号Ａのライン番号１〜６２５を示す１０ビットの垂
直アドレスＩとをアドレス発生部６から受けると共に、
波形変化部分を示す７ビットのうち上位５ビットの同期
変化アドレスＫを同期変化アドレス発生部７から入力す
るものとする。

【００４１】４層並列化ＲＯＭ８では、上述のように１
ＭＲＯＭが同期変化アドレスＫの下位２ビットにより識
別される４層並列に備えられており、シンクおよびバー
ストの変化部分のデータが４層に分割格納されると共
に、格納の際に、図５（Ｂ）に示されるように、シンク
部分では“−２”、バースト部分では“−１２８”、そ
れぞれのオフセットがそれぞれのデータに付加されてい
る。

【００４２】この構成により、４層並列化ＲＯＭ８は、
アドレス発生部６から入力する２ビットのフレームアド
レスＨ、および１０ビットの垂直アドレスＩ、ならびに
同期変化アドレス部７から入力する上位５ビットの同期
変化アドレスＫによる合計１７ビットのアドレスで制御
され、４対１セレクタ９によりオフセットが付加された
ブランキングデータＬ１〜４それぞれが８ビットで読み
出される。

【００４３】４対１セレクタ９は、第１から第４までの
４層の１ＭＲＯＭから読み出されたブランキングデータ
Ｌ１〜４それぞれを、同期変化アドレス発生部７から入
力する同期変化アドレスＫの下位２ビットを切り替えの
制御信号として“Ｌ１からＬ４まで”の順番で直列に形
成し、オフセット付きのブランキングデータＭとして加
算器１１へ出力する。

【００４４】一方、加算データ発生部１０は、同期変化
アドレス発生部７から同期変化アドレスＫの最上位ビッ
トを入力し、この最上位ビットに基づいて８ビットのオ
フセット除去用のオフセット除去データＱを加算器１１
へ出力する。このオフセット除去データＱは、上述のオ
フセット値により、同期変化アドレスＫの最上位ビット
がＬレベルの場合にはシンク部分のデータが読み出され
ているので数値“＋２”であり、他方、Ｈレベルの場合
にはバースト部分のデータが読み出されているので数値
“＋１２８”である。

【００４５】加算器１１は、４対１セレクタ９から入力
するオフセット付きのブランキングデータＭに、加算デ
ータ発生部１０から入力するオフセット除去データＱを
加えてオフセットを除去された９ビット構成による１０
ビット精度のブランキングデータＰを出力する。

【００４６】上記説明では、フレームアドレス、水平ア
ドレスおよび垂直アドレスにより７ビットの同期変化ア
ドレスを生成し、下位２ビットにより４層のＲＯＭを選
択すると共に最上位ビットによるオフセット除去データ
を生成することにより、各ＲＯＭの入力ビット数を低減
させると共に、適切なオフセットの付加により出力ビッ
ト数をも低減させた各ＲＯＭの小形化、ならびに上記構
成に見合ったセレクタおよび加算器の付加により最小構
成による回路の簡単化を図っているが、ビット数の分割
割合を変更してＲＯＭの並列数を変更した多層並列化Ｒ
ＯＭを構成し、これに見合う回路を構成しても、従来よ
り規模を縮小した回路を形成することができる。

【００４７】上記で機能ブロックを図示して機能と接続
とを説明したが、機能の分離併合等の分配およびその接
続は上記機能を満たす限り自由であり、上記説明が本発
明を限定するものではない。

【００４８】

【発明の効果】以上説明したように本発明によれば、ア
ドレス発生部から出力されるフレームアドレス、水平ア
ドレスおよび垂直アドレスを入力し入力したアドレスに
基づいてシンクデータの変化部分およびバースト部分を
示す７ビットの同期変化アドレスを生成する同期変化ア
ドレス発生部と、アドレス発生部から出力されるフレー
ムアドレスの２ビット、垂直アドレスの１０ビット、お
よび同期変化アドレスの上位５ビットを入力し、フレー
ムアドレスの２ビットにより垂直アドレスおよび同期変
化アドレスを４層に並列化して順次入力するアドレスに
基づいて適切なオフセットを付加し８ビットのオフセッ
ト付きブランキングデータを生成して出力する４層に並
列化した４層並列化ＲＯＭとを備えたＰＡＬ方式テレビ
ジョン信号のディジタルブランキングデータ発生回路が
得られる。

【００４９】この構成により、ＰＡＬ方式テレビジョン
信号のディジタルブランキングデータ発生回路に１メガ
ビット容量のＲＯＭを使用することができる。

【００５０】更に、この４層並列化ＲＯＭから、４層の
８ビットオフセット付きブランキングデータを入力しこ
の４層のオフセット付きブランキングデータを、別に入
力する同期変化アドレスの下位２ビットにより順次切り
替えて出力すると共に、同期変化アドレスの最上位１ビ
ットに基づいてオフセット除去データを生成し、オフセ
ット付きブランキングデータに加算して、１０ビット精
度のブランキングデータを出力するＰＡＬ方式テレビジ
ョン信号のディジタルブランキングデータ発生回路が得
られる。

【００５１】この構成によって、小容量のＲＯＭと共に
小規模で簡単な構成により１０ビット精度のブランキン
グデータを生成出力するＰＡＬ方式テレビジョン信号の
ディジタルブランキングデータ発生回路を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の一形態を示す機能ブロック図で
ある。

【図２】図１の同期変化アドレス発生部の一形態を示す
機能ブロック図である。

【図３】各フィールドの波形に対応するモード構成を示
す説明図である。

【図４】ブランキングデータの各モードに対応する波形
を示す波形図である。

【図５】ブランキングデータの波形をデータで扱った場
合の説明図である。

【図６】図１のＲＯＭにおいて付加されるオフセットの
適用を示す説明図である。

【図７】同期変化アドレスの発生からブランキングデー
タの生成までの一実施例の一部を示すタイミングチャー
トである。

【図８】従来の一例を示す機能ブロック図である。

【符号の説明】

１ シンク分離部 ２ 積分部 ３ Ｄ／Ａ変換部 ４ 比較部 ５ クロック発生部 ６ アドレス発生部 ７ 同期変化アドレス発生部 ８ ４層並列化ＲＯＭ ９ ４対１セレクタ １０ 加算データ発生部 １１ 加算器

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ＰＡＬ方式のカラーテレビジョン信号を
   ディジタル処理して生成されたフレームアドレス、垂直
   アドレス、および水平アドレスに基づいてブランキング
   データを発生するＰＡＬ方式テレビジョン信号のディジ
   タルブランキングデータ発生回路において、前記フレー
   ムアドレス、垂直アドレス、および水平アドレスを入力
   し入力したアドレスに基づいてシンクデータの変化部分
   およびバースト部分を少数ビットで示す同期変化アドレ
   スを生成して出力する同期変化アドレス発生部と、前記
   フレームアドレス、垂直アドレス、および前記同期変化
   アドレスの上位ビットを入力し、これら入力に基づいて
   所定のオフセットを付加して少数ビットのオフセット付
   きブランキングデータを生成し出力する小容量ＲＯＭ
   （読出し専用メモリ）を多層に並列化した多層並列化Ｒ
   ＯＭと、この多層に並列化されたＲＯＭそれぞれから入
   力する少数ビットによるオフセット付きブランキングデ
   ータを、前記同期変化アドレスの下位ビットにより順次
   読み出すと共に、前記同期変化アドレスの上位ビットに
   基づいてオフセット除去データを生成して前記オフセッ
   ト付きブランキングデータに加算し高精度ブランキング
   データを出力する出力手段とを含むことを特徴とするＰ
   ＡＬ方式テレビジョン信号のディジタルブランキングデ
   ータ発生回路。
2. 【請求項２】 ＰＡＬ方式のカラーテレビジョン信号を
   ディジタル処理して生成されたフレームアドレス、垂直
   アドレス、および水平アドレスに基づいてブランキング
   データを発生するＰＡＬ方式テレビジョン信号のディジ
   タルブランキングデータ発生回路において、入力する前
   記カラーテレビジョン信号（以後ＴＶ映像信号）に基づ
   いて所定のクロック信号、サブキャリア信号およびシン
   ク信号を生成し出力する入力手段と、この入力手段の出
   力信号を入力し前記フレームアドレス２ビット、垂直ア
   ドレス１０ビット、および水平アドレス１１ビットを生
   成して出力するアドレス発生部と、このアドレス発生部
   から出力されるアドレスを入力し入力したアドレスに基
   づいてシンクデータの変化部分６４ビットおよびバース
   ト部分６４ビットを示す７ビットの同期変化アドレスを
   生成して出力する同期変化アドレス発生部と、前記アド
   レス発生部から出力されるフレームアドレスの２ビッ
   ト、垂直アドレスの１０ビット、および前記同期変化ア
   ドレスの上位５ビットを入力し、これら入力に基づいて
   所定のオフセットを付加し８ビットのオフセット付きブ
   ランキングデータを生成して出力する１ＭビットＲＯＭ
   を４層に並列化した４層並列化ＲＯＭと、この４層の１
   ＭビットＲＯＭそれぞれから８ビットオフセット付きブ
   ランキングデータを入力しこの４層に対応するオフセッ
   ト付きブランキングデータを別に入力する前記同期変化
   アドレスの下位２ビットにより順次切り替えて出力する
   ４対１セレクタと、前記同期変化アドレスの最上位１ビ
   ットに基づいてオフセット除去データを生成し出力する
   加算データ発生部と、前記オフセット付きブランキング
   データおよびオフセット除去データを入力して加算し１
   ０ビット精度のブランキングデータを出力する加算器と
   を含むことを特徴とするＰＡＬ方式テレビジョン信号の
   ディジタルブランキングデータ発生回路。
3. 【請求項３】 請求項２において、入力手段は、前記Ｔ
   Ｖ映像信号からシンク信号を取り出すシンク分離部と、
   このシンク信号の立ち下がり部分を直線積分して少なく
   ともサブキャリア１個分の時間の傾斜を有する同期信号
   に変換して出力する積分部と、前記アドレス発生部によ
   り生成された垂直アドレスをサブキャリア１個分の時間
   に相当する電圧に変換し出力するＤ／Ａ変換部と、前記
   積分部およびＤ／Ａ変換部それぞれから出力を受けて比
   較しバースト周波数に同期した水平周波数の同期信号と
   してシンク信号を生成し出力する比較器と、ＴＶ映像信
   号からバースト周波数に同期したサブキャリア信号およ
   び４倍のクロック信号を生成し出力するクロック発生部
   とを備え、前記アドレス発生部は、前記比較部およびク
   ロック発生部それぞれから出力を受けることを特徴とす
   るＰＡＬ方式テレビジョン信号のディジタルブランキン
   グデータ発生回路。