JPS59194589A - 背景予測フレーム間符号化装置 - Google Patents
背景予測フレーム間符号化装置Info
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- JPS59194589A JPS59194589A JP58068351A JP6835183A JPS59194589A JP S59194589 A JPS59194589 A JP S59194589A JP 58068351 A JP58068351 A JP 58068351A JP 6835183 A JP6835183 A JP 6835183A JP S59194589 A JPS59194589 A JP S59194589A
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の属する分野)
本発明は被写体が動すた後に映し出される画像に対して
精度の良い予測を行い、高能率で符号化するフレー−ム
間符号化装置に関するものである。
精度の良い予測を行い、高能率で符号化するフレー−ム
間符号化装置に関するものである。
(従来の技術)
ビデオ信号のフレーム間相関を利用して高能率で符号化
する方式にフレーム間符号化方式がある。
する方式にフレーム間符号化方式がある。
フレーム間符号化方式は入力されるビデオ信号の予測値
として1フレーム前の画素値を用い、その予測誤差を符
号化して伝送するもので、画像の動きが小さいことを前
提としておシ、テレビ会議のように被写体の動きが小さ
いものを対象としている。このため、画像の動きが大き
い場合、予測が合わなくなり、符号化能率が低下するこ
とになる。
として1フレーム前の画素値を用い、その予測誤差を符
号化して伝送するもので、画像の動きが小さいことを前
提としておシ、テレビ会議のように被写体の動きが小さ
いものを対象としている。このため、画像の動きが大き
い場合、予測が合わなくなり、符号化能率が低下するこ
とになる。
動きが大きい場合にも予測精度を高くする方法として動
き補償フレーム間符号化方式がある。
き補償フレーム間符号化方式がある。
この方式では入力信号を所定の大きさ1例えば7ライン
スフ画素のブロックに分割し、このブロックに対し1フ
レーム前の同じ位置のブロックや1フレーム前で上下方
向に±mライン(例えばm−1〜6)及び左右方向に±
n画素(例えばn=1〜6)ずれた位置のブロックを抽
出し、入力信号との間の予測誤差が最も小さくなるクロ
ッ・りを選択する。
スフ画素のブロックに分割し、このブロックに対し1フ
レーム前の同じ位置のブロックや1フレーム前で上下方
向に±mライン(例えばm−1〜6)及び左右方向に±
n画素(例えばn=1〜6)ずれた位置のブロックを抽
出し、入力信号との間の予測誤差が最も小さくなるクロ
ッ・りを選択する。
このように従来のフレーム間符号化方式では動きの大き
いビデオ信号に対して符号化能率が低下する欠点があっ
た。また動きが大きい場合にも高能率で符号化する動き
補償フレーム間符号化方式では、最適予測ブロックを検
出するために非常に多くの高速演算を必要とするため、
装置規模が犬きくなり、価格が高くなる欠点があった。
いビデオ信号に対して符号化能率が低下する欠点があっ
た。また動きが大きい場合にも高能率で符号化する動き
補償フレーム間符号化方式では、最適予測ブロックを検
出するために非常に多くの高速演算を必要とするため、
装置規模が犬きくなり、価格が高くなる欠点があった。
(発明の目的)
本発明はこのような欠点を除去するため、背景用のフレ
ームメモリを設置し、人物が動いた後に映し出される背
景についても精度良く予測符号化するようにしたもので
、以下図面について詳細に説明する。
ームメモリを設置し、人物が動いた後に映し出される背
景についても精度良く予測符号化するようにしたもので
、以下図面について詳細に説明する。
(発明の構成および作用)
第1図は本発明の一実施例の構成を示すブロック図であ
って、送信部において、1はビデオ入力端子、2は入力
信号の帯域を制限する低域フィルタ、3は低域フィルタ
2の出力から同期信号を分離する同期分離回路、4は同
期分離回路3の出力に位相同期のとれた各種クロック情
報を発生し、クロックの必要な各回路に出力するクロッ
ク発生回路、5は低域フィルタ2の出力であるアナログ
ビデオ信号をディジタル信号に変換するA/D変換回路
、6はA/′D変換回路5の出力を所定の大きさのブロ
ックに分割して出力する前処理回路、7は符号化・復号
化済みの処理画像を記憶する第1の記憶回路、8は背景
画像を記憶する第2の記憶回路、9は前記前処理回路6
から供給される入力信号に対して予測誤差が小さくなる
方のブロックを前記第1の記憶回路7及び第2の記憶回
路8の出力の中から検出する最適予測ブロック検出回路
、10は最適予測ブロック検出回路9の出力に基づいて
、第1の記憶回路7及び第2の記憶回路8の出力の中か
ら該当するブロックの信号を選択して出力する選択回路
、11は前処理回路6の出力に対して選択回路10の出
力を予測値として引算をし予測誤差を出力する引算回路
、12は引算回路11の出力を量子化等して量子化代表
値を出力する予測誤差処理口−路、13は予測誤差処理
回路12の出力及び最適予測ブロック検出回路9の出力
に対し所定の符号を割当てる符号割当回路、14は符号
割当回路13の出力に対し画面上の位置すなわちアドレ
スを表わす情報を発生するアドレス情報発生回路、15
は第1の記憶回路7、第2の記憶回路8の内容と受信部
の夫々対応する記憶回路の内容とを一致させるだめの情
報を送出する誤シ制御情報送出回路、16は符号化の制
御状態を表わす情報を発生する符号化制御情報発生回路
、17はクロッ−り発生回路4の出力でタイミングを取
り前記符号割当回路13、アドレス情報発生回路14、
誤り制御情報送出回路15及び符号化制御情報発生回路
16の出力を時分割的に多重する多重回路、18は多重
回路17の出力を一旦記憶し伝送りロック発生回路19
の出力クロックで読み出すバッファメモリ、2゜はバッ
ファメモリ18の出力に対し伝送フレームを構成するフ
レーム構成回路、21はフレーム構成回路20の出力を
伝送路符号例えばAMI符号に変換シデータ出力端子2
2を介してディジタル伝送路に送出するディジタルイン
タフェース、また、23は前記予測誤差処理回路12の
出力と選択回路1゜の出力を加えて局部復号信号を出力
する加算回路、24は予測誤差処理回路12の出力を基
に画像の背景を検出する背景検出1回路、25は前記加
算回路23及び第2の記憶回路8の出力を受けて背景検
出回路24の出力により指定される領域の画素値を補正
して出力する記憶制御回路である。
って、送信部において、1はビデオ入力端子、2は入力
信号の帯域を制限する低域フィルタ、3は低域フィルタ
2の出力から同期信号を分離する同期分離回路、4は同
期分離回路3の出力に位相同期のとれた各種クロック情
報を発生し、クロックの必要な各回路に出力するクロッ
ク発生回路、5は低域フィルタ2の出力であるアナログ
ビデオ信号をディジタル信号に変換するA/D変換回路
、6はA/′D変換回路5の出力を所定の大きさのブロ
ックに分割して出力する前処理回路、7は符号化・復号
化済みの処理画像を記憶する第1の記憶回路、8は背景
画像を記憶する第2の記憶回路、9は前記前処理回路6
から供給される入力信号に対して予測誤差が小さくなる
方のブロックを前記第1の記憶回路7及び第2の記憶回
路8の出力の中から検出する最適予測ブロック検出回路
、10は最適予測ブロック検出回路9の出力に基づいて
、第1の記憶回路7及び第2の記憶回路8の出力の中か
ら該当するブロックの信号を選択して出力する選択回路
、11は前処理回路6の出力に対して選択回路10の出
力を予測値として引算をし予測誤差を出力する引算回路
、12は引算回路11の出力を量子化等して量子化代表
値を出力する予測誤差処理口−路、13は予測誤差処理
回路12の出力及び最適予測ブロック検出回路9の出力
に対し所定の符号を割当てる符号割当回路、14は符号
割当回路13の出力に対し画面上の位置すなわちアドレ
スを表わす情報を発生するアドレス情報発生回路、15
は第1の記憶回路7、第2の記憶回路8の内容と受信部
の夫々対応する記憶回路の内容とを一致させるだめの情
報を送出する誤シ制御情報送出回路、16は符号化の制
御状態を表わす情報を発生する符号化制御情報発生回路
、17はクロッ−り発生回路4の出力でタイミングを取
り前記符号割当回路13、アドレス情報発生回路14、
誤り制御情報送出回路15及び符号化制御情報発生回路
16の出力を時分割的に多重する多重回路、18は多重
回路17の出力を一旦記憶し伝送りロック発生回路19
の出力クロックで読み出すバッファメモリ、2゜はバッ
ファメモリ18の出力に対し伝送フレームを構成するフ
レーム構成回路、21はフレーム構成回路20の出力を
伝送路符号例えばAMI符号に変換シデータ出力端子2
2を介してディジタル伝送路に送出するディジタルイン
タフェース、また、23は前記予測誤差処理回路12の
出力と選択回路1゜の出力を加えて局部復号信号を出力
する加算回路、24は予測誤差処理回路12の出力を基
に画像の背景を検出する背景検出1回路、25は前記加
算回路23及び第2の記憶回路8の出力を受けて背景検
出回路24の出力により指定される領域の画素値を補正
して出力する記憶制御回路である。
受信側において、26はデータ入力端子、27は入力さ
れる伝送路符号例えばAMI符号を受信し、復号処理の
可能な信号例えばユニポーラの信号に変換するディジタ
ルインタフェース、28ハテイジタルインタフエース2
7の出力を受けて伝送路クロックを再生すると共に、復
号に必要な各種クロック信号を再生するクロック再生回
路、29はディジタルインタフェース27の出力の中か
ら伝送フレームを分解するフレーム分解回路、 30は
フレーム分解回路29の出力を一旦記憶し、記憶したデ
ータを復号速度に応じて読み出すバッファメモリ、31
はバッファメモリ3oの出力の中からアドレス情報を識
別してワード識別回路33に供給するアドレス情報識別
回路、32はバッファメモリ30の出力の中から誤り制
御情報を識別し、これを後述する第3の記憶回路35、
記憶制御回路40及び送信部の第1の記憶回路7、記憶
制御回路25、誤り制御情報送出回路15に供給すると
共に復号のための制御情報を識別して復号に必要な各回
路に供給する制御情報識別回路、33はバッファメモリ
30の出力の中から最適予測ブロックを表わす情報を識
別して後述する選択回路37に出力すると共に予測誤差
を表わすワードを識別して予測誤差復号回路34に出力
するワード識別回路、34はワード識別回路33の出力
を受けて予測誤差を復号する予測誤差復号回路、35は
復号済みの画像を記憶する第3の記憶回路、36は背景
画像を記憶する第4の記憶回路、37は第3の記憶回路
35第4の記憶回路36の出力の中からワード識別回路
33の出力によって指定されるブロックの信号を選択し
て出力する選択回路、38は選択回路37の出力と予測
誤差復号回路34の出力を加えて復号信号を出力する加
算回路、39は予測誤差復号回路34の出力を基に背景
を検出する・背景検出回路、40は前記第4の記憶回路
36及び加算回路38の出力を受けて背景検出回路39
の出力により指定される領域の画素値を補正して出力す
る記憶制御回路、41は加算回路38の出力を受けて並
べ換え、雑音除去等の処理を行う後処理回路、42は後
処理回路41から供給されるディジタル信号をアナログ
信号に変換するD/A変換回路、43はINA変換回路
42の出力を帯域制限してビデオ出力端子44に出力す
る低域フィルタである0 次にこれらの動作について説明する。ビデオ入力端子1
より入力されるビデオ信号例えばNTSC信号は、低域
フィルタ2・A/D変換回路5により所定の帯域例えば
4.2 MHzに制限され、4f8c(f8cはサブキ
ャリア周波数)の周波数で標本化され、例えば1サンプ
ル当り8ビツトのディジタル信号に符号化されて前処理
回路6に供給される。
れる伝送路符号例えばAMI符号を受信し、復号処理の
可能な信号例えばユニポーラの信号に変換するディジタ
ルインタフェース、28ハテイジタルインタフエース2
7の出力を受けて伝送路クロックを再生すると共に、復
号に必要な各種クロック信号を再生するクロック再生回
路、29はディジタルインタフェース27の出力の中か
ら伝送フレームを分解するフレーム分解回路、 30は
フレーム分解回路29の出力を一旦記憶し、記憶したデ
ータを復号速度に応じて読み出すバッファメモリ、31
はバッファメモリ3oの出力の中からアドレス情報を識
別してワード識別回路33に供給するアドレス情報識別
回路、32はバッファメモリ30の出力の中から誤り制
御情報を識別し、これを後述する第3の記憶回路35、
記憶制御回路40及び送信部の第1の記憶回路7、記憶
制御回路25、誤り制御情報送出回路15に供給すると
共に復号のための制御情報を識別して復号に必要な各回
路に供給する制御情報識別回路、33はバッファメモリ
30の出力の中から最適予測ブロックを表わす情報を識
別して後述する選択回路37に出力すると共に予測誤差
を表わすワードを識別して予測誤差復号回路34に出力
するワード識別回路、34はワード識別回路33の出力
を受けて予測誤差を復号する予測誤差復号回路、35は
復号済みの画像を記憶する第3の記憶回路、36は背景
画像を記憶する第4の記憶回路、37は第3の記憶回路
35第4の記憶回路36の出力の中からワード識別回路
33の出力によって指定されるブロックの信号を選択し
て出力する選択回路、38は選択回路37の出力と予測
誤差復号回路34の出力を加えて復号信号を出力する加
算回路、39は予測誤差復号回路34の出力を基に背景
を検出する・背景検出回路、40は前記第4の記憶回路
36及び加算回路38の出力を受けて背景検出回路39
の出力により指定される領域の画素値を補正して出力す
る記憶制御回路、41は加算回路38の出力を受けて並
べ換え、雑音除去等の処理を行う後処理回路、42は後
処理回路41から供給されるディジタル信号をアナログ
信号に変換するD/A変換回路、43はINA変換回路
42の出力を帯域制限してビデオ出力端子44に出力す
る低域フィルタである0 次にこれらの動作について説明する。ビデオ入力端子1
より入力されるビデオ信号例えばNTSC信号は、低域
フィルタ2・A/D変換回路5により所定の帯域例えば
4.2 MHzに制限され、4f8c(f8cはサブキ
ャリア周波数)の周波数で標本化され、例えば1サンプ
ル当り8ビツトのディジタル信号に符号化されて前処理
回路6に供給される。
第2図は前処理回路6の構成の一例を示す図であって6
01は色分離’]”DM回路、602は雑音除去回路、
603は走査変換回路である。本発明は入力信号として
NTSC信号やPAL信号のように輝度信号と色信号と
で構成されるコンポジット信号を対象としている。この
ような信号では色信号で変調した副搬送波(サブキャリ
ア)が輝度信号の高域に周波数多重されており、しかも
このサブキャリアの位相がフレーム毎に1800シフト
しているため、このままの形でフレーム間差分を符号化
しても高能率で符号化することはできない。色分離TD
M回路601は高能率符号化が可能なように信号形式を
変換するだめの回路であって、輝度信号Yと2つの色信
号CI * 02 (例えばI信号とQ信号)に分離し
、色信号について時間圧縮した信号を輝度信号の帰線消
去期間に時分割多重する。
01は色分離’]”DM回路、602は雑音除去回路、
603は走査変換回路である。本発明は入力信号として
NTSC信号やPAL信号のように輝度信号と色信号と
で構成されるコンポジット信号を対象としている。この
ような信号では色信号で変調した副搬送波(サブキャリ
ア)が輝度信号の高域に周波数多重されており、しかも
このサブキャリアの位相がフレーム毎に1800シフト
しているため、このままの形でフレーム間差分を符号化
しても高能率で符号化することはできない。色分離TD
M回路601は高能率符号化が可能なように信号形式を
変換するだめの回路であって、輝度信号Yと2つの色信
号CI * 02 (例えばI信号とQ信号)に分離し
、色信号について時間圧縮した信号を輝度信号の帰線消
去期間に時分割多重する。
第3図は色分離’]’DM回路601の出力であるTD
M信号のフォーマットとサンプル点の関係を表わす図で
あり、(a)はNTSC信号の一水平走査線の信号を示
し、Φ)はTDMカラーTV信号フォーマット を示す
。
M信号のフォーマットとサンプル点の関係を表わす図で
あり、(a)はNTSC信号の一水平走査線の信号を示
し、Φ)はTDMカラーTV信号フォーマット を示す
。
1ライン当シ455サンプルとし、最初の7サンプルで
カラーバーストの振幅値を伝送し、続く63サンプル、
385サンプルでそれぞれ色信号、輝度信号を伝送する
。ここで、C1信号は奇数ライン分のみ、C2信号は偶
数ライン分のみを伝送する。またs C’・♂信号は奇
数ラインのサンプル値を奇偶2ラインに分けて送出する
。
カラーバーストの振幅値を伝送し、続く63サンプル、
385サンプルでそれぞれ色信号、輝度信号を伝送する
。ここで、C1信号は奇数ライン分のみ、C2信号は偶
数ライン分のみを伝送する。またs C’・♂信号は奇
数ラインのサンプル値を奇偶2ラインに分けて送出する
。
雑音除去回路602は通常のノイズリジューサーの回路
構成で実現できる。即ち、微少なフレーム間差分を雑音
と見做して抑圧する。
構成で実現できる。即ち、微少なフレーム間差分を雑音
と見做して抑圧する。
走査線変換回路603は複数ライン分のメモリで構成さ
れる。
れる。
第4図は走査変換回路603の入出力信号のフォーマッ
トを表わし、(a)は雑音除去回路602の出力、(b
)は走査変換出力を示す。
トを表わし、(a)は雑音除去回路602の出力、(b
)は走査変換出力を示す。
この例は7ライン間の走査変換を行う場合であって、雑
音除去回路602の出力は(a)に示すように順次第1
ラインから第7ラインのメモリに書込む。
音除去回路602の出力は(a)に示すように順次第1
ラインから第7ラインのメモリに書込む。
書込まれたデータは走査変換出力の欄(b)に示すよウ
ニ、縦方向に並んだサンプルをX’t + XF +
””””’X1r X2 + X2・・・・・・・・
・< ’ ”+の順に読み出す。但し、XWのmはライ
ン番号、nはサンプル番号である。
ニ、縦方向に並んだサンプルをX’t + XF +
””””’X1r X2 + X2・・・・・・・・
・< ’ ”+の順に読み出す。但し、XWのmはライ
ン番号、nはサンプル番号である。
この走査変換は14ライン分のメモリを持ち、この中の
7ラインメモリに書込んでいる7ライン期間は他の7ラ
インメモリから読出し、次の7ライン期間には書込みを
行うメモリと読出しを行うメモリを切換えることにより
実現できる。走査変換されたデータは所定の時間だけ遅
延された後、最適予測ブロック検出回路9及び引算回路
11へ送出される。
7ラインメモリに書込んでいる7ライン期間は他の7ラ
インメモリから読出し、次の7ライン期間には書込みを
行うメモリと読出しを行うメモリを切換えることにより
実現できる。走査変換されたデータは所定の時間だけ遅
延された後、最適予測ブロック検出回路9及び引算回路
11へ送出される。
第1の記憶回路7には1フレーム前の画像すなわち前景
が記憶されている。第2の記憶回路8には背景が記憶さ
れている。
が記憶されている。第2の記憶回路8には背景が記憶さ
れている。
最適予測ブロック検出回路9は前処理回路6からの信号
を入力信号として、また第1の記憶回路7及び第2の記
憶回路の出力を予測信号として入力する。これらの信号
の内、−画面上同じ位置となるブロックについて予測誤
差を測定し、予測誤差が小さい方の記憶装置を指定する
情報を出力する。
を入力信号として、また第1の記憶回路7及び第2の記
憶回路の出力を予測信号として入力する。これらの信号
の内、−画面上同じ位置となるブロックについて予測誤
差を測定し、予測誤差が小さい方の記憶装置を指定する
情報を出力する。
第゛−5図は最適予測ブロック検出回路9の構成の一例
を示すブロック図で、901.902及び903は並列
展開回路、904は予測誤差累算回路、905は最適ブ
ロック検出回路である。
を示すブロック図で、901.902及び903は並列
展開回路、904は予測誤差累算回路、905は最適ブ
ロック検出回路である。
前処理回路6、第1の記憶回路7及び第2の記憶回路8
よシ供給される信号は全て同じフォーマットであシ、第
4図(b)の走査変換出力のフォーマットで入力される
。これらは並列展開回路901゜902、903により
Xi・・・・・・・・・Xlの7サンプル並列データに
変換される。これらの並列展開回路は並列出力可能なシ
フトレジスタによシ実現でき、これらの出力は予測誤差
回路904 K供給される。
よシ供給される信号は全て同じフォーマットであシ、第
4図(b)の走査変換出力のフォーマットで入力される
。これらは並列展開回路901゜902、903により
Xi・・・・・・・・・Xlの7サンプル並列データに
変換される。これらの並列展開回路は並列出力可能なシ
フトレジスタによシ実現でき、これらの出力は予測誤差
回路904 K供給される。
第6図は予測誤差累算回路904の動作を説明するため
の図であって、縦の欄は並列展開回路901の出力のブ
ロック内ライン番号を表わし、横の欄は並列展開回路9
02及び903の出力のブロック内ライン番号を表わす
。○印で示した交点の画素値間で予測誤差を計算し、太
線で接いだ7つの交点の予測誤差を累算する。
の図であって、縦の欄は並列展開回路901の出力のブ
ロック内ライン番号を表わし、横の欄は並列展開回路9
02及び903の出力のブロック内ライン番号を表わす
。○印で示した交点の画素値間で予測誤差を計算し、太
線で接いだ7つの交点の予測誤差を累算する。
第7図は第6図に示す7つの交点の累算回路の構成例で
あって、941は7組の引算回路、942は7組の−Q
M、 943はROM、 9.44は加算回路、945
はフリップフロップであり、図中Δ内の数はピット数を
示す。引算回路941は並列展開回路901より供給さ
れる入力データに対し、並列展開回路902又は903
の出力を予測値として引算をし予測誤差を出力する。R
OM 942は引算回路941の出力の絶対値が所定の
閾値以上の時″1″その他の時II □ IIを出力す
る。ROM 943はROM 942の出力をデコード
する。即ち7ビツトの入力の内11″となっている数を
デコードし、その数を例えば2の補数で表わして出力す
る。加算回路944とフリソフ゛フロップ945は累算
回路を構成する。フリップフロップ945は7ライン×
7サンブルの49サンプルで構成されるブロックの先頭
でその内容をリセットされ、以後その出力が加算回路9
44で加算される。従って、加算回路944のブロック
終了時点の出力SF及びpFは、そのブロック内の各サ
ンプルの内予測誤差が所定の閾値以上でありftサンプ
ルの数を表わす。このSFとPFの値を比較し、小さい
方のブロックが最適ブロックとなる。
あって、941は7組の引算回路、942は7組の−Q
M、 943はROM、 9.44は加算回路、945
はフリップフロップであり、図中Δ内の数はピット数を
示す。引算回路941は並列展開回路901より供給さ
れる入力データに対し、並列展開回路902又は903
の出力を予測値として引算をし予測誤差を出力する。R
OM 942は引算回路941の出力の絶対値が所定の
閾値以上の時″1″その他の時II □ IIを出力す
る。ROM 943はROM 942の出力をデコード
する。即ち7ビツトの入力の内11″となっている数を
デコードし、その数を例えば2の補数で表わして出力す
る。加算回路944とフリソフ゛フロップ945は累算
回路を構成する。フリップフロップ945は7ライン×
7サンブルの49サンプルで構成されるブロックの先頭
でその内容をリセットされ、以後その出力が加算回路9
44で加算される。従って、加算回路944のブロック
終了時点の出力SF及びpFは、そのブロック内の各サ
ンプルの内予測誤差が所定の閾値以上でありftサンプ
ルの数を表わす。このSFとPFの値を比較し、小さい
方のブロックが最適ブロックとなる。
この実施例では予測誤差の絶対値が所定の閾値以上とな
るサンプルの数を累算する方法について述べたが、この
他に予測誤差の絶対値を累算し、そのブロック当りの累
算値の大小を比較し、累算値が最小となるブロックを最
適予測ブロックとする方法もある。この時ROM 94
2は絶対値回路、ROM943は加算回路に置換えられ
る。
るサンプルの数を累算する方法について述べたが、この
他に予測誤差の絶対値を累算し、そのブロック当りの累
算値の大小を比較し、累算値が最小となるブロックを最
適予測ブロックとする方法もある。この時ROM 94
2は絶対値回路、ROM943は加算回路に置換えられ
る。
また、予測誤差の2乗平均値を累算し、そのブロック当
りの累算値の大小を比較して最適ブロックを識別する方
法もある。この時ROM 942は2乗平均回路、RO
M 943は加算回路に置換えられる。
りの累算値の大小を比較して最適ブロックを識別する方
法もある。この時ROM 942は2乗平均回路、RO
M 943は加算回路に置換えられる。
第7図に示した出力SF (背景用ブロック内の予測誤
差累算値)と、PF、(前景用ブロック内の予測誤差累
算値)は最適ブロック検出回路905において比較され
、小さい方の記憶回路を指定する情報を出力する。この
回路は比較回路で実現できる。
差累算値)と、PF、(前景用ブロック内の予測誤差累
算値)は最適ブロック検出回路905において比較され
、小さい方の記憶回路を指定する情報を出力する。この
回路は比較回路で実現できる。
選択回路10は最適予測ブロック検出回路9の出力に基
づいて第1の記憶回路7、第2の記憶回路8の出力の内
、指定される方のデータを選択して出力する。
づいて第1の記憶回路7、第2の記憶回路8の出力の内
、指定される方のデータを選択して出力する。
引算回路11により出力される予測誤差は予測誤差処理
回路12において所定の量子化特性に基づいて例えば1
5レベルの代表値に量子化される。
回路12において所定の量子化特性に基づいて例えば1
5レベルの代表値に量子化される。
ここでは予測誤差処理回路12を量子化回路で構成する
場合について述べだが、その他にフレーム差分の抑圧回
路・伸長回路を含むことも可能であるO 第8図は予測誤差累算回路904の一つの回路について
その詳細構成の一例を示すもので、9001〜9013
は引算回路、9014〜9026はROM、 、90
27〜9039は加算回路、9040〜9065はフリ
ップフロップ、9066〜9078はトライステート出
力のフリップフロップ、9079は7サンプル遅延回路
である。
場合について述べだが、その他にフレーム差分の抑圧回
路・伸長回路を含むことも可能であるO 第8図は予測誤差累算回路904の一つの回路について
その詳細構成の一例を示すもので、9001〜9013
は引算回路、9014〜9026はROM、 、90
27〜9039は加算回路、9040〜9065はフリ
ップフロップ、9066〜9078はトライステート出
力のフリップフロップ、9079は7サンプル遅延回路
である。
まず、走査変換回路603より人力される信号■は引算
回路2001〜2013に供給され、ここで前段の予測
誤差累算回路あるいは並列展開回路の出力d2〜d14
を引かれる。ROM 2014〜2026はそれぞれ接
続されている引算回路の出力の絶対値が所定の閾値以上
の時+11111その他の時″0”を出力する。
回路2001〜2013に供給され、ここで前段の予測
誤差累算回路あるいは並列展開回路の出力d2〜d14
を引かれる。ROM 2014〜2026はそれぞれ接
続されている引算回路の出力の絶対値が所定の閾値以上
の時+11111その他の時″0”を出力する。
次に加算回路9027〜9039と7リツプフロツプ9
040〜9052はそれぞれ対応する組で累算回路を構
成し、1ブロツク期間各RQMの出力値を累算する。フ
リップフロップ毎の累算結果はフリップフロップ905
3〜9065に記憶され(O−O)、その結果がトライ
ステート出力のフリップフロップ9066〜9078で
一本の信号系列に時分割多重され(h)それぞれ対応す
る垂直最適ブロックへ出力される。7サンプル遅延回路
は予測誤差累算回路あるいは並列展開回路から供給され
る信号(0〜(Ei))を7サンプル間遅延させて(0
〜Q)次段の予測誤差累算回路へ出力する。
040〜9052はそれぞれ対応する組で累算回路を構
成し、1ブロツク期間各RQMの出力値を累算する。フ
リップフロップ毎の累算結果はフリップフロップ905
3〜9065に記憶され(O−O)、その結果がトライ
ステート出力のフリップフロップ9066〜9078で
一本の信号系列に時分割多重され(h)それぞれ対応す
る垂直最適ブロックへ出力される。7サンプル遅延回路
は予測誤差累算回路あるいは並列展開回路から供給され
る信号(0〜(Ei))を7サンプル間遅延させて(0
〜Q)次段の予測誤差累算回路へ出力する。
第9図は、予測誤差累算回路204の隣接する2つ、9
04−2.904−3の信号タイムチャートを示す。
04−2.904−3の信号タイムチャートを示す。
この図に示すように49タイムスロツト後に予測誤差累
算データgが13個得られる。これを13タイムスロツ
トの時系列データhに変換して垂直最適ブ07り検出回
路に出力する。垂直最適ブロック検出回路(VBD )
は13個(915〜927)あシ、1つのVBD回路に
は横方向にある一定値で縦方向に13種(±6ライン)
の動きに対応したブロックのデータが入力される。
算データgが13個得られる。これを13タイムスロツ
トの時系列データhに変換して垂直最適ブ07り検出回
路に出力する。垂直最適ブロック検出回路(VBD )
は13個(915〜927)あシ、1つのVBD回路に
は横方向にある一定値で縦方向に13種(±6ライン)
の動きに対応したブロックのデータが入力される。
第10図は垂直最適ブロック検出回路の構成を示すもの
で、950は比較回路、951はカウンタ、952゜9
53は選択回路、954〜957はフリップフロップ、
958、959はトライステート出力のフリップフロッ
プである。比較回路950は予測誤差累算回路からの入
力値と7リツプフロツプ954の出力値を1タイムスロ
ツトごとに比較し、比較結果を選択回路952、953
へ出力する。選択回路952は比較回路950の検討結
果に基づき、2つの入力の内小さい方を選択する。フリ
ップフロップ954はブロックの先頭において、表わし
得る値の最大値を出力し、それ以後は選択回路952の
出力を記憶する。従って、この出力は13タイムスロツ
ト後には予測誤差累算回路からの入力信号の内、最も小
さいデータになる。フリップフロップ956は1ブロツ
クごとにフリップフロップ954の出力を記憶する。ト
ライステート出力のフリップフロップ958は他の垂直
最適ブロック検出回路内の同様のトライステート出力の
フリップフロップと7、イヤードORで接続され、各出
力は1本の信号系列に時分割多重され水平最適ブロック
検出回路へ出力される。
で、950は比較回路、951はカウンタ、952゜9
53は選択回路、954〜957はフリップフロップ、
958、959はトライステート出力のフリップフロッ
プである。比較回路950は予測誤差累算回路からの入
力値と7リツプフロツプ954の出力値を1タイムスロ
ツトごとに比較し、比較結果を選択回路952、953
へ出力する。選択回路952は比較回路950の検討結
果に基づき、2つの入力の内小さい方を選択する。フリ
ップフロップ954はブロックの先頭において、表わし
得る値の最大値を出力し、それ以後は選択回路952の
出力を記憶する。従って、この出力は13タイムスロツ
ト後には予測誤差累算回路からの入力信号の内、最も小
さいデータになる。フリップフロップ956は1ブロツ
クごとにフリップフロップ954の出力を記憶する。ト
ライステート出力のフリップフロップ958は他の垂直
最適ブロック検出回路内の同様のトライステート出力の
フリップフロップと7、イヤードORで接続され、各出
力は1本の信号系列に時分割多重され水平最適ブロック
検出回路へ出力される。
カウンタ951はブロック内のタイムスaノド番号を表
わす情報を出力する。この出力は選択回路953、フリ
ップフロップ955.957、トライステート出力の、
フリップフロップ959を介して出方され、選択回路9
52により最終的に選択されたデータのアドレス情報と
して水平ブロック検出側路へ出力される。この時、カウ
ンタ951は比較回路950を制御して、2つの入力が
等しい時は、上下、左右方向6サンプルづつの動き補償
範囲に対し、中心に近い方の値を選択するように動作さ
せる。
わす情報を出力する。この出力は選択回路953、フリ
ップフロップ955.957、トライステート出力の、
フリップフロップ959を介して出方され、選択回路9
52により最終的に選択されたデータのアドレス情報と
して水平ブロック検出側路へ出力される。この時、カウ
ンタ951は比較回路950を制御して、2つの入力が
等しい時は、上下、左右方向6サンプルづつの動き補償
範囲に対し、中心に近い方の値を選択するように動作さ
せる。
第11図は垂直最適ブロック検出回路の信号列を示、す
。
。
第12図は予測誤差処理回路12の構成例であって、1
21は抑圧回路、122は量子化回路、123は伸長回
路である。引算回路11より供給される予測誤差は抑圧
回路121において、所定の非線形特性に基づき抑圧さ
れる。この特性は数種類用意され、バッファメモリ18
の記憶量に応じて制御される。
21は抑圧回路、122は量子化回路、123は伸長回
路である。引算回路11より供給される予測誤差は抑圧
回路121において、所定の非線形特性に基づき抑圧さ
れる。この特性は数種類用意され、バッファメモリ18
の記憶量に応じて制御される。
記憶量が多い程抑圧率の高い特性に切換えられる。
この時、色信号と輝度信号にょシ特性を区別することも
可能である。抑圧されたデータは量子化回路122にお
いて所定の特性に基づき量子化される。
可能である。抑圧されたデータは量子化回路122にお
いて所定の特性に基づき量子化される。
この場合バッファメモリの記憶量に応じて特性を切換え
ることも可能である。量子化されたデータは符号割当回
路13に送られると共に、伸長回路123において、抑
圧回路121の逆特性に基づいて伸長される。抑圧回路
121、量子化回路122、伸長回路123は全てRO
Mで実現可能である。
ることも可能である。量子化されたデータは符号割当回
路13に送られると共に、伸長回路123において、抑
圧回路121の逆特性に基づいて伸長される。抑圧回路
121、量子化回路122、伸長回路123は全てRO
Mで実現可能である。
また、他の実施例として量子化回路122を前値DPC
M回路で置き換えることも可能である。この場合はフレ
ーム間差分値に対し、更にフレーム内の前値DPCM処
理を施すもので、フレーム間複合予測を行うことになる
。
M回路で置き換えることも可能である。この場合はフレ
ーム間差分値に対し、更にフレーム内の前値DPCM処
理を施すもので、フレーム間複合予測を行うことになる
。
さらに他の実施例として予測誤差処理回路12を直交変
換符号化回路で構成することも可能である。
換符号化回路で構成することも可能である。
第13図はこの場合の予測誤差処理回路12の構成例で
あって、124は直交変換回路、125は量子化回路、
126は直交逆変換回路である。直交変換回路124は
アダマール変換やcosine変換など任意の方式で構
成すること ができる。例えばアダマール変換について
説明すると、引算回路1工より入力されるデータをnサ
ンプルごとにブロック化し、このブロックをベクトルX
−(X1+ X2・・・・・・・・・Xn)tに対応
づけ、直交行列AによってY=AXの関係−讃換して、
各成分を量子化回路125において量子化する。量子化
特性は直交変換回路124において測定した情報量ある
いはバッファメモリ18の記憶量に応じて切換える場合
もある。直交逆変換回路126においてはX=A Yの
関係で逆変換し出力する。
あって、124は直交変換回路、125は量子化回路、
126は直交逆変換回路である。直交変換回路124は
アダマール変換やcosine変換など任意の方式で構
成すること ができる。例えばアダマール変換について
説明すると、引算回路1工より入力されるデータをnサ
ンプルごとにブロック化し、このブロックをベクトルX
−(X1+ X2・・・・・・・・・Xn)tに対応
づけ、直交行列AによってY=AXの関係−讃換して、
各成分を量子化回路125において量子化する。量子化
特性は直交変換回路124において測定した情報量ある
いはバッファメモリ18の記憶量に応じて切換える場合
もある。直交逆変換回路126においてはX=A Yの
関係で逆変換し出力する。
次に符号割当回路13について説明する。
第14図は符号割当回路13の構成例であって、131
、132は符号化回路、133は多重回路である。
、132は符号化回路、133は多重回路である。
予測誤差処理回路12より供給されるデータは例えば4
9サンプル毎にブロック化し、ブロック内の全サンプル
の値が零の時無効ブロックとし、出力を禁止する。その
他のブC+7りを有効ブロックとし、各サンプルのデー
タに所定の可変長符号を割当て出力する。ブロックの種
類を表わす情報をアドレス情報発生回路14へ供給し、
ここで無効ブロックに対し111111ピツト、有効ブ
ロックに対し110″エビツトを出力して、多重回路1
7でブロックの先頭に時分割多重する。
9サンプル毎にブロック化し、ブロック内の全サンプル
の値が零の時無効ブロックとし、出力を禁止する。その
他のブC+7りを有効ブロックとし、各サンプルのデー
タに所定の可変長符号を割当て出力する。ブロックの種
類を表わす情報をアドレス情報発生回路14へ供給し、
ここで無効ブロックに対し111111ピツト、有効ブ
ロックに対し110″エビツトを出力して、多重回路1
7でブロックの先頭に時分割多重する。
ここではブロック化して伝送する場合について述べたが
、他に、零の値についてはその連続する数を符号で伝送
する、いわゆるランレングス法によシ他の値のデータに
ついてはそのアドレスを符号で伝送する方法がある。こ
の場合もこれらのアドレス情報発生回路14より、多重
回路17に出方される。
、他に、零の値についてはその連続する数を符号で伝送
する、いわゆるランレングス法によシ他の値のデータに
ついてはそのアドレスを符号で伝送する方法がある。こ
の場合もこれらのアドレス情報発生回路14より、多重
回路17に出方される。
最適予測ブロック検出回路9より供給される情報は、こ
の情報が前景を指定している場合II□″を)又背景を
指定している場合+1111を、符号化回路132にお
いて割当てられる。多重回路133は符号化回路131
.132の出力を時分割多重し、多重回路17へ出力す
る。
の情報が前景を指定している場合II□″を)又背景を
指定している場合+1111を、符号化回路132にお
いて割当てられる。多重回路133は符号化回路131
.132の出力を時分割多重し、多重回路17へ出力す
る。
多重回路17は符号割当回路13、アドレス情報発生回
路14、誤り制御情報送出回路15及び符号化制御情報
発生回路16の出方を時分割多重する。
路14、誤り制御情報送出回路15及び符号化制御情報
発生回路16の出方を時分割多重する。
バッファメモリ18は不規則に入力されるデータを一旦
記憶し、伝送りロック発生回路19よシ供給される一定
のクロックで読出す。伝送りロック発生回路19、フレ
ーム構成回路201デイジタルインタフエース21はこ
の種の装置に関連する業者により容易に実現される従来
からの回路である。
記憶し、伝送りロック発生回路19よシ供給される一定
のクロックで読出す。伝送りロック発生回路19、フレ
ーム構成回路201デイジタルインタフエース21はこ
の種の装置に関連する業者により容易に実現される従来
からの回路である。
符号化制御情報発生回路16はバッファメモリ18の記
憶量を検出し、その記憶量に応じて、1サンプル置きに
符号化するサブ・サンプル符号化や、1フィールド置き
に符号化するフィールド駆落し等の符号化モードを決定
し、そのモードを表わす制御情報を、必要な各種回路に
供給する。
憶量を検出し、その記憶量に応じて、1サンプル置きに
符号化するサブ・サンプル符号化や、1フィールド置き
に符号化するフィールド駆落し等の符号化モードを決定
し、そのモードを表わす制御情報を、必要な各種回路に
供給する。
また、予測誤差処理回路12よシ出力されるデータは加
算回路23において、選択回路10の出力値に加えられ
、局部復号信号として第1の記憶回路7及び記憶制御回
路25に出力される。
算回路23において、選択回路10の出力値に加えられ
、局部復号信号として第1の記憶回路7及び記憶制御回
路25に出力される。
次に本発明の特徴である背景検出回路24、記憶制御回
路25について説明する。背景検出回路24は予測誤差
処理回路12から供給される値を受け、これが所定の閾
値未満の時背景と見做し、背景であることを表わす背景
情報″11+を記憶制御回路25に出力する。これは背
景検出回路24が閾値回路のみで構成される場合の実施
例であるが、他に上記閾値回路の出力を例えば6フレー
ム期間記憶し、6フレーム期間続けて、+1″であった
領域を背景と見做して背景情報を出力する場合もある。
路25について説明する。背景検出回路24は予測誤差
処理回路12から供給される値を受け、これが所定の閾
値未満の時背景と見做し、背景であることを表わす背景
情報″11+を記憶制御回路25に出力する。これは背
景検出回路24が閾値回路のみで構成される場合の実施
例であるが、他に上記閾値回路の出力を例えば6フレー
ム期間記憶し、6フレーム期間続けて、+1″であった
領域を背景と見做して背景情報を出力する場合もある。
更に上記ではサンプル単位で背景領域を識別する実施例
について述べたが、他K例えば7ライン×7サンプルの
ブロック単位で識別する場合もある。この場合、ブロッ
ク内の全サンプルが所定の閾値未満の時、このブロック
を背景領域と見做して背景情報を出力する。また、この
実施例ではブロック内の全サンプルが所定の閾値未満の
時背景としたが、他の実施例ではブロック内のサンプル
の内、所定の閾値を超えるサンプル数が所定の値以下の
時、このブロックを背景と見做す。
について述べたが、他K例えば7ライン×7サンプルの
ブロック単位で識別する場合もある。この場合、ブロッ
ク内の全サンプルが所定の閾値未満の時、このブロック
を背景領域と見做して背景情報を出力する。また、この
実施例ではブロック内の全サンプルが所定の閾値未満の
時背景としたが、他の実施例ではブロック内のサンプル
の内、所定の閾値を超えるサンプル数が所定の値以下の
時、このブロックを背景と見做す。
第15図は記憶制御回路25の実施例であって、251
は引算回路、252は差分識別回路、253は加算値制
御回路、254は加算回路、255は切換器である。引
算回路251は加算回路23より供給される局部復号値
から第2の記憶回路8の出力値を引き差分を出力する。
は引算回路、252は差分識別回路、253は加算値制
御回路、254は加算回路、255は切換器である。引
算回路251は加算回路23より供給される局部復号値
から第2の記憶回路8の出力値を引き差分を出力する。
差分識別回路252は引算回路251の出力が零か正か
負かの識別を行い識別情報を出力する。加算値制御回路
253は背景検出回路24の出力が1111である時、
差分識別回路252の出力に応じて出力値を切換える。
負かの識別を行い識別情報を出力する。加算値制御回路
253は背景検出回路24の出力が1111である時、
差分識別回路252の出力に応じて出力値を切換える。
即ち、差分識別回路252の出力が正を表わす時十m(
8ビット精度で表わした+rrV/256v)を、負を
表わす時−mを、零の時Oを出力する。又、背景検出回
路24の出力が10″の時Oを出力する。mの値は例え
ば1である。又、符号化制御情報発生回路16より供給
されるデータがサブサンプルモードを表わす時、その映
像フィールド期間は加算値制御回路253は0を出力す
る。同様にフィールド駆落しモードを表わす時、駆落し
されるフィールド期間は0を出力する。
8ビット精度で表わした+rrV/256v)を、負を
表わす時−mを、零の時Oを出力する。又、背景検出回
路24の出力が10″の時Oを出力する。mの値は例え
ば1である。又、符号化制御情報発生回路16より供給
されるデータがサブサンプルモードを表わす時、その映
像フィールド期間は加算値制御回路253は0を出力す
る。同様にフィールド駆落しモードを表わす時、駆落し
されるフィールド期間は0を出力する。
上記は加算値制御回路253を背景検出回路24、差分
識別回路252、及び符号化制御情報発生回路16の出
力のみに応じて動作するものKついて説明したが、次の
ように構成する場合もある。
識別回路252、及び符号化制御情報発生回路16の出
力のみに応じて動作するものKついて説明したが、次の
ように構成する場合もある。
第16図は加算値制御回路253の構成例であって、2
531はカウンタ、2532はAND回路、2533は
ROMである。カウンタ2531はクロック発生回路4
よυ供給すれるフレームパルスをカウントし、例えばn
フレーム(nは例えば6)毎に加算値制御の実行を許可
するための制御イネーブル信号として例えば1フレ一ム
期間″I11を出力する。この信号がI+()Wの時は
、背景検出回路24の出力がW1″であっても、AND
回路2532により110I′にされ、ROM2533
からは0が出力される。ROM 2533は第15図を
用いて説明した場合の加算値制御回路の機能を有すもの
である。
531はカウンタ、2532はAND回路、2533は
ROMである。カウンタ2531はクロック発生回路4
よυ供給すれるフレームパルスをカウントし、例えばn
フレーム(nは例えば6)毎に加算値制御の実行を許可
するための制御イネーブル信号として例えば1フレ一ム
期間″I11を出力する。この信号がI+()Wの時は
、背景検出回路24の出力がW1″であっても、AND
回路2532により110I′にされ、ROM2533
からは0が出力される。ROM 2533は第15図を
用いて説明した場合の加算値制御回路の機能を有すもの
である。
加算値制御回路253の出力は加算回路254において
、第2の記憶回路8の出力に加えられ、切換器255を
経由して第2の記憶回路8に供給される。
、第2の記憶回路8の出力に加えられ、切換器255を
経由して第2の記憶回路8に供給される。
第2の記憶回路8の内容を修正する時定数は上記m及び
nの値によシ決定される。
nの値によシ決定される。
上記の実施例では第2の記憶回路8に1フレ一ム分の記
憶容量を持つメモリ1個を設置する場合について述べた
。この場合背景用の第2の記憶回路8の内容を比較的短
かい時定数で修正しているため被写体である人物が静止
していると、この人物も背景と見做されこの信号も第2
の記憶回路8に記憶されてしまう。この結果、次にこの
人物が動いた後、背景が映し出されることKなるが、イ
2の記憶回路8の中には正しい背景の信号が記憶されて
いないため、予測精度を高めることができない。
憶容量を持つメモリ1個を設置する場合について述べた
。この場合背景用の第2の記憶回路8の内容を比較的短
かい時定数で修正しているため被写体である人物が静止
していると、この人物も背景と見做されこの信号も第2
の記憶回路8に記憶されてしまう。この結果、次にこの
人物が動いた後、背景が映し出されることKなるが、イ
2の記憶回路8の中には正しい背景の信号が記憶されて
いないため、予測精度を高めることができない。
この欠点を改良するために背景用のメモリを複数個もつ
実施例もある。1つのメモリは例えば6フレーム(n=
6)毎に修正制御を許可し、他の1つのメモリは例えば
極端な例としてn=ωとし、電源投入時に1度背景を書
込んだまま保持する方法もある。
実施例もある。1つのメモリは例えば6フレーム(n=
6)毎に修正制御を許可し、他の1つのメモリは例えば
極端な例としてn=ωとし、電源投入時に1度背景を書
込んだまま保持する方法もある。
第15図における切換器255は伝送路誤り対策及び電
源投入時の装置立上げ用に使用されるものであり、誤シ
制御情報送出回路15と合わせて説明する。
源投入時の装置立上げ用に使用されるものであり、誤シ
制御情報送出回路15と合わせて説明する。
誤シ制御情報送出回路15は第1の記憶回路7において
構成される記憶データのパリティ情報を供給され、これ
を多重回路17を経由して受信側に送出する。このパリ
ティ情報は通信の相手装置の受信部において受信され、
そこで受信部の記憶回路における記憶データのパリティ
情報と照合される。電源投入時には送信側の記憶データ
と受信側の記憶データが異なっているためパリティ情報
の照合で不一致が生じる。このため、受信側から送信側
に対巳でパリティ情報の不一致が生じたため記憶データ
のりフレッシュを要求するディマントリフレッシュ情報
を送出する。このディマントリフレッシュ情報は通信の
相手装置の(送信部から送出され、第1図に示す自装置
の受信部で受信されるOこのディマントリフレッシュ情
報は第1図の制御情報識別回路32において識別され、
送信部の第1の記憶回路7、誤り制御情報送出回路15
、及び記憶制御回路25に送出される。第1の記憶回路
7はこのディマントリフレッシュ情報を受けた後、次の
映像フレームの開始時点から1フレ一ム期間は出力を所
定の値例えば127/256Vにセットして所定のフレ
ーム間符号化処理を行う。値をセットされたフレームで
あることを識別するための情報すなわちメモリセット情
報が誤シ制御情報送出回路15から送出され多重回路1
7を経由して通信の相手装置の受信部において受信され
る。ここで受信されたメモリセント情報を検出し、この
情報に続く1映像フレ一ム期間の間記憶回路の出力を送
信側と同じ所定の値例えば127/256Vにセットし
て所定のフレーム間復号処理を行う。この結果1フレー
ム後には送信側の記憶データと受信側の記憶データは完
全に一致し、以後記憶データのパリティ情報の照合も伝
送路誤シが生じない限り不一致は生じない。
構成される記憶データのパリティ情報を供給され、これ
を多重回路17を経由して受信側に送出する。このパリ
ティ情報は通信の相手装置の受信部において受信され、
そこで受信部の記憶回路における記憶データのパリティ
情報と照合される。電源投入時には送信側の記憶データ
と受信側の記憶データが異なっているためパリティ情報
の照合で不一致が生じる。このため、受信側から送信側
に対巳でパリティ情報の不一致が生じたため記憶データ
のりフレッシュを要求するディマントリフレッシュ情報
を送出する。このディマントリフレッシュ情報は通信の
相手装置の(送信部から送出され、第1図に示す自装置
の受信部で受信されるOこのディマントリフレッシュ情
報は第1図の制御情報識別回路32において識別され、
送信部の第1の記憶回路7、誤り制御情報送出回路15
、及び記憶制御回路25に送出される。第1の記憶回路
7はこのディマントリフレッシュ情報を受けた後、次の
映像フレームの開始時点から1フレ一ム期間は出力を所
定の値例えば127/256Vにセットして所定のフレ
ーム間符号化処理を行う。値をセットされたフレームで
あることを識別するための情報すなわちメモリセット情
報が誤シ制御情報送出回路15から送出され多重回路1
7を経由して通信の相手装置の受信部において受信され
る。ここで受信されたメモリセント情報を検出し、この
情報に続く1映像フレ一ム期間の間記憶回路の出力を送
信側と同じ所定の値例えば127/256Vにセットし
て所定のフレーム間復号処理を行う。この結果1フレー
ム後には送信側の記憶データと受信側の記憶データは完
全に一致し、以後記憶データのパリティ情報の照合も伝
送路誤シが生じない限り不一致は生じない。
このディマントリフレッシュの発生間隔を減少させるた
め、伝送される符号化データに対し、誤シ訂正符号化・
復号化を行うための回路を設置することも可能である。
め、伝送される符号化データに対し、誤シ訂正符号化・
復号化を行うための回路を設置することも可能である。
本実施例ではディマントリフレッシュを1映像フレ一ム
単位で行う場合について述べたが、所定の大きさのブロ
ック単位で行う場合もある。
単位で行う場合について述べたが、所定の大きさのブロ
ック単位で行う場合もある。
また、本実施例では記憶データのセットを1映像フレー
ム期間行う場合について述べたが、1フレームを構成す
る2フイールドの内箱1フィールド期間のみ上述した方
法で記憶データのセットを行い、続く第2フィールド期
間は上記第1フイールドに対する局部復号値を予測値と
して用いるフィールド間符号化方式に切換えて所定の符
号化を行う場合もある。
ム期間行う場合について述べたが、1フレームを構成す
る2フイールドの内箱1フィールド期間のみ上述した方
法で記憶データのセットを行い、続く第2フィールド期
間は上記第1フイールドに対する局部復号値を予測値と
して用いるフィールド間符号化方式に切換えて所定の符
号化を行う場合もある。
以上では第1の記憶回路7のセット方法について述べた
が、次に第2の記憶回路8のセット方法について述べる
。この回路のセットは第15図に示した切換器255に
より行われる。切換器255は、上述したディマントリ
フレッシュにより第1の記憶回路7がセットされる映像
フレームから開始し1例えば30フレ一ム期間は加算回
路23から供給されるデータを接続する。このことによ
り、第2の記憶回路については送受間でパリティ情報の
照合を必要としない。
が、次に第2の記憶回路8のセット方法について述べる
。この回路のセットは第15図に示した切換器255に
より行われる。切換器255は、上述したディマントリ
フレッシュにより第1の記憶回路7がセットされる映像
フレームから開始し1例えば30フレ一ム期間は加算回
路23から供給されるデータを接続する。このことによ
り、第2の記憶回路については送受間でパリティ情報の
照合を必要としない。
以上の実施例では伝送誤り対策としてディマントリフレ
ッシュ方式を用いる場合について述べたが、他に第1の
記憶回路7及び第2の記憶回路8の記憶データを例えば
1映像フレ一ム当シ1ライン分周期的に伝送することに
より受信側の記憶回路の内容を強制的に送信側の内容に
一致させる場合もある。又、その他に1第1の記憶回路
7の記憶データのみを上述したように周期的に伝送し、
第2の記憶回路8については所定の一定周期ごとに第1
の記憶回路7のデータを用いてセットする場合もある。
ッシュ方式を用いる場合について述べたが、他に第1の
記憶回路7及び第2の記憶回路8の記憶データを例えば
1映像フレ一ム当シ1ライン分周期的に伝送することに
より受信側の記憶回路の内容を強制的に送信側の内容に
一致させる場合もある。又、その他に1第1の記憶回路
7の記憶データのみを上述したように周期的に伝送し、
第2の記憶回路8については所定の一定周期ごとに第1
の記憶回路7のデータを用いてセットする場合もある。
以上送信部について詳細に説明した。受信部については
第1図に示す構成であり、各部は送信部の対応する各部
と逆の機能で動作する。
第1図に示す構成であり、各部は送信部の対応する各部
と逆の機能で動作する。
受信部において、加算回路38によシ復号されたデータ
は後処理回路41により所定の処理が行われる。
は後処理回路41により所定の処理が行われる。
第17図は後処理回路41の構成例であって、411は
走査変換回路、412は雑音除去回路、413は・D−
TDM及び変調回路である。走査変換回路411は送信
側の走査変換回路603の逆変換を行う。雑−音除去回
路412は通常のノイズリジーーサの構成で実現でき、
動き補償符号化のために生じるブロック状の雑音を除去
する。D−TDM及び変調回路413は時分割多重され
ている輝度信号Yと色信号CHrC2を分離し、C1,
C,、信号を時間伸長した後、入力信号と同じ形式す々
わちNTSC信号あるいはPAL信号のようなコンポジ
ット信号の形式に変換する。
走査変換回路、412は雑音除去回路、413は・D−
TDM及び変調回路である。走査変換回路411は送信
側の走査変換回路603の逆変換を行う。雑−音除去回
路412は通常のノイズリジーーサの構成で実現でき、
動き補償符号化のために生じるブロック状の雑音を除去
する。D−TDM及び変調回路413は時分割多重され
ている輝度信号Yと色信号CHrC2を分離し、C1,
C,、信号を時間伸長した後、入力信号と同じ形式す々
わちNTSC信号あるいはPAL信号のようなコンポジ
ット信号の形式に変換する。
その出力はD/A変換回路42においてディジタル信号
からアナログ信号に変換され、低域フィルタ43におい
て、所定の帯域に制限された後ビデオ出力端子44に送
出される。
からアナログ信号に変換され、低域フィルタ43におい
て、所定の帯域に制限された後ビデオ出力端子44に送
出される。
以上の説明では7×7の大きさのブロック化を行う場合
について述べたが、nxmの場合についても同様に実現
できる。特に1ラインxmサンプルのブロックの場合に
は走査変換回路6o3、並列展開回路901.902.
903は不要である。
について述べたが、nxmの場合についても同様に実現
できる。特に1ラインxmサンプルのブロックの場合に
は走査変換回路6o3、並列展開回路901.902.
903は不要である。
(効 果)
以上説明したように、本発明は背景を記憶する第2の記
憶回路を設置し、被写体が移動した後に映し出される背
景について精度良く予測符号化できるようにしたため、
高能率符号化又は、ビットレートが規定されている場合
は高品質化を図れる利点がある。
憶回路を設置し、被写体が移動した後に映し出される背
景について精度良く予測符号化できるようにしたため、
高能率符号化又は、ビットレートが規定されている場合
は高品質化を図れる利点がある。
第1図は本発明の一実施例の構成を示すブロック図、゛
第2図は前処理回路の構成図、第3図はTDM信号のフ
ォーマットとサンプル点の関係を表わす図、第4図は走
査変換回路の人出方信号のフォーマットを示す図、第5
図は最適予測ブロック検出回路の構成を示す図、第6図
は予測誤差累算回路の動作説明図、第7図は累算回路の
構成説明図1第8図は予測誤差累算回路の詳細な構成を
示す図、第9図は予測誤差累算回路の信号タイムチャー
トの一例を示す図、第10図は垂直最適ブロック検出回
路の構成を示す図、第11図は第10図の信号列を示す
図、第12図及び第13図は予測誤差処理回路の構成例
、第14図は符号割当回路の構成例、第15図は記憶制
御回路の構成例、第16図は加算制御回路の構成例、第
17図は後処理回路の構成例を示す図である。 ■ ・・・・・・・・・ビデオ入力端子、2.43 ・
・・・・由・低域フィルタ、 3・・す・・・・・同期
分離回路、 4・囲・・・・クロック発生回路、 5・
・・・−・・A/D変換回路、6・・・・・・・・・前
処理回路、 7曲曲・第1の記憶回路、8・・・・・・
・・・第2の記憶回路、 9・・・由・・・最適予測ブ
ロック検出回路、10.37.’952,953・曲・
・・・選択回路、 11.2si、 941.9001
〜9o13・・曲・・・引算回路、12・・曲・・・予
測誤差処理回路、13・・・・・・・・・符号割当回路
、14°曲・・・アドレス情報発生回路、15・・山・
・・・誤シ制御情報送出回路、16・・・・・・・・・
符号化制御情報発生回路、17.133・・・・・・・
・・多重回路、’18.30・・・用…バッファメモリ
、19・・・・・・・・・伝送りロック発生回路、2o
・・曲・・・フレーム構成回路、21.27・・・・曲
・ディジタルインタフェース、22・・・・・川・デー
タ出力端子、23.38゜254、944.9027〜
9039・・・・・四節算回路、24、39・・・・・
・・・・背景検出回路、25.40・・・・曲・記憶制
御回路、26・・・・・・・・データ入力端子、28・
曲・・・・クロック再生回路、29・・・・・・・・・
フレーム分解回路、31・・・・・・・・・アドレス情
報識別回路、32・・・・・・・・・制御情報識別回路
、 33・・・・・・・・ワード識別回路、34・・・
・・曲予測誤差復号回路、・35・・・・・・・・・第
3の記憶回路、36・曲・・・・第4の記憶回路、 4
1・・・・・・・・・後処理回路、42・・・・・・・
・・D/A変換回路、44・・・・・・・・・ビデオ出
力端子、121・・・・・・・・・抑圧回路、122,
125・・・・・・・・・量子化回路、123・・・・
・・・・・伸長回路、124・・・・・・・・・直交変
換回路、126・・・・・・・・直交逆変換回路、13
1、132・・・・・・・・・符号化回路、252・・
・・・・・・・差分識別回路、253・・・・・・・・
・加算値制御回路、255・、・切換器、 411,6
03・・・・・・・・・走査変換回路、412.602
・・・・・・・・雑音除去回路、413・・・・・・・
・・D −TDM及び変調回路、 601・・・・・・
・・色分離TDM回路、901、902.903・・・
・・・・・・並列展開回路、904・・・・・・・・・
子側誤差累算回路、905・6.・・・・・・最適ブロ
ック検出回路、915〜927・・・・・・・・・垂直
最適ブロック検出回路、 942.943.2533.
9014〜9026・・・・・・・ROM 、 94
5.954〜957.9040〜9065・・・・・・
・・・フリップ70ツブ、950・・・・・・・・・比
較回路、951、2531・・・・・・・・・カウンタ
、 958.959.9066〜9078・・・・・・
・・・ トライステート出力のフリップフロップ、25
32・・・・・・・・・AND回路、9079・・・・
・・・・・ 7、サンプル遅延回路。
第2図は前処理回路の構成図、第3図はTDM信号のフ
ォーマットとサンプル点の関係を表わす図、第4図は走
査変換回路の人出方信号のフォーマットを示す図、第5
図は最適予測ブロック検出回路の構成を示す図、第6図
は予測誤差累算回路の動作説明図、第7図は累算回路の
構成説明図1第8図は予測誤差累算回路の詳細な構成を
示す図、第9図は予測誤差累算回路の信号タイムチャー
トの一例を示す図、第10図は垂直最適ブロック検出回
路の構成を示す図、第11図は第10図の信号列を示す
図、第12図及び第13図は予測誤差処理回路の構成例
、第14図は符号割当回路の構成例、第15図は記憶制
御回路の構成例、第16図は加算制御回路の構成例、第
17図は後処理回路の構成例を示す図である。 ■ ・・・・・・・・・ビデオ入力端子、2.43 ・
・・・・由・低域フィルタ、 3・・す・・・・・同期
分離回路、 4・囲・・・・クロック発生回路、 5・
・・・−・・A/D変換回路、6・・・・・・・・・前
処理回路、 7曲曲・第1の記憶回路、8・・・・・・
・・・第2の記憶回路、 9・・・由・・・最適予測ブ
ロック検出回路、10.37.’952,953・曲・
・・・選択回路、 11.2si、 941.9001
〜9o13・・曲・・・引算回路、12・・曲・・・予
測誤差処理回路、13・・・・・・・・・符号割当回路
、14°曲・・・アドレス情報発生回路、15・・山・
・・・誤シ制御情報送出回路、16・・・・・・・・・
符号化制御情報発生回路、17.133・・・・・・・
・・多重回路、’18.30・・・用…バッファメモリ
、19・・・・・・・・・伝送りロック発生回路、2o
・・曲・・・フレーム構成回路、21.27・・・・曲
・ディジタルインタフェース、22・・・・・川・デー
タ出力端子、23.38゜254、944.9027〜
9039・・・・・四節算回路、24、39・・・・・
・・・・背景検出回路、25.40・・・・曲・記憶制
御回路、26・・・・・・・・データ入力端子、28・
曲・・・・クロック再生回路、29・・・・・・・・・
フレーム分解回路、31・・・・・・・・・アドレス情
報識別回路、32・・・・・・・・・制御情報識別回路
、 33・・・・・・・・ワード識別回路、34・・・
・・曲予測誤差復号回路、・35・・・・・・・・・第
3の記憶回路、36・曲・・・・第4の記憶回路、 4
1・・・・・・・・・後処理回路、42・・・・・・・
・・D/A変換回路、44・・・・・・・・・ビデオ出
力端子、121・・・・・・・・・抑圧回路、122,
125・・・・・・・・・量子化回路、123・・・・
・・・・・伸長回路、124・・・・・・・・・直交変
換回路、126・・・・・・・・直交逆変換回路、13
1、132・・・・・・・・・符号化回路、252・・
・・・・・・・差分識別回路、253・・・・・・・・
・加算値制御回路、255・、・切換器、 411,6
03・・・・・・・・・走査変換回路、412.602
・・・・・・・・雑音除去回路、413・・・・・・・
・・D −TDM及び変調回路、 601・・・・・・
・・色分離TDM回路、901、902.903・・・
・・・・・・並列展開回路、904・・・・・・・・・
子側誤差累算回路、905・6.・・・・・・最適ブロ
ック検出回路、915〜927・・・・・・・・・垂直
最適ブロック検出回路、 942.943.2533.
9014〜9026・・・・・・・ROM 、 94
5.954〜957.9040〜9065・・・・・・
・・・フリップ70ツブ、950・・・・・・・・・比
較回路、951、2531・・・・・・・・・カウンタ
、 958.959.9066〜9078・・・・・・
・・・ トライステート出力のフリップフロップ、25
32・・・・・・・・・AND回路、9079・・・・
・・・・・ 7、サンプル遅延回路。
Claims (1)
- 【特許請求の範囲】 (1)送信部において、入力されるアナログビデオ信号
をディジタル信号に変換するA/11変換回路と、その
A/D変換回路の出力を受けて所定の大きさのブロック
4の信号に並べ換えて出力する前処理回路と、符号化済
みの処理画像を記憶する第1の記憶回路と、背景画像を
記憶する第2の記憶回路と、前記第1及び第2の記憶回
路の出力を受けてこれらを前記ブロックと同じ大きさの
ブロック毎の信号に並べ換えて予測値とし、前記前処理
回路から入力される各ブロック毎の信号に対し予測誤差
の小さい方のブロックである最適予測ブロックを検出す
る最適予測ブロック検出回路と、前記第1及び第2の記
憶回路の出力を受けて前記最適予測ブロック検出回路に
よシ指定されるブロックの信号を選択して出力する選択
回路と、その選択回路の出力を予測値として前記前処理
回路の出力から差し引いて予測誤差を出力する引算回路
と、この予測誤差値を量子化して量子化代表値を出力す
る予測誤差処理回路と、この量子化代表値を前記選択回
路の出力に加えて局部涛号信号を出力する加算回路と、
前記量子化代表値を受けて画像の背景を検出する背景検
出回路と、前記加算回路および第2の記憶回路の出力を
受け、前記背景検出回路の出力により背景として指定さ
れた領域における第2の記憶回路の内容を補正する記憶
制御回路と、前記予測誤差処理回路および最適予測ブロ
ック検出回路の出力に対し所定の符号を割シ当てる符号
割当回路と、その符号割当回路の出力に対し画像上の位
置であるアドレスを指定するアドレス情報発生回路と、
前記第1及び第2の記憶回路の出力を受けて誤り制御情
報を送出する誤シ制御情報送出回路と、前記アドレス情
報発生回路や符号割当回路等の出力を時分割多重する多
重回路と、その多重回路の出力を一旦記憶し伝送路側の
クロックで読み出す速度平滑用バッファメモリと、その
バッファメモリの記憶量を検出し記憶量に応じて符号化
モードを決定し符号化制御情報を発生する符号化制御情
報発生回路とを含み、 受信部において、受信したデータを伝送路クロックで一
旦書込み復号速度で読み出すバッファメモリと、そのバ
ッファメモリの出力から各種制御情報を識別する制御情
報識別回路と、アドレス情報を識別するアドレス情報識
別回路と、最適予測ブロックを表わすワードおよび量子
化代表値を表わすワードを識別するワード識別回路と、
そのワード識別回路の出力を受けて予測誤差を復号する
予測誤差復号回路と、復号済みの画像を記憶する第3の
記憶回路と、背景画像を記憶する第4の記憶回路と、前
記第3及び第4の記憶回路の出力を受けて前記ワード識
別回路の出力である最適予測ブロック情報によシ指定さ
れるブロックの信号を出力する選択回路と、その選択回
路の出力と前記予測誤差復号回路の出力を加える加算回
路と、前記予測誤差復号回路の出力を受けて画像の背景
を検出する背景検出回路と、前記加算回路および第4の
記憶回路の出力を受け、前記背景検出回路の出力によシ
背景として指定された領域における第4の記憶回路の内
容を補正する記憶制御回路と、前記加算回路の出力を受
けてデータの並べ換え等を行う後処理回路と、その後処
理回路の出力であるディジタル信号をアナログ信号に変
換するD/A変換回路とを含み、被写体が動いた後に映
し出される背景に対して精度良く予測符号化を行うこと
を特徴とするフレーム間符号化装置。 (2) 背景検出回路が、予測誤差処理回路から供給
される値を受け、これが所定の閾値未満の時背景と見做
し、背景であることを表わす情報をサンプル単位に出力
するように構成することを特徴とする特許請求の範囲第
(1)項記載のフレーム間符号化装置。 (3)背景検出回路が、予測誤差処理回路もしくは符号
割当回路から供給されるデータを受け、所定の大きさの
ブロック内の全サンプルの値が所定の閾値未満の時背景
と見做し、背景であることを表わす情報をブロック単位
に出力するように構成することを特徴とする特許請求の
範囲第(1)項記載のフレーム間符号化装置。 ((イ) 背景検出回路が、予測誤差処理回路もしくは
符号割当回路から供給されるデータを受け、所定の大き
さのブロックの内サンプル値が所定の閾値未満となるサ
ンプルの数が所定の値以上となる時、このブロックを背
景と見做し、背景であることを表わす情報をブロック単
位に出力するように構成することを特徴とする特許請求
の範囲第(1)項記載のフレーム間符号化装置。 (5) 背景検出回路が、予測誤差処理回路もしくは
符号割当回路から供給されるデータを受け、このデータ
が所定の複数フレームの間続けて、所定の閾値未満とな
る時、背景と見做し背景であることを表わす情報を出力
するように構成することを特徴とする特許請求の範囲第
(1)項記載のフレーム間符号化装置。 (6) 記憶制御回路に加算回路の出力から第2の記
憶回路の出力を引く引算回路を含み、背景検出回路の出
力が背景であることを表わしている場合、前記引算回路
の出力の正負に対応して所定の正負の値を第2の記憶回
路の出力に加え、その結果を第2の記憶回路に書込むよ
うに構成することを特徴とする特許請求の範囲第(1)
項記載のフレーム間符号化装置。 (7) 記憶制御回路による第2の記憶回路の記憶デ
ータの修正を所定の周期毎に可能とするように前記記憶
制御回路を構成することを特徴とする特許請求の範囲第
(6)項記載のフレーム間符号化装置。 (8) 第2の記憶回路に複数個のフレームメモリを
含むことを特徴とする特許請求の範囲第(1)項記載の
フレーム間符号化装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068351A JPS59194589A (ja) | 1983-04-20 | 1983-04-20 | 背景予測フレーム間符号化装置 |
DE8484400771T DE3462572D1 (en) | 1983-04-20 | 1984-04-18 | Interframe coding method and apparatus therefor |
EP84400771A EP0123616B1 (en) | 1983-04-20 | 1984-04-18 | Interframe coding method and apparatus therefor |
US06/602,405 US4591909A (en) | 1983-04-20 | 1984-04-20 | Interframe coding method and apparatus therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068351A JPS59194589A (ja) | 1983-04-20 | 1983-04-20 | 背景予測フレーム間符号化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59194589A true JPS59194589A (ja) | 1984-11-05 |
JPS6359313B2 JPS6359313B2 (ja) | 1988-11-18 |
Family
ID=13371316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58068351A Granted JPS59194589A (ja) | 1983-04-20 | 1983-04-20 | 背景予測フレーム間符号化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59194589A (ja) |
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JPS6359313B2 (ja) | 1988-11-18 |
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