JPS59194589A

JPS59194589A - 背景予測フレーム間符号化装置

Info

Publication number: JPS59194589A
Application number: JP58068351A
Authority: JP
Inventors: Hideo Kuroda; 英夫黒田; Naoki Takegawa; 直樹武川
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-04-20
Filing date: 1983-04-20
Publication date: 1984-11-05
Also published as: JPS6359313B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の属する分野）本発明は被写体が動すた後に映し出される画像に対して
精度の良い予測を行い、高能率で符号化するフレー−ム
間符号化装置に関するものである。

（従来の技術）ビデオ信号のフレーム間相関を利用して高能率で符号化
する方式にフレーム間符号化方式がある。

フレーム間符号化方式は入力されるビデオ信号の予測値
として１フレーム前の画素値を用い、その予測誤差を符
号化して伝送するもので、画像の動きが小さいことを前
提としておシ、テレビ会議のように被写体の動きが小さ
いものを対象としている。このため、画像の動きが大き
い場合、予測が合わなくなり、符号化能率が低下するこ
とになる。

動きが大きい場合にも予測精度を高くする方法として動
き補償フレーム間符号化方式がある。

この方式では入力信号を所定の大きさ１例えば７ライン
スフ画素のブロックに分割し、このブロックに対し１フ
レーム前の同じ位置のブロックや１フレーム前で上下方
向に±ｍライン（例えばｍ−１〜６）及び左右方向に±
ｎ画素（例えばｎ＝１〜６）ずれた位置のブロックを抽
出し、入力信号との間の予測誤差が最も小さくなるクロ
ッ・りを選択する。

このように従来のフレーム間符号化方式では動きの大き
いビデオ信号に対して符号化能率が低下する欠点があっ
た。また動きが大きい場合にも高能率で符号化する動き
補償フレーム間符号化方式では、最適予測ブロックを検
出するために非常に多くの高速演算を必要とするため、
装置規模が犬きくなり、価格が高くなる欠点があった。

（発明の目的）本発明はこのような欠点を除去するため、背景用のフレ
ームメモリを設置し、人物が動いた後に映し出される背
景についても精度良く予測符号化するようにしたもので
、以下図面について詳細に説明する。

（発明の構成および作用）第１図は本発明の一実施例の構成を示すブロック図であ
って、送信部において、１はビデオ入力端子、２は入力
信号の帯域を制限する低域フィルタ、３は低域フィルタ
２の出力から同期信号を分離する同期分離回路、４は同
期分離回路３の出力に位相同期のとれた各種クロック情
報を発生し、クロックの必要な各回路に出力するクロッ
ク発生回路、５は低域フィルタ２の出力であるアナログ
ビデオ信号をディジタル信号に変換するＡ／Ｄ変換回路
、６はＡ／′Ｄ変換回路５の出力を所定の大きさのブロ
ックに分割して出力する前処理回路、７は符号化・復号
化済みの処理画像を記憶する第１の記憶回路、８は背景
画像を記憶する第２の記憶回路、９は前記前処理回路６
から供給される入力信号に対して予測誤差が小さくなる
方のブロックを前記第１の記憶回路７及び第２の記憶回
路８の出力の中から検出する最適予測ブロック検出回路
、１０は最適予測ブロック検出回路９の出力に基づいて
、第１の記憶回路７及び第２の記憶回路８の出力の中か
ら該当するブロックの信号を選択して出力する選択回路
、１１は前処理回路６の出力に対して選択回路１０の出
力を予測値として引算をし予測誤差を出力する引算回路
、１２は引算回路１１の出力を量子化等して量子化代表
値を出力する予測誤差処理口−路、１３は予測誤差処理
回路１２の出力及び最適予測ブロック検出回路９の出力
に対し所定の符号を割当てる符号割当回路、１４は符号
割当回路１３の出力に対し画面上の位置すなわちアドレ
スを表わす情報を発生するアドレス情報発生回路、１５
は第１の記憶回路７、第２の記憶回路８の内容と受信部
の夫々対応する記憶回路の内容とを一致させるだめの情
報を送出する誤シ制御情報送出回路、１６は符号化の制
御状態を表わす情報を発生する符号化制御情報発生回路
、１７はクロッ−り発生回路４の出力でタイミングを取
り前記符号割当回路１３、アドレス情報発生回路１４、
誤り制御情報送出回路１５及び符号化制御情報発生回路
１６の出力を時分割的に多重する多重回路、１８は多重
回路１７の出力を一旦記憶し伝送りロック発生回路１９
の出力クロックで読み出すバッファメモリ、２゜はバッ
ファメモリ１８の出力に対し伝送フレームを構成するフ
レーム構成回路、２１はフレーム構成回路２０の出力を
伝送路符号例えばＡＭＩ符号に変換シデータ出力端子２
２を介してディジタル伝送路に送出するディジタルイン
タフェース、また、２３は前記予測誤差処理回路１２の
出力と選択回路１゜の出力を加えて局部復号信号を出力
する加算回路、２４は予測誤差処理回路１２の出力を基
に画像の背景を検出する背景検出１回路、２５は前記加
算回路２３及び第２の記憶回路８の出力を受けて背景検
出回路２４の出力により指定される領域の画素値を補正
して出力する記憶制御回路である。

受信側において、２６はデータ入力端子、２７は入力さ
れる伝送路符号例えばＡＭＩ符号を受信し、復号処理の
可能な信号例えばユニポーラの信号に変換するディジタ
ルインタフェース、２８ハテイジタルインタフエース２
７の出力を受けて伝送路クロックを再生すると共に、復
号に必要な各種クロック信号を再生するクロック再生回
路、２９はディジタルインタフェース２７の出力の中か
ら伝送フレームを分解するフレーム分解回路、　３０は
フレーム分解回路２９の出力を一旦記憶し、記憶したデ
ータを復号速度に応じて読み出すバッファメモリ、３１
はバッファメモリ３ｏの出力の中からアドレス情報を識
別してワード識別回路３３に供給するアドレス情報識別
回路、３２はバッファメモリ３０の出力の中から誤り制
御情報を識別し、これを後述する第３の記憶回路３５、
記憶制御回路４０及び送信部の第１の記憶回路７、記憶
制御回路２５、誤り制御情報送出回路１５に供給すると
共に復号のための制御情報を識別して復号に必要な各回
路に供給する制御情報識別回路、３３はバッファメモリ
３０の出力の中から最適予測ブロックを表わす情報を識
別して後述する選択回路３７に出力すると共に予測誤差
を表わすワードを識別して予測誤差復号回路３４に出力
するワード識別回路、３４はワード識別回路３３の出力
を受けて予測誤差を復号する予測誤差復号回路、３５は
復号済みの画像を記憶する第３の記憶回路、３６は背景
画像を記憶する第４の記憶回路、３７は第３の記憶回路
３５第４の記憶回路３６の出力の中からワード識別回路
３３の出力によって指定されるブロックの信号を選択し
て出力する選択回路、３８は選択回路３７の出力と予測
誤差復号回路３４の出力を加えて復号信号を出力する加
算回路、３９は予測誤差復号回路３４の出力を基に背景
を検出する・背景検出回路、４０は前記第４の記憶回路
３６及び加算回路３８の出力を受けて背景検出回路３９
の出力により指定される領域の画素値を補正して出力す
る記憶制御回路、４１は加算回路３８の出力を受けて並
べ換え、雑音除去等の処理を行う後処理回路、４２は後
処理回路４１から供給されるディジタル信号をアナログ
信号に変換するＤ／Ａ変換回路、４３はＩＮＡ変換回路
４２の出力を帯域制限してビデオ出力端子４４に出力す
る低域フィルタである０次にこれらの動作について説明する。ビデオ入力端子１
より入力されるビデオ信号例えばＮＴＳＣ信号は、低域
フィルタ２・Ａ／Ｄ変換回路５により所定の帯域例えば
４．２　ＭＨｚに制限され、４ｆ８ｃ（ｆ８ｃはサブキ
ャリア周波数）の周波数で標本化され、例えば１サンプ
ル当り８ビツトのディジタル信号に符号化されて前処理
回路６に供給される。

第２図は前処理回路６の構成の一例を示す図であって６
０１は色分離’］”ＤＭ回路、６０２は雑音除去回路、
６０３は走査変換回路である。本発明は入力信号として
ＮＴＳＣ信号やＰＡＬ信号のように輝度信号と色信号と
で構成されるコンポジット信号を対象としている。この
ような信号では色信号で変調した副搬送波（サブキャリ
ア）が輝度信号の高域に周波数多重されており、しかも
このサブキャリアの位相がフレーム毎に１８００シフト
しているため、このままの形でフレーム間差分を符号化
しても高能率で符号化することはできない。色分離ＴＤ
Ｍ回路６０１は高能率符号化が可能なように信号形式を
変換するだめの回路であって、輝度信号Ｙと２つの色信
号ＣＩ　＊　０２　（例えばＩ信号とＱ信号）に分離し
、色信号について時間圧縮した信号を輝度信号の帰線消
去期間に時分割多重する。

第３図は色分離’］’ＤＭ回路６０１の出力であるＴＤ
Ｍ信号のフォーマットとサンプル点の関係を表わす図で
あり、（ａ）はＮＴＳＣ信号の一水平走査線の信号を示
し、Φ）はＴＤＭカラーＴＶ信号フォーマット　を示す
。

１ライン当シ４５５サンプルとし、最初の７サンプルで
カラーバーストの振幅値を伝送し、続く６３サンプル、
３８５サンプルでそれぞれ色信号、輝度信号を伝送する
。ここで、Ｃ１信号は奇数ライン分のみ、Ｃ２信号は偶
数ライン分のみを伝送する。またｓ　Ｃ’・♂信号は奇
数ラインのサンプル値を奇偶２ラインに分けて送出する
。

雑音除去回路６０２は通常のノイズリジューサーの回路
構成で実現できる。即ち、微少なフレーム間差分を雑音
と見做して抑圧する。

走査線変換回路６０３は複数ライン分のメモリで構成さ
れる。

第４図は走査変換回路６０３の入出力信号のフォーマッ
トを表わし、（ａ）は雑音除去回路６０２の出力、（ｂ
）は走査変換出力を示す。

この例は７ライン間の走査変換を行う場合であって、雑
音除去回路６０２の出力は（ａ）に示すように順次第１
ラインから第７ラインのメモリに書込む。

書込まれたデータは走査変換出力の欄（ｂ）に示すよウ
ニ、縦方向に並んだサンプルをＸ’ｔ　＋　ＸＦ　＋　
””””’Ｘ１ｒ　　Ｘ２　＋　Ｘ２・・・・・・・・
・＜　’　”＋の順に読み出す。但し、ＸＷのｍはライ
ン番号、ｎはサンプル番号である。

この走査変換は１４ライン分のメモリを持ち、この中の
７ラインメモリに書込んでいる７ライン期間は他の７ラ
インメモリから読出し、次の７ライン期間には書込みを
行うメモリと読出しを行うメモリを切換えることにより
実現できる。走査変換されたデータは所定の時間だけ遅
延された後、最適予測ブロック検出回路９及び引算回路
１１へ送出される。

第１の記憶回路７には１フレーム前の画像すなわち前景
が記憶されている。第２の記憶回路８には背景が記憶さ
れている。

最適予測ブロック検出回路９は前処理回路６からの信号
を入力信号として、また第１の記憶回路７及び第２の記
憶回路の出力を予測信号として入力する。これらの信号
の内、−画面上同じ位置となるブロックについて予測誤
差を測定し、予測誤差が小さい方の記憶装置を指定する
情報を出力する。

第゛−５図は最適予測ブロック検出回路９の構成の一例
を示すブロック図で、９０１．９０２及び９０３は並列
展開回路、９０４は予測誤差累算回路、９０５は最適ブ
ロック検出回路である。

前処理回路６、第１の記憶回路７及び第２の記憶回路８
よシ供給される信号は全て同じフォーマットであシ、第
４図（ｂ）の走査変換出力のフォーマットで入力される
。これらは並列展開回路９０１゜９０２、９０３により
Ｘｉ・・・・・・・・・Ｘｌの７サンプル並列データに
変換される。これらの並列展開回路は並列出力可能なシ
フトレジスタによシ実現でき、これらの出力は予測誤差
回路９０４　Ｋ供給される。

第６図は予測誤差累算回路９０４の動作を説明するため
の図であって、縦の欄は並列展開回路９０１の出力のブ
ロック内ライン番号を表わし、横の欄は並列展開回路９
０２及び９０３の出力のブロック内ライン番号を表わす
。○印で示した交点の画素値間で予測誤差を計算し、太
線で接いだ７つの交点の予測誤差を累算する。

第７図は第６図に示す７つの交点の累算回路の構成例で
あって、９４１は７組の引算回路、９４２は７組の−Ｑ
Ｍ、　９４３はＲＯＭ、　９．４４は加算回路、９４５
はフリップフロップであり、図中Δ内の数はピット数を
示す。引算回路９４１は並列展開回路９０１より供給さ
れる入力データに対し、並列展開回路９０２又は９０３
の出力を予測値として引算をし予測誤差を出力する。Ｒ
ＯＭ　９４２は引算回路９４１の出力の絶対値が所定の
閾値以上の時″１″その他の時ＩＩ　□　ＩＩを出力す
る。ＲＯＭ　９４３はＲＯＭ　９４２の出力をデコード
する。即ち７ビツトの入力の内１１″となっている数を
デコードし、その数を例えば２の補数で表わして出力す
る。加算回路９４４とフリソフ゛フロップ９４５は累算
回路を構成する。フリップフロップ９４５は７ライン×
７サンブルの４９サンプルで構成されるブロックの先頭
でその内容をリセットされ、以後その出力が加算回路９
４４で加算される。従って、加算回路９４４のブロック
終了時点の出力ＳＦ及びｐＦは、そのブロック内の各サ
ンプルの内予測誤差が所定の閾値以上でありｆｔサンプ
ルの数を表わす。このＳＦとＰＦの値を比較し、小さい
方のブロックが最適ブロックとなる。

この実施例では予測誤差の絶対値が所定の閾値以上とな
るサンプルの数を累算する方法について述べたが、この
他に予測誤差の絶対値を累算し、そのブロック当りの累
算値の大小を比較し、累算値が最小となるブロックを最
適予測ブロックとする方法もある。この時ＲＯＭ　９４
２は絶対値回路、ＲＯＭ９４３は加算回路に置換えられ
る。

また、予測誤差の２乗平均値を累算し、そのブロック当
りの累算値の大小を比較して最適ブロックを識別する方
法もある。この時ＲＯＭ　９４２は２乗平均回路、ＲＯ
Ｍ　９４３は加算回路に置換えられる。

第７図に示した出力ＳＦ　（背景用ブロック内の予測誤
差累算値）と、ＰＦ、（前景用ブロック内の予測誤差累
算値）は最適ブロック検出回路９０５において比較され
、小さい方の記憶回路を指定する情報を出力する。この
回路は比較回路で実現できる。

選択回路１０は最適予測ブロック検出回路９の出力に基
づいて第１の記憶回路７、第２の記憶回路８の出力の内
、指定される方のデータを選択して出力する。

引算回路１１により出力される予測誤差は予測誤差処理
回路１２において所定の量子化特性に基づいて例えば１
５レベルの代表値に量子化される。

ここでは予測誤差処理回路１２を量子化回路で構成する
場合について述べだが、その他にフレーム差分の抑圧回
路・伸長回路を含むことも可能であるＯ第８図は予測誤差累算回路９０４の一つの回路について
その詳細構成の一例を示すもので、９００１〜９０１３
は引算回路、９０１４〜９０２６はＲＯＭ、　　、９０
２７〜９０３９は加算回路、９０４０〜９０６５はフリ
ップフロップ、９０６６〜９０７８はトライステート出
力のフリップフロップ、９０７９は７サンプル遅延回路
である。

まず、走査変換回路６０３より人力される信号■は引算
回路２００１〜２０１３に供給され、ここで前段の予測
誤差累算回路あるいは並列展開回路の出力ｄ２〜ｄ１４
を引かれる。ＲＯＭ　２０１４〜２０２６はそれぞれ接
続されている引算回路の出力の絶対値が所定の閾値以上
の時＋１１１１１その他の時″０”を出力する。

次に加算回路９０２７〜９０３９と７リツプフロツプ９
０４０〜９０５２はそれぞれ対応する組で累算回路を構
成し、１ブロツク期間各ＲＱＭの出力値を累算する。フ
リップフロップ毎の累算結果はフリップフロップ９０５
３〜９０６５に記憶され（Ｏ−Ｏ）、その結果がトライ
ステート出力のフリップフロップ９０６６〜９０７８で
一本の信号系列に時分割多重され（ｈ）それぞれ対応す
る垂直最適ブロックへ出力される。７サンプル遅延回路
は予測誤差累算回路あるいは並列展開回路から供給され
る信号（０〜（Ｅｉ））を７サンプル間遅延させて（０
〜Ｑ）次段の予測誤差累算回路へ出力する。

第９図は、予測誤差累算回路２０４の隣接する２つ、９
０４−２．９０４−３の信号タイムチャートを示す。

この図に示すように４９タイムスロツト後に予測誤差累
算データｇが１３個得られる。これを１３タイムスロツ
トの時系列データｈに変換して垂直最適ブ０７り検出回
路に出力する。垂直最適ブロック検出回路（ＶＢＤ　）
は１３個（９１５〜９２７）あシ、１つのＶＢＤ回路に
は横方向にある一定値で縦方向に１３種（±６ライン）
の動きに対応したブロックのデータが入力される。

第１０図は垂直最適ブロック検出回路の構成を示すもの
で、９５０は比較回路、９５１はカウンタ、９５２゜９
５３は選択回路、９５４〜９５７はフリップフロップ、
９５８、９５９はトライステート出力のフリップフロッ
プである。比較回路９５０は予測誤差累算回路からの入
力値と７リツプフロツプ９５４の出力値を１タイムスロ
ツトごとに比較し、比較結果を選択回路９５２、９５３
へ出力する。選択回路９５２は比較回路９５０の検討結
果に基づき、２つの入力の内小さい方を選択する。フリ
ップフロップ９５４はブロックの先頭において、表わし
得る値の最大値を出力し、それ以後は選択回路９５２の
出力を記憶する。従って、この出力は１３タイムスロツ
ト後には予測誤差累算回路からの入力信号の内、最も小
さいデータになる。フリップフロップ９５６は１ブロツ
クごとにフリップフロップ９５４の出力を記憶する。ト
ライステート出力のフリップフロップ９５８は他の垂直
最適ブロック検出回路内の同様のトライステート出力の
フリップフロップと７、イヤードＯＲで接続され、各出
力は１本の信号系列に時分割多重され水平最適ブロック
検出回路へ出力される。

カウンタ９５１はブロック内のタイムスａノド番号を表
わす情報を出力する。この出力は選択回路９５３、フリ
ップフロップ９５５．９５７、トライステート出力の、
フリップフロップ９５９を介して出方され、選択回路９
５２により最終的に選択されたデータのアドレス情報と
して水平ブロック検出側路へ出力される。この時、カウ
ンタ９５１は比較回路９５０を制御して、２つの入力が
等しい時は、上下、左右方向６サンプルづつの動き補償
範囲に対し、中心に近い方の値を選択するように動作さ
せる。

第１１図は垂直最適ブロック検出回路の信号列を示、す
。

第１２図は予測誤差処理回路１２の構成例であって、１
２１は抑圧回路、１２２は量子化回路、１２３は伸長回
路である。引算回路１１より供給される予測誤差は抑圧
回路１２１において、所定の非線形特性に基づき抑圧さ
れる。この特性は数種類用意され、バッファメモリ１８
の記憶量に応じて制御される。

記憶量が多い程抑圧率の高い特性に切換えられる。

この時、色信号と輝度信号にょシ特性を区別することも
可能である。抑圧されたデータは量子化回路１２２にお
いて所定の特性に基づき量子化される。

この場合バッファメモリの記憶量に応じて特性を切換え
ることも可能である。量子化されたデータは符号割当回
路１３に送られると共に、伸長回路１２３において、抑
圧回路１２１の逆特性に基づいて伸長される。抑圧回路
１２１、量子化回路１２２、伸長回路１２３は全てＲＯ
Ｍで実現可能である。

また、他の実施例として量子化回路１２２を前値ＤＰＣ
Ｍ回路で置き換えることも可能である。この場合はフレ
ーム間差分値に対し、更にフレーム内の前値ＤＰＣＭ処
理を施すもので、フレーム間複合予測を行うことになる
。

さらに他の実施例として予測誤差処理回路１２を直交変
換符号化回路で構成することも可能である。

第１３図はこの場合の予測誤差処理回路１２の構成例で
あって、１２４は直交変換回路、１２５は量子化回路、
１２６は直交逆変換回路である。直交変換回路１２４は
アダマール変換やｃｏｓｉｎｅ変換など任意の方式で構
成すること　ができる。例えばアダマール変換について
説明すると、引算回路１工より入力されるデータをｎサ
ンプルごとにブロック化し、このブロックをベクトルＸ
　−（Ｘ１＋　Ｘ２・・・・・・・・・Ｘｎ）ｔに対応
づけ、直交行列ＡによってＹ＝ＡＸの関係−讃換して、
各成分を量子化回路１２５において量子化する。量子化
特性は直交変換回路１２４において測定した情報量ある
いはバッファメモリ１８の記憶量に応じて切換える場合
もある。直交逆変換回路１２６においてはＸ＝Ａ　Ｙの
関係で逆変換し出力する。

次に符号割当回路１３について説明する。

第１４図は符号割当回路１３の構成例であって、１３１
、１３２は符号化回路、１３３は多重回路である。

予測誤差処理回路１２より供給されるデータは例えば４
９サンプル毎にブロック化し、ブロック内の全サンプル
の値が零の時無効ブロックとし、出力を禁止する。その
他のブＣ＋７りを有効ブロックとし、各サンプルのデー
タに所定の可変長符号を割当て出力する。ブロックの種
類を表わす情報をアドレス情報発生回路１４へ供給し、
ここで無効ブロックに対し１１１１１１ピツト、有効ブ
ロックに対し１１０″エビツトを出力して、多重回路１
７でブロックの先頭に時分割多重する。

ここではブロック化して伝送する場合について述べたが
、他に、零の値についてはその連続する数を符号で伝送
する、いわゆるランレングス法によシ他の値のデータに
ついてはそのアドレスを符号で伝送する方法がある。こ
の場合もこれらのアドレス情報発生回路１４より、多重
回路１７に出方される。

最適予測ブロック検出回路９より供給される情報は、こ
の情報が前景を指定している場合ＩＩ□″を）又背景を
指定している場合＋１１１１を、符号化回路１３２にお
いて割当てられる。多重回路１３３は符号化回路１３１
．１３２の出力を時分割多重し、多重回路１７へ出力す
る。

多重回路１７は符号割当回路１３、アドレス情報発生回
路１４、誤り制御情報送出回路１５及び符号化制御情報
発生回路１６の出方を時分割多重する。

バッファメモリ１８は不規則に入力されるデータを一旦
記憶し、伝送りロック発生回路１９よシ供給される一定
のクロックで読出す。伝送りロック発生回路１９、フレ
ーム構成回路２０１デイジタルインタフエース２１はこ
の種の装置に関連する業者により容易に実現される従来
からの回路である。

符号化制御情報発生回路１６はバッファメモリ１８の記
憶量を検出し、その記憶量に応じて、１サンプル置きに
符号化するサブ・サンプル符号化や、１フィールド置き
に符号化するフィールド駆落し等の符号化モードを決定
し、そのモードを表わす制御情報を、必要な各種回路に
供給する。

また、予測誤差処理回路１２よシ出力されるデータは加
算回路２３において、選択回路１０の出力値に加えられ
、局部復号信号として第１の記憶回路７及び記憶制御回
路２５に出力される。

次に本発明の特徴である背景検出回路２４、記憶制御回
路２５について説明する。背景検出回路２４は予測誤差
処理回路１２から供給される値を受け、これが所定の閾
値未満の時背景と見做し、背景であることを表わす背景
情報″１１＋を記憶制御回路２５に出力する。これは背
景検出回路２４が閾値回路のみで構成される場合の実施
例であるが、他に上記閾値回路の出力を例えば６フレー
ム期間記憶し、６フレーム期間続けて、＋１″であった
領域を背景と見做して背景情報を出力する場合もある。

更に上記ではサンプル単位で背景領域を識別する実施例
について述べたが、他Ｋ例えば７ライン×７サンプルの
ブロック単位で識別する場合もある。この場合、ブロッ
ク内の全サンプルが所定の閾値未満の時、このブロック
を背景領域と見做して背景情報を出力する。また、この
実施例ではブロック内の全サンプルが所定の閾値未満の
時背景としたが、他の実施例ではブロック内のサンプル
の内、所定の閾値を超えるサンプル数が所定の値以下の
時、このブロックを背景と見做す。

第１５図は記憶制御回路２５の実施例であって、２５１
は引算回路、２５２は差分識別回路、２５３は加算値制
御回路、２５４は加算回路、２５５は切換器である。引
算回路２５１は加算回路２３より供給される局部復号値
から第２の記憶回路８の出力値を引き差分を出力する。

差分識別回路２５２は引算回路２５１の出力が零か正か
負かの識別を行い識別情報を出力する。加算値制御回路
２５３は背景検出回路２４の出力が１１１１である時、
差分識別回路２５２の出力に応じて出力値を切換える。

即ち、差分識別回路２５２の出力が正を表わす時十ｍ（
８ビット精度で表わした＋ｒｒＶ／２５６ｖ）を、負を
表わす時−ｍを、零の時Ｏを出力する。又、背景検出回
路２４の出力が１０″の時Ｏを出力する。ｍの値は例え
ば１である。又、符号化制御情報発生回路１６より供給
されるデータがサブサンプルモードを表わす時、その映
像フィールド期間は加算値制御回路２５３は０を出力す
る。同様にフィールド駆落しモードを表わす時、駆落し
されるフィールド期間は０を出力する。

上記は加算値制御回路２５３を背景検出回路２４、差分
識別回路２５２、及び符号化制御情報発生回路１６の出
力のみに応じて動作するものＫついて説明したが、次の
ように構成する場合もある。

第１６図は加算値制御回路２５３の構成例であって、２
５３１はカウンタ、２５３２はＡＮＤ回路、２５３３は
ＲＯＭである。カウンタ２５３１はクロック発生回路４
よυ供給すれるフレームパルスをカウントし、例えばｎ
フレーム（ｎは例えば６）毎に加算値制御の実行を許可
するための制御イネーブル信号として例えば１フレ一ム
期間″Ｉ１１を出力する。この信号がＩ＋（）Ｗの時は
、背景検出回路２４の出力がＷ１″であっても、ＡＮＤ
回路２５３２により１１０Ｉ′にされ、ＲＯＭ２５３３
からは０が出力される。ＲＯＭ　２５３３は第１５図を
用いて説明した場合の加算値制御回路の機能を有すもの
である。

加算値制御回路２５３の出力は加算回路２５４において
、第２の記憶回路８の出力に加えられ、切換器２５５を
経由して第２の記憶回路８に供給される。

第２の記憶回路８の内容を修正する時定数は上記ｍ及び
ｎの値によシ決定される。

上記の実施例では第２の記憶回路８に１フレ一ム分の記
憶容量を持つメモリ１個を設置する場合について述べた
。この場合背景用の第２の記憶回路８の内容を比較的短
かい時定数で修正しているため被写体である人物が静止
していると、この人物も背景と見做されこの信号も第２
の記憶回路８に記憶されてしまう。この結果、次にこの
人物が動いた後、背景が映し出されることＫなるが、イ
２の記憶回路８の中には正しい背景の信号が記憶されて
いないため、予測精度を高めることができない。

この欠点を改良するために背景用のメモリを複数個もつ
実施例もある。１つのメモリは例えば６フレーム（ｎ＝
６）毎に修正制御を許可し、他の１つのメモリは例えば
極端な例としてｎ＝ωとし、電源投入時に１度背景を書
込んだまま保持する方法もある。

第１５図における切換器２５５は伝送路誤り対策及び電
源投入時の装置立上げ用に使用されるものであり、誤シ
制御情報送出回路１５と合わせて説明する。

誤シ制御情報送出回路１５は第１の記憶回路７において
構成される記憶データのパリティ情報を供給され、これ
を多重回路１７を経由して受信側に送出する。このパリ
ティ情報は通信の相手装置の受信部において受信され、
そこで受信部の記憶回路における記憶データのパリティ
情報と照合される。電源投入時には送信側の記憶データ
と受信側の記憶データが異なっているためパリティ情報
の照合で不一致が生じる。このため、受信側から送信側
に対巳でパリティ情報の不一致が生じたため記憶データ
のりフレッシュを要求するディマントリフレッシュ情報
を送出する。このディマントリフレッシュ情報は通信の
相手装置の（送信部から送出され、第１図に示す自装置
の受信部で受信されるＯこのディマントリフレッシュ情
報は第１図の制御情報識別回路３２において識別され、
送信部の第１の記憶回路７、誤り制御情報送出回路１５
、及び記憶制御回路２５に送出される。第１の記憶回路
７はこのディマントリフレッシュ情報を受けた後、次の
映像フレームの開始時点から１フレ一ム期間は出力を所
定の値例えば１２７／２５６Ｖにセットして所定のフレ
ーム間符号化処理を行う。値をセットされたフレームで
あることを識別するための情報すなわちメモリセット情
報が誤シ制御情報送出回路１５から送出され多重回路１
７を経由して通信の相手装置の受信部において受信され
る。ここで受信されたメモリセント情報を検出し、この
情報に続く１映像フレ一ム期間の間記憶回路の出力を送
信側と同じ所定の値例えば１２７／２５６Ｖにセットし
て所定のフレーム間復号処理を行う。この結果１フレー
ム後には送信側の記憶データと受信側の記憶データは完
全に一致し、以後記憶データのパリティ情報の照合も伝
送路誤シが生じない限り不一致は生じない。

このディマントリフレッシュの発生間隔を減少させるた
め、伝送される符号化データに対し、誤シ訂正符号化・
復号化を行うための回路を設置することも可能である。

本実施例ではディマントリフレッシュを１映像フレ一ム
単位で行う場合について述べたが、所定の大きさのブロ
ック単位で行う場合もある。

また、本実施例では記憶データのセットを１映像フレー
ム期間行う場合について述べたが、１フレームを構成す
る２フイールドの内箱１フィールド期間のみ上述した方
法で記憶データのセットを行い、続く第２フィールド期
間は上記第１フイールドに対する局部復号値を予測値と
して用いるフィールド間符号化方式に切換えて所定の符
号化を行う場合もある。

以上では第１の記憶回路７のセット方法について述べた
が、次に第２の記憶回路８のセット方法について述べる
。この回路のセットは第１５図に示した切換器２５５に
より行われる。切換器２５５は、上述したディマントリ
フレッシュにより第１の記憶回路７がセットされる映像
フレームから開始し１例えば３０フレ一ム期間は加算回
路２３から供給されるデータを接続する。このことによ
り、第２の記憶回路については送受間でパリティ情報の
照合を必要としない。

以上の実施例では伝送誤り対策としてディマントリフレ
ッシュ方式を用いる場合について述べたが、他に第１の
記憶回路７及び第２の記憶回路８の記憶データを例えば
１映像フレ一ム当シ１ライン分周期的に伝送することに
より受信側の記憶回路の内容を強制的に送信側の内容に
一致させる場合もある。又、その他に１第１の記憶回路
７の記憶データのみを上述したように周期的に伝送し、
第２の記憶回路８については所定の一定周期ごとに第１
の記憶回路７のデータを用いてセットする場合もある。

以上送信部について詳細に説明した。受信部については
第１図に示す構成であり、各部は送信部の対応する各部
と逆の機能で動作する。

受信部において、加算回路３８によシ復号されたデータ
は後処理回路４１により所定の処理が行われる。

第１７図は後処理回路４１の構成例であって、４１１は
走査変換回路、４１２は雑音除去回路、４１３は・Ｄ−
ＴＤＭ及び変調回路である。走査変換回路４１１は送信
側の走査変換回路６０３の逆変換を行う。雑−音除去回
路４１２は通常のノイズリジーーサの構成で実現でき、
動き補償符号化のために生じるブロック状の雑音を除去
する。Ｄ−ＴＤＭ及び変調回路４１３は時分割多重され
ている輝度信号Ｙと色信号ＣＨｒＣ２を分離し、Ｃ１，
Ｃ，、信号を時間伸長した後、入力信号と同じ形式す々
わちＮＴＳＣ信号あるいはＰＡＬ信号のようなコンポジ
ット信号の形式に変換する。

その出力はＤ／Ａ変換回路４２においてディジタル信号
からアナログ信号に変換され、低域フィルタ４３におい
て、所定の帯域に制限された後ビデオ出力端子４４に送
出される。

以上の説明では７×７の大きさのブロック化を行う場合
について述べたが、ｎｘｍの場合についても同様に実現
できる。特に１ラインｘｍサンプルのブロックの場合に
は走査変換回路６ｏ３、並列展開回路９０１．９０２．
９０３は不要である。

（効　果）以上説明したように、本発明は背景を記憶する第２の記
憶回路を設置し、被写体が移動した後に映し出される背
景について精度良く予測符号化できるようにしたため、
高能率符号化又は、ビットレートが規定されている場合
は高品質化を図れる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、゛
第２図は前処理回路の構成図、第３図はＴＤＭ信号のフ
ォーマットとサンプル点の関係を表わす図、第４図は走
査変換回路の人出方信号のフォーマットを示す図、第５
図は最適予測ブロック検出回路の構成を示す図、第６図
は予測誤差累算回路の動作説明図、第７図は累算回路の
構成説明図１第８図は予測誤差累算回路の詳細な構成を
示す図、第９図は予測誤差累算回路の信号タイムチャー
トの一例を示す図、第１０図は垂直最適ブロック検出回
路の構成を示す図、第１１図は第１０図の信号列を示す
図、第１２図及び第１３図は予測誤差処理回路の構成例
、第１４図は符号割当回路の構成例、第１５図は記憶制
御回路の構成例、第１６図は加算制御回路の構成例、第
１７図は後処理回路の構成例を示す図である。 ■　・・・・・・・・・ビデオ入力端子、２．４３　・
・・・・由・低域フィルタ、　３・・す・・・・・同期
分離回路、　４・囲・・・・クロック発生回路、　５・
・・・−・・Ａ／Ｄ変換回路、６・・・・・・・・・前
処理回路、　７曲曲・第１の記憶回路、８・・・・・・
・・・第２の記憶回路、　９・・・由・・・最適予測ブ
ロック検出回路、１０．３７．’９５２，９５３・曲・
・・・選択回路、　１１．２ｓｉ、　９４１．９００１
〜９ｏ１３・・曲・・・引算回路、１２・・曲・・・予
測誤差処理回路、１３・・・・・・・・・符号割当回路
、１４°曲・・・アドレス情報発生回路、１５・・山・
・・・誤シ制御情報送出回路、１６・・・・・・・・・
符号化制御情報発生回路、１７．１３３・・・・・・・
・・多重回路、’１８．３０・・・用…バッファメモリ
、１９・・・・・・・・・伝送りロック発生回路、２ｏ
・・曲・・・フレーム構成回路、２１．２７・・・・曲
・ディジタルインタフェース、２２・・・・・川・デー
タ出力端子、２３．３８゜２５４、９４４．９０２７〜
９０３９・・・・・四節算回路、２４、３９・・・・・
・・・・背景検出回路、２５．４０・・・・曲・記憶制
御回路、２６・・・・・・・・データ入力端子、２８・
曲・・・・クロック再生回路、２９・・・・・・・・・
フレーム分解回路、３１・・・・・・・・・アドレス情
報識別回路、３２・・・・・・・・・制御情報識別回路
、　３３・・・・・・・・ワード識別回路、３４・・・
・・曲予測誤差復号回路、・３５・・・・・・・・・第
３の記憶回路、３６・曲・・・・第４の記憶回路、　４
１・・・・・・・・・後処理回路、４２・・・・・・・
・・Ｄ／Ａ変換回路、４４・・・・・・・・・ビデオ出
力端子、１２１・・・・・・・・・抑圧回路、１２２，
１２５・・・・・・・・・量子化回路、１２３・・・・
・・・・・伸長回路、１２４・・・・・・・・・直交変
換回路、１２６・・・・・・・・直交逆変換回路、１３
１、１３２・・・・・・・・・符号化回路、２５２・・
・・・・・・・差分識別回路、２５３・・・・・・・・
・加算値制御回路、２５５・、・切換器、　４１１，６
０３・・・・・・・・・走査変換回路、４１２．６０２
・・・・・・・・雑音除去回路、４１３・・・・・・・
・・Ｄ　−ＴＤＭ及び変調回路、　６０１・・・・・・
・・色分離ＴＤＭ回路、９０１、９０２．９０３・・・
・・・・・・並列展開回路、９０４・・・・・・・・・
子側誤差累算回路、９０５・６．・・・・・・最適ブロ
ック検出回路、９１５〜９２７・・・・・・・・・垂直
最適ブロック検出回路、　９４２．９４３．２５３３．
９０１４〜９０２６・・・・・・・ＲＯＭ　、　　９４
５．９５４〜９５７．９０４０〜９０６５・・・・・・
・・・フリップ７０ツブ、９５０・・・・・・・・・比
較回路、９５１、２５３１・・・・・・・・・カウンタ
、　９５８．９５９．９０６６〜９０７８・・・・・・
・・・　トライステート出力のフリップフロップ、２５
３２・・・・・・・・・ＡＮＤ回路、９０７９・・・・
・・・・・　７、サンプル遅延回路。

Claims

【特許請求の範囲】（１）送信部において、入力されるアナログビデオ信号
をディジタル信号に変換するＡ／１１変換回路と、その
Ａ／Ｄ変換回路の出力を受けて所定の大きさのブロック
４の信号に並べ換えて出力する前処理回路と、符号化済
みの処理画像を記憶する第１の記憶回路と、背景画像を
記憶する第２の記憶回路と、前記第１及び第２の記憶回
路の出力を受けてこれらを前記ブロックと同じ大きさの
ブロック毎の信号に並べ換えて予測値とし、前記前処理
回路から入力される各ブロック毎の信号に対し予測誤差
の小さい方のブロックである最適予測ブロックを検出す
る最適予測ブロック検出回路と、前記第１及び第２の記
憶回路の出力を受けて前記最適予測ブロック検出回路に
よシ指定されるブロックの信号を選択して出力する選択
回路と、その選択回路の出力を予測値として前記前処理
回路の出力から差し引いて予測誤差を出力する引算回路
と、この予測誤差値を量子化して量子化代表値を出力す
る予測誤差処理回路と、この量子化代表値を前記選択回
路の出力に加えて局部涛号信号を出力する加算回路と、
前記量子化代表値を受けて画像の背景を検出する背景検
出回路と、前記加算回路および第２の記憶回路の出力を
受け、前記背景検出回路の出力により背景として指定さ
れた領域における第２の記憶回路の内容を補正する記憶
制御回路と、前記予測誤差処理回路および最適予測ブロ
ック検出回路の出力に対し所定の符号を割シ当てる符号
割当回路と、その符号割当回路の出力に対し画像上の位
置であるアドレスを指定するアドレス情報発生回路と、
前記第１及び第２の記憶回路の出力を受けて誤り制御情
報を送出する誤シ制御情報送出回路と、前記アドレス情
報発生回路や符号割当回路等の出力を時分割多重する多
重回路と、その多重回路の出力を一旦記憶し伝送路側の
クロックで読み出す速度平滑用バッファメモリと、その
バッファメモリの記憶量を検出し記憶量に応じて符号化
モードを決定し符号化制御情報を発生する符号化制御情
報発生回路とを含み、受信部において、受信したデータを伝送路クロックで一
旦書込み復号速度で読み出すバッファメモリと、そのバ
ッファメモリの出力から各種制御情報を識別する制御情
報識別回路と、アドレス情報を識別するアドレス情報識
別回路と、最適予測ブロックを表わすワードおよび量子
化代表値を表わすワードを識別するワード識別回路と、
そのワード識別回路の出力を受けて予測誤差を復号する
予測誤差復号回路と、復号済みの画像を記憶する第３の
記憶回路と、背景画像を記憶する第４の記憶回路と、前
記第３及び第４の記憶回路の出力を受けて前記ワード識
別回路の出力である最適予測ブロック情報によシ指定さ
れるブロックの信号を出力する選択回路と、その選択回
路の出力と前記予測誤差復号回路の出力を加える加算回
路と、前記予測誤差復号回路の出力を受けて画像の背景
を検出する背景検出回路と、前記加算回路および第４の
記憶回路の出力を受け、前記背景検出回路の出力によシ
背景として指定された領域における第４の記憶回路の内
容を補正する記憶制御回路と、前記加算回路の出力を受
けてデータの並べ換え等を行う後処理回路と、その後処
理回路の出力であるディジタル信号をアナログ信号に変
換するＤ／Ａ変換回路とを含み、被写体が動いた後に映
し出される背景に対して精度良く予測符号化を行うこと
を特徴とするフレーム間符号化装置。（２）　　背景検出回路が、予測誤差処理回路から供給
される値を受け、これが所定の閾値未満の時背景と見做
し、背景であることを表わす情報をサンプル単位に出力
するように構成することを特徴とする特許請求の範囲第
（１）項記載のフレーム間符号化装置。（３）背景検出回路が、予測誤差処理回路もしくは符号
割当回路から供給されるデータを受け、所定の大きさの
ブロック内の全サンプルの値が所定の閾値未満の時背景
と見做し、背景であることを表わす情報をブロック単位
に出力するように構成することを特徴とする特許請求の
範囲第（１）項記載のフレーム間符号化装置。（（イ）　背景検出回路が、予測誤差処理回路もしくは
符号割当回路から供給されるデータを受け、所定の大き
さのブロックの内サンプル値が所定の閾値未満となるサ
ンプルの数が所定の値以上となる時、このブロックを背
景と見做し、背景であることを表わす情報をブロック単
位に出力するように構成することを特徴とする特許請求
の範囲第（１）項記載のフレーム間符号化装置。（５）　　背景検出回路が、予測誤差処理回路もしくは
符号割当回路から供給されるデータを受け、このデータ
が所定の複数フレームの間続けて、所定の閾値未満とな
る時、背景と見做し背景であることを表わす情報を出力
するように構成することを特徴とする特許請求の範囲第
（１）項記載のフレーム間符号化装置。（６）　　記憶制御回路に加算回路の出力から第２の記
憶回路の出力を引く引算回路を含み、背景検出回路の出
力が背景であることを表わしている場合、前記引算回路
の出力の正負に対応して所定の正負の値を第２の記憶回
路の出力に加え、その結果を第２の記憶回路に書込むよ
うに構成することを特徴とする特許請求の範囲第（１）
項記載のフレーム間符号化装置。（７）　　記憶制御回路による第２の記憶回路の記憶デ
ータの修正を所定の周期毎に可能とするように前記記憶
制御回路を構成することを特徴とする特許請求の範囲第
（６）項記載のフレーム間符号化装置。（８）　　第２の記憶回路に複数個のフレームメモリを
含むことを特徴とする特許請求の範囲第（１）項記載の
フレーム間符号化装置。