JP2830830B2 - 電子線露光方法 - Google Patents
電子線露光方法Info
- Publication number
- JP2830830B2 JP2830830B2 JP8089357A JP8935796A JP2830830B2 JP 2830830 B2 JP2830830 B2 JP 2830830B2 JP 8089357 A JP8089357 A JP 8089357A JP 8935796 A JP8935796 A JP 8935796A JP 2830830 B2 JP2830830 B2 JP 2830830B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- correcting
- wafer
- distortion
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Electron Beam Exposure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電子線露光方法に
関し、特にＬＳＩ製造でのリソグラフイ技術における電
子線直接描画技術に係り、詳しくは電子線露光によりパ
タ−ンを試料に描画する際の試料の位置合わせ方法に係
る電子線露光方法に関する。
関し、特にＬＳＩ製造でのリソグラフイ技術における電
子線直接描画技術に係り、詳しくは電子線露光によりパ
タ−ンを試料に描画する際の試料の位置合わせ方法に係
る電子線露光方法に関する。
【０００２】
【従来の技術】従来、試料上の所望の位置に電子線を用
いて正確にパタ−ンを描画する場合、予め試料上に配置
した“基準となる位置合わせマ−ク”の位置を検出し、
その位置を基準として電子線によりパタ−ンを描画して
いる。
いて正確にパタ−ンを描画する場合、予め試料上に配置
した“基準となる位置合わせマ−ク”の位置を検出し、
その位置を基準として電子線によりパタ−ンを描画して
いる。
【０００３】図２は、従来の一例を説明するための図で
あって、ウェハ上のチップ配列を示す図であり、従来の
グロ−バルアライメント法によるアライメントを行った
場合の「ウェハ上のチップの重ね合わせの状態」を示す
図である。図２において、１０はウェハを示し、Ａ，
Ｂ，Ｃ，ｎは、ウェハ上のチップ、Ａ’，Ｂ’，Ｃ’
ｎ’は、電子線露光チップ、Ａ1，Ｂ1，Ｃ1，ｎ1は、位
置合わせマ−クをそれぞれ示す。
あって、ウェハ上のチップ配列を示す図であり、従来の
グロ−バルアライメント法によるアライメントを行った
場合の「ウェハ上のチップの重ね合わせの状態」を示す
図である。図２において、１０はウェハを示し、Ａ，
Ｂ，Ｃ，ｎは、ウェハ上のチップ、Ａ’，Ｂ’，Ｃ’
ｎ’は、電子線露光チップ、Ａ1，Ｂ1，Ｃ1，ｎ1は、位
置合わせマ−クをそれぞれ示す。
【０００４】従来のグロ−バルアライメント法(以下
“従来法１”という)は、ウェハ１０上にｎ個配置され
たチップ(Ａ，Ｂ，Ｃ………ｎ)のうち、任意のｍ(1＜ｍ
≦ｎ)個数のチップ(ｉ，ｊ，ｋ……ｍ)について、チッ
プ当り１ヶ所の位置合わせマ−ク(ｉl，ｊl，ｋl……ｍ
l)の位置を予め検出し、ウェハ１０上のチップの配列誤
差のみを補正して露光を行う方法である(図２参照)。
“従来法１”という)は、ウェハ１０上にｎ個配置され
たチップ(Ａ，Ｂ，Ｃ………ｎ)のうち、任意のｍ(1＜ｍ
≦ｎ)個数のチップ(ｉ，ｊ，ｋ……ｍ)について、チッ
プ当り１ヶ所の位置合わせマ−ク(ｉl，ｊl，ｋl……ｍ
l)の位置を予め検出し、ウェハ１０上のチップの配列誤
差のみを補正して露光を行う方法である(図２参照)。
【０００５】また、上記従来法１(グロ−バルアライメ
ント法)と共に一般的に用いられているアライメント方
法としては、「ダイ-バイ-ダイ(Die-by-Die)アライメン
ト法」(以下“従来法２”という)が知られている。この
従来法２は、図３(従来の他の例を説明する図であっ
て、ウェハ上のチップ配列を示す図)に示すように、ウ
ェハ１０上にｎ個配置された個々のチップ(Ａ，Ｂ，Ｃ
……ｎ)内に、複数の「位置合わせマ−ク(Ａ1〜Ａ4，Ｂ
1〜Ｂ4，Ｃ1〜Ｃ4……ｎ1〜ｎ4)」を配置し、個々のチ
ップ毎に複数の位置合わせマ−クを検出し、１チップ単
位でウェハ１０上の配列位置，チップの回転，倍率等を
補正しながら露光するアライメント方法である。
ント法)と共に一般的に用いられているアライメント方
法としては、「ダイ-バイ-ダイ(Die-by-Die)アライメン
ト法」(以下“従来法２”という)が知られている。この
従来法２は、図３(従来の他の例を説明する図であっ
て、ウェハ上のチップ配列を示す図)に示すように、ウ
ェハ１０上にｎ個配置された個々のチップ(Ａ，Ｂ，Ｃ
……ｎ)内に、複数の「位置合わせマ−ク(Ａ1〜Ａ4，Ｂ
1〜Ｂ4，Ｃ1〜Ｃ4……ｎ1〜ｎ4)」を配置し、個々のチ
ップ毎に複数の位置合わせマ−クを検出し、１チップ単
位でウェハ１０上の配列位置，チップの回転，倍率等を
補正しながら露光するアライメント方法である。
【０００６】
【発明が解決しようとする課題】ところで、前記従来法
１(グロ−バルアライメント方法：図２参照)では、各チ
ップが回転している場合やチップの倍率が異なっている
場合には、それらに対する補正を行うことができず、こ
のため、重ね合わせ精度の劣化を招くという問題点を有
している。
１(グロ−バルアライメント方法：図２参照)では、各チ
ップが回転している場合やチップの倍率が異なっている
場合には、それらに対する補正を行うことができず、こ
のため、重ね合わせ精度の劣化を招くという問題点を有
している。
【０００７】一方、前記従来法２(ダイ-バイ-ダイアラ
イメント法)では、従来法１の上記問題点を解決するこ
とができる。しかしながら、従来法２によるアライメン
ト方法(図３参照)では、一般的に、方形のチップの４隅
に位置合わせマ−クを配置し、それら４ヶ所の位置合わ
せマ−クを検出することによってチップの回転，倍率等
の補正を行う方法である。従って、ウェハ上の全チップ
について、各チップ毎に４回の位置合わせマ−ク検出が
必要となり、アライメント時間が長大化し、このため、
スル−プットの低下を招くという問題点を有している。
イメント法)では、従来法１の上記問題点を解決するこ
とができる。しかしながら、従来法２によるアライメン
ト方法(図３参照)では、一般的に、方形のチップの４隅
に位置合わせマ−クを配置し、それら４ヶ所の位置合わ
せマ−クを検出することによってチップの回転，倍率等
の補正を行う方法である。従って、ウェハ上の全チップ
について、各チップ毎に４回の位置合わせマ−ク検出が
必要となり、アライメント時間が長大化し、このため、
スル−プットの低下を招くという問題点を有している。
【０００８】本発明は、従来法１，２の前記問題点に鑑
み成されたものであって、その目的とするところは、電
子線露光によって重ね合わせを行う際、従来法１(グロ
−バルアライメント法)よりも高い重ね合わせ精度が得
られ、かつ、従来法２(ダイ-バイ-ダイアライメント法)
のように、スル−プツトの低下を招かないアライメント
方法に係る電子線露光方法を提供することにある。
み成されたものであって、その目的とするところは、電
子線露光によって重ね合わせを行う際、従来法１(グロ
−バルアライメント法)よりも高い重ね合わせ精度が得
られ、かつ、従来法２(ダイ-バイ-ダイアライメント法)
のように、スル−プツトの低下を招かないアライメント
方法に係る電子線露光方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、電子線露光に
よってウェハ上の図形に重ね合わせを行うための位置合
わせマ−クの検出手段として、任意の代表チップを用い
てウェハ上の全てのチップのチップ歪を一括して補正す
ることを特徴とし、これにより、前記目的を達成したも
のである。
よってウェハ上の図形に重ね合わせを行うための位置合
わせマ−クの検出手段として、任意の代表チップを用い
てウェハ上の全てのチップのチップ歪を一括して補正す
ることを特徴とし、これにより、前記目的を達成したも
のである。
【００１０】即ち、本発明は、「電子線露光によってウ
ェハ上の図形に重ね合わせを行うための位置合わせマー
クの検出手段として、(1) ウェハ上のチップに予め複数個の位置合わせマーク
を形成しておく工程、 (2) ウェハ上の前記チップの少なくとも１チップについ
て、該チップ内の複数個 の位置合わせマークの位置を検
出し、チップ歪を補正する補正式を得る工程、 (3) ウェハ上の前記チップの複数個のチップについて、
該チップ内の１ヶ所の位 置合わせマークの位置を検出
し、ウェハ上のチップ配列誤差を補正する補正式 を得る
工程、 (4) 前記(2) の工程で得られたチップ歪を補正する補正
式により、個々のチップ の歪を補正し、かつ、前記(3)
の工程で得られたウェハ上のチップ配列誤差を 補正する
補正式により、ウェハ上の個々のチップの配列誤差を補
正する工程、 を含む ことを特徴とする電子線露光方法。」(請求項
１)、を要旨とする。
ェハ上の図形に重ね合わせを行うための位置合わせマー
クの検出手段として、(1) ウェハ上のチップに予め複数個の位置合わせマーク
を形成しておく工程、 (2) ウェハ上の前記チップの少なくとも１チップについ
て、該チップ内の複数個 の位置合わせマークの位置を検
出し、チップ歪を補正する補正式を得る工程、 (3) ウェハ上の前記チップの複数個のチップについて、
該チップ内の１ヶ所の位 置合わせマークの位置を検出
し、ウェハ上のチップ配列誤差を補正する補正式 を得る
工程、 (4) 前記(2) の工程で得られたチップ歪を補正する補正
式により、個々のチップ の歪を補正し、かつ、前記(3)
の工程で得られたウェハ上のチップ配列誤差を 補正する
補正式により、ウェハ上の個々のチップの配列誤差を補
正する工程、 を含む ことを特徴とする電子線露光方法。」(請求項
１)、を要旨とする。
【００１１】
【発明の実施の形態】本発明の好ましい実施の形態とし
ては、本発明の前記要旨中・チップ歪を補正する補正式及びウェハ上のチップ配列
誤差を補正する補正式の 次数は、それぞれ検出する位置
合わせマークの個数により決定されること（請 求項
２）、 ・チップ歪を補正する補正式を得る前記(2) の工程及び
チップ歪を補正する補正 式により個々のチップの歪を補
正する前記(4) の工程において、重複しない２ ヶ所以上
のチップに対して、それぞれ該チップ内の複数個の位置
合わせマーク の位置を検出し、それぞれ個別にチップ歪
の補正式を得、チップ歪の補正を行 うこと(請求項３)、 ・チップ歪を補正する補正式を得る前記(2) の工程にお
いて、複数個の位置合わ せマークの位置を検出するチッ
プの個数は、ウェハ上の全露光チップ数よりも 少ないこ
と(請求項４)、 ・チップ歪を補正する補正式を得る前記(2) の工程およ
びウェハ上のチップ配列 誤差を補正する補正式を得る前
記(3) の工程は、チップの描画に先立って行わ れること
(請求項５)、 を特徴とする。
ては、本発明の前記要旨中・チップ歪を補正する補正式及びウェハ上のチップ配列
誤差を補正する補正式の 次数は、それぞれ検出する位置
合わせマークの個数により決定されること（請 求項
２）、 ・チップ歪を補正する補正式を得る前記(2) の工程及び
チップ歪を補正する補正 式により個々のチップの歪を補
正する前記(4) の工程において、重複しない２ ヶ所以上
のチップに対して、それぞれ該チップ内の複数個の位置
合わせマーク の位置を検出し、それぞれ個別にチップ歪
の補正式を得、チップ歪の補正を行 うこと(請求項３)、 ・チップ歪を補正する補正式を得る前記(2) の工程にお
いて、複数個の位置合わ せマークの位置を検出するチッ
プの個数は、ウェハ上の全露光チップ数よりも 少ないこ
と(請求項４)、 ・チップ歪を補正する補正式を得る前記(2) の工程およ
びウェハ上のチップ配列 誤差を補正する補正式を得る前
記(3) の工程は、チップの描画に先立って行わ れること
(請求項５)、 を特徴とする。
【００１２】
【実施例】本発明の実施例について、図１を参照して説
明する。なお、図１は、本発明の実施例を説明する図で
あって、ウェハ上のチップ配列を示す図である。
明する。なお、図１は、本発明の実施例を説明する図で
あって、ウェハ上のチップ配列を示す図である。
【００１３】本実施例では、まず、ウェハ１０上に形成
されたｎ個のチップ(Ａ，Ｂ，Ｃ……ｎ)の４隅に、位置
合わせマ−ク(Ａ1〜Ａ4，Ｂ1〜Ｂ4，Ｃ1〜Ｃ4……ｎ1〜
ｎ4)を形成しておく。そして、このウェハ１０上に位置
合わせを行って電子線露光する場合、まずウェハ１０上
の少なくとも１チップ、例えばチップ(Ａ)に配置された
位置合わせマ−ク(Ａ1，Ａ2，Ａ3，Ａ4)の位置を検出
し、チップ歪を補正する。この場合、４ヶ所の位置合わ
せマ−クの位置からチップの一次歪(倍率，回転)及び台
形歪をチップ歪の補正式により補正する。
されたｎ個のチップ(Ａ，Ｂ，Ｃ……ｎ)の４隅に、位置
合わせマ−ク(Ａ1〜Ａ4，Ｂ1〜Ｂ4，Ｃ1〜Ｃ4……ｎ1〜
ｎ4)を形成しておく。そして、このウェハ１０上に位置
合わせを行って電子線露光する場合、まずウェハ１０上
の少なくとも１チップ、例えばチップ(Ａ)に配置された
位置合わせマ−ク(Ａ1，Ａ2，Ａ3，Ａ4)の位置を検出
し、チップ歪を補正する。この場合、４ヶ所の位置合わ
せマ−クの位置からチップの一次歪(倍率，回転)及び台
形歪をチップ歪の補正式により補正する。
【００１４】次に、ウェハ１０上に配置されたｎ個のチ
ップ(Ａ，Ｂ，Ｃ………ｎ)のうち、任意のｍ(1＜ｍ≦
ｎ)個のチップ(ｉ，ｊ，ｋ……ｍ)について、チップ中
の１ヶ所の位置合わせマ−ク(ｉl，ｊl，ｋl……ｍl)の
位置を検出し、ウェハ１０上のチップの配列誤差(ウェ
ハ歪)を補正する。この場合、本実施例では、ウェハ１
０上で９個のチップについて位置合わせマ−クの検出を
行い、ウェハ１０上のチップ配列の一次歪(倍率，回転)
及び台形歪をウェハ歪の補正式により補正した。
ップ(Ａ，Ｂ，Ｃ………ｎ)のうち、任意のｍ(1＜ｍ≦
ｎ)個のチップ(ｉ，ｊ，ｋ……ｍ)について、チップ中
の１ヶ所の位置合わせマ−ク(ｉl，ｊl，ｋl……ｍl)の
位置を検出し、ウェハ１０上のチップの配列誤差(ウェ
ハ歪)を補正する。この場合、本実施例では、ウェハ１
０上で９個のチップについて位置合わせマ−クの検出を
行い、ウェハ１０上のチップ配列の一次歪(倍率，回転)
及び台形歪をウェハ歪の補正式により補正した。
【００１５】その後、前記の位置合わせマ−クの検出に
より得られたウェハ歪補正式によりウェハ上のチップ配
列誤差を補正し、かつ、チップ歪補正式により個々のチ
ップ歪を補正しながら電子線露光を行う。この場合、重
ね合わせ精度は、前記従来法２(ダイ-バイ-ダイアライ
メント法)を用い、各チップ毎に４ヶ所の位置合わせマ
−ク検出を行った場合と同等の高い精度が得られた。ま
た、この時、ウェハ上に配置されたチップ数は、100チ
ップであったため、従来法２(ダイ-バイ-ダイアライメ
ント法)を用いた場合、400回の位置合わせマ−ク検出が
必要であったが、本実施例の方法では13回の検出です
み、アライメント時間を1／30以下に低減することが可
能であった。
より得られたウェハ歪補正式によりウェハ上のチップ配
列誤差を補正し、かつ、チップ歪補正式により個々のチ
ップ歪を補正しながら電子線露光を行う。この場合、重
ね合わせ精度は、前記従来法２(ダイ-バイ-ダイアライ
メント法)を用い、各チップ毎に４ヶ所の位置合わせマ
−ク検出を行った場合と同等の高い精度が得られた。ま
た、この時、ウェハ上に配置されたチップ数は、100チ
ップであったため、従来法２(ダイ-バイ-ダイアライメ
ント法)を用いた場合、400回の位置合わせマ−ク検出が
必要であったが、本実施例の方法では13回の検出です
み、アライメント時間を1／30以下に低減することが可
能であった。
【００１６】以上、本発明の実施例について説明した
が、本発明は、上記実施例に限定されるものではなく、
本発明の前記した要旨を逸脱しない範囲内において各種
の変更が可能である。例えば、上記実施例で記載したチ
ップ歪補正のための位置合わせマ−ク検出と、ウェハ歪
補正のための位置合わせマ−ク検出の順序は、どちらを
先にしてもかまわないものである。
が、本発明は、上記実施例に限定されるものではなく、
本発明の前記した要旨を逸脱しない範囲内において各種
の変更が可能である。例えば、上記実施例で記載したチ
ップ歪補正のための位置合わせマ−ク検出と、ウェハ歪
補正のための位置合わせマ−ク検出の順序は、どちらを
先にしてもかまわないものである。
【００１７】また、チップ歪補正，ウェハ歪補正それぞ
れのために配置あるいは検出する位置合わせマ−クの個
数は、２ヶ所以上であれば任意の個数で良く、それに合
わせて補正の次数も任意の次数に適宜変更可能である。
更に、チップ歪の補正を行う際、２個以上の複数のチッ
プについて位置合わせマ−ク検出を行い、統計処理を用
いてチップ歪補正を行うことも可能である。
れのために配置あるいは検出する位置合わせマ−クの個
数は、２ヶ所以上であれば任意の個数で良く、それに合
わせて補正の次数も任意の次数に適宜変更可能である。
更に、チップ歪の補正を行う際、２個以上の複数のチッ
プについて位置合わせマ−ク検出を行い、統計処理を用
いてチップ歪補正を行うことも可能である。
【００１８】また、前記実施例では、１ヶ所のチップの
位置合わせマ−クを検出し、ウェハ上の全チップのチッ
プ歪補正を同一の補正式により行ったが、例えばウェハ
上のチップをステッパ−等を用いて露光した場合、マス
ク上に複数のチップが形成されている等の理由により、
チップ歪の異なるチップがウェハ上に混載されている場
合がある。このような場合には、予めチップ歪の異なる
複数のチップについて位置合わせマ−ク位置の検出を行
い、それぞれに対してチップ歪補正式を求めておき、実
際の露光を行うときには、指定されたチップに対して指
定されたチップ歪補正式を用いて露光を行うことも可能
である。
位置合わせマ−クを検出し、ウェハ上の全チップのチッ
プ歪補正を同一の補正式により行ったが、例えばウェハ
上のチップをステッパ−等を用いて露光した場合、マス
ク上に複数のチップが形成されている等の理由により、
チップ歪の異なるチップがウェハ上に混載されている場
合がある。このような場合には、予めチップ歪の異なる
複数のチップについて位置合わせマ−ク位置の検出を行
い、それぞれに対してチップ歪補正式を求めておき、実
際の露光を行うときには、指定されたチップに対して指
定されたチップ歪補正式を用いて露光を行うことも可能
である。
【００１９】
【発明の効果】本発明は、以上詳記したとおり、電子線
露光によってウェハ上の図形に重ね合わせを行うための
位置合わせマ−クの検出において、任意の代表チップを
用いてウェハ上の全てのチップのチップ歪を一括して補
正することを特徴とし、これにより、従来のダイ−バイ
−ダイアライメント法と同等の高い重ね合わせ精度が得
られ、かつ、アライメント時間を大幅に短縮することが
できる効果が生じる。
露光によってウェハ上の図形に重ね合わせを行うための
位置合わせマ−クの検出において、任意の代表チップを
用いてウェハ上の全てのチップのチップ歪を一括して補
正することを特徴とし、これにより、従来のダイ−バイ
−ダイアライメント法と同等の高い重ね合わせ精度が得
られ、かつ、アライメント時間を大幅に短縮することが
できる効果が生じる。
【図１】本発明の実施例を説明する図であって、ウェハ
上のチップ配列を示す図。
上のチップ配列を示す図。
【図２】従来の一例(従来のグロ−バルアライメント法)
を説明する図であって、ウェハ上のチップ配列を示す
図。
を説明する図であって、ウェハ上のチップ配列を示す
図。
【図３】従来の他の例(従来のダイ-バイ-ダイアライメ
ント法)を説明する図であって、ウェハ上のチップ配列
を示す図。
ント法)を説明する図であって、ウェハ上のチップ配列
を示す図。
１０ ウェハ Ａ，Ｂ，Ｃ，ｎ ウェハ上のチップ Ａ’，Ｂ’，Ｃ’ｎ’ 電子線露光チップ Ａ1〜Ａ4，Ｂ1〜Ｂ4，Ｃ1〜Ｃ4，ｎ1〜ｎ4 位置合わ
せマ−ク
せマ−ク
Claims (5)
- 【請求項１】 電子線露光によってウェハ上の図形に重
ね合わせを行うための位置合わせマークの検出手段とし
て、(1) ウェハ上のチップに予め複数個の位置合わせマーク
を形成しておく工程、 (2) ウェハ上の前記チップの少なくとも１チップについ
て、該チップ内の複数個 の位置合わせマークの位置を検
出し、チップ歪を補正する補正式を得る工程、 (3) ウェハ上の前記チップの複数個のチップについて、
該チップ内の１ヶ所の位 置合わせマークの位置を検出
し、ウェハ上のチップ配列誤差を補正する補正式 を得る
工程、 (4) 前記(2) の工程で得られたチップ歪を補正する補正
式により、個々のチップ の歪を補正し、かつ、前記(3)
の工程で得られたウェハ上のチップ配列誤差を 補正する
補正式により、ウェハ上の個々のチップの配列誤差を補
正する工程、を含む ことを特徴とする電子線露光方法。 - 【請求項２】 前記チップ歪を補正する補正式及びウェ
ハ上のチップ配列誤差を補正する補正式の次数は、それ
ぞれ検出する位置合わせマークの個数により決定される
ことを特徴とする請求項１に記載の電子線露光方法。 - 【請求項３】 チップ歪を補正する補正式を得る前記
(2)の工程及びチップ歪を補正する補正式により個々の
チップの歪を補正する前記(4)の工程において、重複し
ない２ヶ所以上のチップに対して、それぞれ該チップ内
の複数個の位置合わせマークの位置を検出し、それぞれ
個別にチップ歪の補正式を得、チップ歪の補正を行うこ
とを特徴とする請求項１に記載の電子線露光方法。 - 【請求項４】 チップ歪を補正する補正式を得る前記
(2)の工程において、複数個の位置合わせマークの位置
を検出するチップの個数は、ウェハ上の全露光チップ数
よりも少ないことを特徴とする請求項１又は請求項３に
記載の電子線露光方法。 - 【請求項５】 チップ歪を補正する補正式を得る前記
(2)の工程およびウェハ上のチップ配列誤差を補正する
補正式を得る前記(3)の工程は、チップの描画に先立っ
て行われることを特徴とする請求項１に記載の電子線露
光方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089357A JP2830830B2 (ja) | 1996-04-11 | 1996-04-11 | 電子線露光方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089357A JP2830830B2 (ja) | 1996-04-11 | 1996-04-11 | 電子線露光方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283404A JPH09283404A (ja) | 1997-10-31 |
| JP2830830B2 true JP2830830B2 (ja) | 1998-12-02 |
Family
ID=13968470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8089357A Expired - Lifetime JP2830830B2 (ja) | 1996-04-11 | 1996-04-11 | 電子線露光方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830830B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102012637B (zh) * | 2009-09-07 | 2012-06-20 | 上海华虹Nec电子有限公司 | 光刻工艺中精确对准的校正方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3721655B2 (ja) * | 1995-11-17 | 2005-11-30 | ソニー株式会社 | 半導体装置製造工程における合わせ誤差測定方法及び露光方法並びに重ね合わせ精度管理方法 |
| JP3244633B2 (ja) * | 1996-09-05 | 2002-01-07 | 株式会社日立製作所 | 電子線描画方法及び電子線描画装置 |
| JP2000223397A (ja) * | 1999-01-29 | 2000-08-11 | Nec Corp | 電子線露光方法及びその装置 |
| JP3474166B2 (ja) * | 2000-12-18 | 2003-12-08 | 株式会社日立製作所 | 電子線描画方法及び電子線描画装置 |
| KR100605178B1 (ko) * | 2004-12-31 | 2006-07-31 | 동부일렉트로닉스 주식회사 | 오버레이 계측 방법 |
| SG2014014070A (en) | 2012-06-06 | 2014-06-27 | Ev Group E Thallner Gmbh | Device and method for determination of alignment errors |
| US10115687B2 (en) * | 2017-02-03 | 2018-10-30 | Applied Materials, Inc. | Method of pattern placement correction |
| JP6337179B2 (ja) * | 2017-05-10 | 2018-06-06 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | 位置合わせ誤差を求めるための装置と方法 |
| CN112820637B (zh) * | 2021-01-18 | 2022-11-11 | 香港中文大学（深圳） | 用于电子束曝光的芯片内嵌复合物及其制备方法与应用 |
-
1996
- 1996-04-11 JP JP8089357A patent/JP2830830B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102012637B (zh) * | 2009-09-07 | 2012-06-20 | 上海华虹Nec电子有限公司 | 光刻工艺中精确对准的校正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09283404A (ja) | 1997-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6218200B1 (en) | Multi-layer registration control for photolithography processes | |
| US6537835B2 (en) | Method of manufacturing semiconductor device and apparatus of automatically adjusting semiconductor pattern | |
| JP3371852B2 (ja) | レチクル | |
| JP2830830B2 (ja) | 電子線露光方法 | |
| KR100194255B1 (ko) | 레티클 패턴 위치 맞춤 방법 | |
| US6239858B1 (en) | Exposure method, exposure apparatus and semiconductor device manufactured by using the exposure apparatus | |
| JP2001274073A (ja) | 重ね合わせ露光方法及び露光システム | |
| JPH1154404A (ja) | アライメント方法 | |
| US6950187B2 (en) | Method for determining rotational error portion of total misalignment error in a stepper | |
| JPH09166416A (ja) | レチクルパターンの相対的位置ずれ量計測方法およびレチクルパターンの相対的位置ずれ量計測装置 | |
| JPH11176749A (ja) | 露光方法およびデバイス製造方法 | |
| US6455211B1 (en) | Pattern transfer method and apparatus, and device manufacturing method | |
| JP2001176769A (ja) | 露光方法 | |
| JP2002134397A (ja) | フォトマスク、半導体装置、半導体チップパターンの露光方法、チップアライメント精度検査装置 | |
| JPH11150054A (ja) | ミックスアンドマッチ露光方法 | |
| US6841451B2 (en) | Method of fabricating semiconductor device having alignment mark | |
| WO2001029617A1 (en) | Reticle, wafer, measuring stepper and methods for preventative maintenance | |
| JP2003037038A (ja) | 投影露光方法 | |
| JP2000260702A (ja) | 半導体装置のアライメント方法 | |
| JP3127851B2 (ja) | 重ね合わせ露光方法 | |
| US7442474B2 (en) | Reticle for determining rotational error | |
| JP3484860B2 (ja) | パターン露光方法および露光装置 | |
| JPH0864516A (ja) | 重ね合わせ露光方法 | |
| JPH0251214A (ja) | 半導体装置の製造方法 | |
| JP2001033942A (ja) | フォトマスク、露光装置、および半導体ウェーハ |