JP2827258B2 - 固体カメラ - Google Patents
固体カメラInfo
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- JP2827258B2 JP2827258B2 JP1055660A JP5566089A JP2827258B2 JP 2827258 B2 JP2827258 B2 JP 2827258B2 JP 1055660 A JP1055660 A JP 1055660A JP 5566089 A JP5566089 A JP 5566089A JP 2827258 B2 JP2827258 B2 JP 2827258B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像データを記憶可能な固体カメラに関す
る。
る。
［従来の技術］ 固体メモリ装置、所謂メモリ・カートリッジを画像記
録媒体とする固体カメラは公知であり、固体カメラにお
いて連写速度の向上を図る構成が、昭和56年特許出願公
開第126387号に記載されている。第２図は、その構成ブ
ロック図を示す。10は撮影レンズ、12は固体撮像素子、
14はアナログ画像処理回路、16はA/D変換器、18はラッ
チ回路、20,22,24,26はパラレル・シリアル（P/S）変換
器、28は半導体メモリを記憶素子とする４個のメモリ・
パック30,32,34,36を具備するメモリ・カートリッジ、3
8はクロック回路である。
録媒体とする固体カメラは公知であり、固体カメラにお
いて連写速度の向上を図る構成が、昭和56年特許出願公
開第126387号に記載されている。第２図は、その構成ブ
ロック図を示す。10は撮影レンズ、12は固体撮像素子、
14はアナログ画像処理回路、16はA/D変換器、18はラッ
チ回路、20,22,24,26はパラレル・シリアル（P/S）変換
器、28は半導体メモリを記憶素子とする４個のメモリ・
パック30,32,34,36を具備するメモリ・カートリッジ、3
8はクロック回路である。
撮像素子12は、撮影レンズ10による被写体像を電気信
号に変換し、アナログ画像処理回路14は撮像素子12の出
力に公知のアナログ画像処理を施す。A/D変換器16は、
アナログ画像処理回路14の出力の１画素の信号を８ビッ
ト・ディジタル信号に変換する。この８ビット・データ
はラッチ回路18でラッチされ、１画素毎に順番にP/S変
換器20,22,24,26に供給される。ラッチ回路18はこの場
合、８ビット×４個のラッチ素子からなり、第１の画素
データはP/S変換器20に、第２の画素データはP/S変換器
22に、というように画素毎に循環的にP/S変換器20,22,2
4,26に供給する。
号に変換し、アナログ画像処理回路14は撮像素子12の出
力に公知のアナログ画像処理を施す。A/D変換器16は、
アナログ画像処理回路14の出力の１画素の信号を８ビッ
ト・ディジタル信号に変換する。この８ビット・データ
はラッチ回路18でラッチされ、１画素毎に順番にP/S変
換器20,22,24,26に供給される。ラッチ回路18はこの場
合、８ビット×４個のラッチ素子からなり、第１の画素
データはP/S変換器20に、第２の画素データはP/S変換器
22に、というように画素毎に循環的にP/S変換器20,22,2
4,26に供給する。
P/S変換器20,22,24,26でシリアル化された画素データ
は、それぞれ対応のメモリ・パック30,32,34,36に格納
される。
は、それぞれ対応のメモリ・パック30,32,34,36に格納
される。
このような構成により、１個のメモリ・パックに全画
素データを格納する場合に比べ1/4の時間で済み、連写
速度を速めることができる。換言すれば、メモリ・カー
トリッジ28のメモリ素子として比較的低速度のものを使
用できる。
素データを格納する場合に比べ1/4の時間で済み、連写
速度を速めることができる。換言すれば、メモリ・カー
トリッジ28のメモリ素子として比較的低速度のものを使
用できる。
［発明が解決しようとする課題］ しかし上記従来例では、１枚の画像が、メモリ・カー
トリッジ28の複数のメモリ・パック30,32,34,36に分散
して格納されるので、全てのメモリ・パックが揃わない
と、記録画像を再生できなくなるという欠点がある。
トリッジ28の複数のメモリ・パック30,32,34,36に分散
して格納されるので、全てのメモリ・パックが揃わない
と、記録画像を再生できなくなるという欠点がある。
そこで本発明は、連写速度に関して同様の利点を享受
出来、上記の不都合が無い固体カメラを提示することを
目的とする。
出来、上記の不都合が無い固体カメラを提示することを
目的とする。
［課題を解決するための手段］ 本発明に係る固体カメラは、画像データを入力する入
力手段と、画像データを比較的高速に書き込める複数の
バッファ・メモリと、前記複数のバッファ・メモリの１
つを循環的に選択する選択手段と、複数のメモリ領域に
区分されたメモリを備えた記憶媒体とを有し、前記記憶
媒体に有する各メモリ領域は各バッファ・メモリに一対
一に対応しており、前記入力手段によって入力された画
像データを前記選択手段によって選択されたバッファ・
メモリに画面単位で記憶させ、前記記憶された画像デー
タは対応する前記記憶媒体のメモリ領域に順次記憶され
ることを特徴とする。
力手段と、画像データを比較的高速に書き込める複数の
バッファ・メモリと、前記複数のバッファ・メモリの１
つを循環的に選択する選択手段と、複数のメモリ領域に
区分されたメモリを備えた記憶媒体とを有し、前記記憶
媒体に有する各メモリ領域は各バッファ・メモリに一対
一に対応しており、前記入力手段によって入力された画
像データを前記選択手段によって選択されたバッファ・
メモリに画面単位で記憶させ、前記記憶された画像デー
タは対応する前記記憶媒体のメモリ領域に順次記憶され
ることを特徴とする。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の一実施例の構成ブロック図である。
第２図と同じ構成要素には同じ符号を付してある。40
は、撮影毎に、即ちシャッタ・レリーズ毎に４個の接点
a,b,c,dに切り換わるロータリ・スイッチ、42,44,46,48
はデータ書き込み速度の速いバッファ・メモリ、50はメ
モリ・カートリッジ28のように４個のメモリ・パック5
2,54,56,58を具備するメモリ・カートリッジ、60は回路
12,14,16,40,42,44,46,48の動作タイミングを規定する
クロックを発生するクロック回路である。バッファ・メ
モリ42,44,46,48は、ほぼ画像１枚分の画素データを記
憶出来るメモリ容量を持つ。但し、メモリ・パック52〜
58の書き込み速度が速ければ、それだけ少ないメモリ容
量でもよい。
第２図と同じ構成要素には同じ符号を付してある。40
は、撮影毎に、即ちシャッタ・レリーズ毎に４個の接点
a,b,c,dに切り換わるロータリ・スイッチ、42,44,46,48
はデータ書き込み速度の速いバッファ・メモリ、50はメ
モリ・カートリッジ28のように４個のメモリ・パック5
2,54,56,58を具備するメモリ・カートリッジ、60は回路
12,14,16,40,42,44,46,48の動作タイミングを規定する
クロックを発生するクロック回路である。バッファ・メ
モリ42,44,46,48は、ほぼ画像１枚分の画素データを記
憶出来るメモリ容量を持つ。但し、メモリ・パック52〜
58の書き込み速度が速ければ、それだけ少ないメモリ容
量でもよい。
撮影レンズ10による被写体像は、従来例と同様に撮像
素子12により電気信号に変換され、アナログ画像処理回
路14で処理されてA/D変換器16により８ビットのディジ
タル・データに変換される。ロータリ・スイッチ40は撮
影画面毎に切り換わり、例えば、最初の撮影画面ではａ
接点に接続し、次の撮影画面ではｂ接点に接続し、その
次の撮影画面ではｃ接点に接続する。このようにして、
撮影画面毎に、循環的にa,b,c,dの各接点に接続する。
これにより、例えば、最初の画面の画素データは全てバ
ッファ・メモリ42に書き込まれ、次の撮影画面の画素デ
ータは全てバッファ・メモリ44に書き込まれる。
素子12により電気信号に変換され、アナログ画像処理回
路14で処理されてA/D変換器16により８ビットのディジ
タル・データに変換される。ロータリ・スイッチ40は撮
影画面毎に切り換わり、例えば、最初の撮影画面ではａ
接点に接続し、次の撮影画面ではｂ接点に接続し、その
次の撮影画面ではｃ接点に接続する。このようにして、
撮影画面毎に、循環的にa,b,c,dの各接点に接続する。
これにより、例えば、最初の画面の画素データは全てバ
ッファ・メモリ42に書き込まれ、次の撮影画面の画素デ
ータは全てバッファ・メモリ44に書き込まれる。
バッファ・メモリ42,44,46,48への書き込みは極く短
時間に行なわれるので、連写速度を上げることができ
る。バッファ・メモリ42〜48のデータは、順次、それぞ
れ対応のメモリ・パック52〜58に書き込まれる。バッフ
ァ・メモリ42〜48のデータは、ロータリ・スイッチ40か
らのデータ書き込みが開始される前に、対応のメモリ・
パック52〜58に転送されていればよいから、メモリ・パ
ック52〜58のメモリ素子としては、バッファ・メモリ42
〜48に比べて低速のものを使用できる。
時間に行なわれるので、連写速度を上げることができ
る。バッファ・メモリ42〜48のデータは、順次、それぞ
れ対応のメモリ・パック52〜58に書き込まれる。バッフ
ァ・メモリ42〜48のデータは、ロータリ・スイッチ40か
らのデータ書き込みが開始される前に、対応のメモリ・
パック52〜58に転送されていればよいから、メモリ・パ
ック52〜58のメモリ素子としては、バッファ・メモリ42
〜48に比べて低速のものを使用できる。
連写時には、例えば撮影画像の全画素データをバッフ
ァ・メモリ42に書き込んだ時点でロータリ・スイッチ40
はｂ接点に切り換わり、次の撮影の画像信号がA/D変換
器16でディジタル化され、バッファ・メモリ44に書き込
まれている間に、バッファ・メモリ42のデータが順次メ
モリ・パック52に記録される。
ァ・メモリ42に書き込んだ時点でロータリ・スイッチ40
はｂ接点に切り換わり、次の撮影の画像信号がA/D変換
器16でディジタル化され、バッファ・メモリ44に書き込
まれている間に、バッファ・メモリ42のデータが順次メ
モリ・パック52に記録される。
このように１画面毎にロータリ・スイッチを切り換え
てバッファ・メモリ42〜48を循環的に選択することによ
り、メモリ・カートリッジ50のメモリ・パック52〜58が
低速であっても、連写速度を高めることができる。ま
た、各メモリ・パック52〜58には、１枚の画面の全デー
タが格納されているので、前部のメモリ・パック52〜58
が揃わなくても、所望の画像を再生できる。
てバッファ・メモリ42〜48を循環的に選択することによ
り、メモリ・カートリッジ50のメモリ・パック52〜58が
低速であっても、連写速度を高めることができる。ま
た、各メモリ・パック52〜58には、１枚の画面の全デー
タが格納されているので、前部のメモリ・パック52〜58
が揃わなくても、所望の画像を再生できる。
上記実施例では、メモリ・カートリッジ50は４個のメ
モリ・パック52〜58を具備し、これに対応して４個のバ
ッファ・メモリ42〜48を設けてあるが、本発明は４個の
場合に限定されないことは勿論である。
モリ・パック52〜58を具備し、これに対応して４個のバ
ッファ・メモリ42〜48を設けてあるが、本発明は４個の
場合に限定されないことは勿論である。
［発明の効果］ 以上説明したように、本発明によれば、少ないバッフ
ァメモリで多くの枚数の高速連続撮影が可能となる。ま
た、本発明によれば、１画面の画像データが複数のメモ
リ領域に分割されて記憶されないので、例えば、或るメ
モリ領域が失われても、失われていないメモリ領域に記
憶された画像データからは１画面の画像を確実に再生で
きる。
ァメモリで多くの枚数の高速連続撮影が可能となる。ま
た、本発明によれば、１画面の画像データが複数のメモ
リ領域に分割されて記憶されないので、例えば、或るメ
モリ領域が失われても、失われていないメモリ領域に記
憶された画像データからは１画面の画像を確実に再生で
きる。
第１図は本発明の一実施例の構成ブロック図、第２図は
従来例の構成ブロック図である。 10:撮影レンズ、12:固体撮像素子、14:アナログ画像処
理回路、16:A/D変換器、40:ロータリ・スイッチ、42,4
4,46,48:バッファ・メモリ、50:メモリ・カートリッ
ジ、52,54,56,58:メモリ・パック
従来例の構成ブロック図である。 10:撮影レンズ、12:固体撮像素子、14:アナログ画像処
理回路、16:A/D変換器、40:ロータリ・スイッチ、42,4
4,46,48:バッファ・メモリ、50:メモリ・カートリッ
ジ、52,54,56,58:メモリ・パック
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/907 H04N 5/781
Claims (1)
- 【請求項１】画像データを入力する入力手段と、 画像データを比較的高速に書き込める複数のバッファ・
メモリと、 前記複数のバッファ・メモリの１つを循環的に選択する
選択手段と、 複数のメモリ領域に区分されたメモリを備えた記憶媒体 とを有し、前記記憶媒体に有する各メモリ領域は各バッ
ファ・メモリに一対一に対応しており、前記入力手段に
よって入力された画像データを前記選択手段によって選
択されたバッファ・メモリに画面単位で記憶させ、前記
記憶された画像データは対応する前記記憶媒体のメモリ
領域に順次記憶されることを特徴とする固体カメラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055660A JP2827258B2 (ja) | 1989-03-08 | 1989-03-08 | 固体カメラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1055660A JP2827258B2 (ja) | 1989-03-08 | 1989-03-08 | 固体カメラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02234575A JPH02234575A (ja) | 1990-09-17 |
| JP2827258B2 true JP2827258B2 (ja) | 1998-11-25 |
Family
ID=13004999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1055660A Expired - Fee Related JP2827258B2 (ja) | 1989-03-08 | 1989-03-08 | 固体カメラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2827258B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8902332B2 (en) | 2011-12-08 | 2014-12-02 | Renesas Mobile Corporation | Semiconductor device and image processing method |
-
1989
- 1989-03-08 JP JP1055660A patent/JP2827258B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8902332B2 (en) | 2011-12-08 | 2014-12-02 | Renesas Mobile Corporation | Semiconductor device and image processing method |
| US9503637B2 (en) | 2011-12-08 | 2016-11-22 | Renesas Electronics Corporation | Semiconductor device and image processing method |
| US9986196B2 (en) | 2011-12-08 | 2018-05-29 | Renesas Electronics Corporation | Semiconductor device and image processing method |
| US10104332B2 (en) | 2011-12-08 | 2018-10-16 | Renesas Electronics Corporation | Semiconductor device and image processing method |
| US10511799B2 (en) | 2011-12-08 | 2019-12-17 | Renesas Electronics Corporation | Semiconductor device and image processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02234575A (ja) | 1990-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |