JP2785262B2 - タイトル画像発生装置 - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

A.産業上の利用分野 B.発明の概要 C.従来の技術 D.発明が解決しようとする課題 E.課題を解決するための手段 F.作用 G.実施例 （G1−１）本発明を適用したカメラ一体型8mmVTRの構成
（第２図，第３図） （G1−２）タイトラー回路の構成（第１図，第４図，第
５図） （G1−３）タイトラー回路の動作 （G1−３−１）登録動作（第１図，第６図，第７図） （G1−３−２）挿入動作（第１図，第４図，第５図，
第８図〜第13図） （G2）応用例 H.発明の効果 A.産業上の利用分野 本発明は、ビデオ信号に挿入するタイトル画像信号を
形成するタイトル画像発生装置に関し、いわゆるタイト
ラーやテロッパー等に用いられるタイトル画像発生装置
に関する。

B.発明の概要 本発明は、入力ビデオ信号をディジタル化して形成し
た複数枚の画像データをメモリ手段に記憶し、このメモ
リ手段から読み出した上記画像データからタイトル画像
信号を形成するタイトル画像発生装置において、３つの
メモリ制御手段により水平同期期間の整数倍の所定期間
だけタイミングのずれた３つの画像データを上記メモリ
手段から読み出し、これら画像データを重ね合わせるこ
とにより、縦縁どり画像信号を形成できるようにしたも
のである。

また、本発明は、２つの遅延回路を用いて右側縁どり
画像信号と左側縁どり画像信号を形成し、これら右側縁
どり画像信号と左側縁どり画像信号を上記縦縁どり画像
信号に重ね合わせることによって、縦横縁どり画像信号
を形成できるようにしたものである。

C.従来の技術 従来、ビデオ信号から再生される画像の内容に応じた
タイトル情報やテロップ情報等のタイトル画像の信号を
形成して上記ビデオ信号に挿入するいわゆるタイトラー
やテロッパー等のタイトル画像発生装置が、ビデオテー
プレコーダ（VTR）の周辺機器として知られている。

また、上記タイトル画像発生装置を内蔵したカメラ一
体型VTRとして、特願昭62−094682号の明細書及び図面
により提案されたものが知られている。すなわち、この
カメラ一体型VTRは、被写体像を撮影する撮像部と、こ
の撮像部にて得られる撮像出力から形成されるビデオ信
号を記録する記録部とを備え、上記撮像部にて撮像した
画像のビデオ信号をディジタル化することにより得られ
る画像データをメモリに書き込んで、このメモリから読
み出した画像データからタイトル画像信号を形成してビ
デオ信号に挿入するタイトル画像発生装置を内蔵してい
る。

また、一般に、ビデオ信号を遅延させて縦縁どり画像
信号を形成する第14図に示すようなビデオ信号処理回路
が知られている。

すなわち、上記ビデオ信号処理回路は、２つの遅延回
路131,132、２つのNOT回路133,134,2つのNOR回路135,13
6、１つのOR回路137にて構成されており、信号入力端子
138に供給されたビデオ信号ａが上記第１の遅延回路131
を介して上記第２の遅延回路132に供給されるようにな
っている。上記各遅延回路は、クロック入力端子139を
介して供給されるクロックパルスに基づいて水平同期期
間の整数倍の所定期間に相当する遅延量（UTh,DTh）を
それぞれ入力信号に与えるようになっている。

ここで、上記ビデオ信号ａとして第15図に示す画像15
0の中央部垂直方向（α−β）のビデオ信号が上記信号
入力端子138に供給されたものとすると、上記第１の遅
延回路131は、上記ビデオ信号ａを上記遅延量UThだけ遅
延させたビデオ信号ｂを出力し、上記第２の遅延回路13
2は、上記ビデオ信号ｂを上記遅延量DThだけ遅延させた
ビデオ信号ｃを出力する。

上記ビデオ信号ａは、上記NOT回路133を介して上記NO
R回路135の一方の入力端に供給される。また、上記ビデ
オ信号ｃは、上記NOT回路134を介して上記NOR回路136の
一方の入力端に供給される。また、上記ビデオ信号ｂ
は、上記各NOR回路135,136の他方の入力端に供給される
とともに、第１の信号出力端子140に供給される。

上記NOR回路135は、上記各入力信号から上記ビデオ信
号ｂの上側縁どり信号ｄを生成し、上記OR回路137の一
方の入力端に供給する。また、上記NOR回路136は、上記
各入力信号から上記ビデオ信号ｂの下側縁どり信号ｅを
生成し、上記OR回路137の他方の入力端に供給する。こ
れら縁どり信号d,eは、上記OR回路137により縦縁どり信
号ｆとなり、第２の信号出力端子141に供給される。

従って、このビデオ信号処理回路は、上記第１の信号
出力端子140から第15図に示す画像151となるビデオ信号
ｂを出力し、上記第２の信号出力端子141から画像152と
画像153を重ね合わせた画像となる縦縁どり信号ｆを出
力する。このビデオ信号ｂに上記縦縁どり信号ｆを加え
ることにより、画像154となるビデオ信号を生成するこ
とができる。

D.発明が解決しようとする課題 ところで、上述のカメラ一体型VTRに内蔵されている
タイトル画像発生装置において、多彩なタイトル画像を
実現するために、上記メモリに書き込まれた画像データ
から形成されるタイトル画像信号に縦方向や横方向ある
いは全周の縁どり信号を加え、縁どり画像を有するタイ
トル画像の画像信号を形成するものが考えられている。

しかし、上述のビデオ信号処理回路を用いて縦縁どり
画像信号を形成しようとすると、水平同期期間の整数倍
の所定期間に相当する遅延量（UTh,DTh）を有する遅延
回路131,132が必要なために、回路規模が非常に大きく
なってしまい、実現が困難であった。

そこで、本発明は、上述の如き課題に鑑み、縦縁どり
画像信号を形成することのでき、回路規模の小さな規模
の構成のタイトル画像発生装置を提供し、また、タイト
ル画像の全周を縁どる縦横縁どり画像信号を生成するこ
とができ、多彩なタイトル画像を実現することのできる
新規な構成のタイトル画像発生装置を提供するものであ
る。

E.課題を解決するための手段 本発明は、上述の如き課題を解決するために、入力ビ
デオ信号をディジタル化して画像データを形成する手段
と、上記画像データを記憶するメモリ手段と、上記メモ
リ手段から上記画像データを読み出す第１のメモリ制御
手段と、上記第１のメモリ制御手段の読み出しタイミン
グより水平同期期間の整数倍の所定期間だけ進んだタイ
ミングで上記メモリ手段から上記画像データを読み出す
第２のメモリ制御手段と、上記第１のメモリ制御手段の
読み出しタイミングより水平同期期間の整数倍の所定期
間だけ遅れたタイミングで上記メモリ手段から上記画像
データを読み出す第３のメモリ制御手段と、上記第２の
メモリ制御手段の制御により読み出された画像データに
よる画像から上記第１のメモリ制御手段の制御により読
み出された画像データによる画像と重なる画像を論理演
算により除いた上側縁どり画像の画像信号と、上記第３
のメモリ制御手段の制御により読み出された画像データ
による画像から上記第１のメモリ制御手段の制御により
読み出された画像データによる画像と重なる画像を論理
演算により除いた下側縁どり画像の画像信号とを、重ね
合わせた縦縁どり画像信号を上記画像データから形成す
る論理演算手段とからなる。

また、本発明は、前記各手段に加えて、前記第１のメ
モリ制御手段の制御により読み出された画像データに、
前記縦縁どり画像信号を重ね合わせた画像信号を生成す
る加算回路と、上記加算回路の出力画像信号に所定の遅
延量を与える第１の遅延回路と、上記第１の遅延回路の
出力画像信号に所定の遅延量を与える第２の遅延回路
と、上記加算回路の出力画像信号による画像から上記第
１の遅延回路の出力画像信号による画像と重なる画像を
除いた左側縁どり画像信号と、上記第２の遅延回路の出
力画像信号による画像から上記第１の遅延回路の出力画
像信号による画像と重なる画像を除いた右側縁どり画像
信号とを形成する手段と、前記縦縁どり画像信号と上記
左側縁どり画像信号および上記右側縁どり画像信号を重
ね合わせた縦横縁どり画像信号を生成する加算回路とか
らなる。

F.作用 本発明に係るタイトル画像発生装置では、メモリ手段
に記憶した画像データを、水平同期期間の整数倍の所定
期間だけ読み出しタイミングの異なる３つのメモリ制御
手段にて読み出し、これらメモリ制御手段にて読み出さ
れた各画像データを重ね合わせて縦縁どり画像信号を形
成する。また、本発明に係るタイトル画像発生装置で
は、２つの遅延回路の出力画像信号から右側縁どり画像
信号と左側縁どり画像信号を形成し、上記縦縁どり画像
信号と重ね合わせて縦横縁どり信号を生成する。

G.実施例 以下、本発明の実施例について、図面に従い詳細に説
明する。

（G1−１）本発明を適用したカメラ一体型8mmVTRの構成
（第２図，第３図） 第２図および第３図は、被写体像を撮影する撮像部10
と、この撮像部10にて得られるビデオ信号を8mmビデオ
の所定フォーマットで記録する記録部20とを、装置本体
30に一体的に設けたタイトル画像発生装置内蔵のNTSC用
カメラ一体型8mmVTRを示したものである。

上記装置本体30には、第３図の外観斜視図に示すよう
に、上記撮像部10の固体イメージャ１に撮像光を導く撮
像レンズ35が設けられているとともに、上記撮像部10に
て撮影している被写体像等をモニターするための電子ビ
ューファインダ25や各操作スイッチ31,32,33,34等が設
けられている。

また、上記撮像部10は、第２図のブロック図に示すよ
うに、電荷結合素子（CCD）にて形成した固体イメージ
ャ１を備え、この固体イメージャ１が同期信号発生回路
２の発生する同期信号に基づいて作動するCCD駆動回路
３にて駆動され、上記固体イメージャ１にて得られる被
写体像の撮像出力を撮像信号処理回路４に供給するよう
になっている。

上記撮像信号処理回路４は、上記固体イメージャ１に
よる撮像出力から被写体像を示す輝度信号（Ｙ）と色差
信号（Ｒ−Ｙ），（Ｂ−Ｙ）を形成する。この撮像信号
処理回路４にて形成される輝度信号（Ｙ）と色差信号
（Ｒ−Ｙ），（Ｂ−Ｙ）は、それぞれインポーズ回路5,
6,7を介してNTSCエンコーダ８に供給されるようになっ
ている。

上記NTSCエンコーダ８は、上記輝度信号（Ｙ）と色差
信号（Ｒ−Ｙ），（Ｂ−Ｙ）から被写体像を示すNTSC方
式のビデオ信号を形成する。このビデオ信号は、１ビッ
トのアナログ・ディジタル（A/D）変換回路11に供給さ
れるとともに、上記電子ビューファインダ25と上記記録
部20とに供給されるようになっている。

上記１ビットのA/D変換回路11は、上記ビデオ信号の
輝度信号（Ｙ）を所定の信号レベルと比較するレベルコ
ンパレータにて構成され、上記輝度信号（Ｙ）のレベル
が上記所定の信号レベルより小さいときには『１』で示
し、大きいときには『０』で示した画像データを形成す
る。この画像データは、タイトラー回路12を介してメモ
リ13に書き込まれるようになっている。

上記メモリ13は、上記画像データを記憶するスタティ
ックRAMにて構成されており、主電源が遮断された場合
にもデータを消失することがないように、リチウム電池
14からバックアップ電源が供給されている。

上記タイトラー回路12は、上記同期信号発生回路２か
ら同期信号が供給されており、この同期信号から上記メ
モリ13の書き込み読み出しアドレスデータを形成して、
上記メモリ13への画像データの書き込み読み出し制御を
行う。また、このタイトラー回路12は、タイトル画像と
なる３原色信号（R,G,B）を変換回路15に供給するとと
もに、上記メモリ13から読み出される画像データと上記
操作スイッチ33や上記操作スイッチ34の操作に応じて上
記各インポーズ回路5,6,7の動作制御を行うようになっ
ている。

上記変換回路15は、上記タイトラー回路12から供給さ
れる３原色信号（R,G,B）を輝度信号（Ｙ）と色差信号
（Ｒ−Ｙ），（Ｂ−Ｙ）に変換して、上記各インポーズ
回路5,6,7に供給するようになっている。

これらインポーズ回路5,6,7は、上記タイトラー回路1
2の動作制御により、上記変換回路15から供給される輝
度信号（Ｙ）と色差信号（Ｒ−Ｙ），（Ｂ−Ｙ）を上記
撮像信号処理回路４の出力信号に挿入するようになって
いる。

（G1−２）タイトラー回路の構成（第１図，第４図，第
５図） 第１図に上記タイトラー回路12の構成を示す。この第
１図において、上記タイトラー回路12には、シリアル・
パラレル変換回路40を介して画像データ入力端子４に接
続されている画像データ切換回路42が設けられている。

上記画像データ切換回路42は、パラレル・データの切
り換え回路で形成され、上記シリアル・パラレル変換回
路40と、３つのデータ取り込み回路43,44,45を、画像デ
ータ入出力端子群46を介して上記メモリ13に選択的に接
続するようになっている。

上記各データ取り込み回路43,44,45は、各入力端に供
給されるパラレル・データを所定のタイミングで取り込
むようになっており、その各出力端が各パラレル・シリ
アル変換回路47,48,49を介してラッチ回路50に接続され
ている。

上記ラッチ回路50は、入力端に接続されている上記各
パラレル・シリアル変換回路47,48,49に対応する３つの
出力端が縦縁どり生成回路51に接続されており、タイミ
ングパルス入力端にラッチタイミング生成回路52から所
定のタイミングパルスが供給されるようになっている。

上記縦縁どり生成回路51は、２つの出力端が横縁どり
生成回路63に接続されている。また、この横縁どり生成
回路63は、一方の出力端が色指定回路79に接続され、他
方の出力端が色指定回路80に接続されている。

ここで、上記縦縁どり生成回路51は、第４図に示すよ
うに、２つのNOT回路53,54、２つのNOR回路55,56、およ
び１つのOR回路57にて構成されている。

このうち、上記パラレル・シリアル変換回路47に対応
する上記ラッチ回路50の出力端に接続されている入力端
子58が、上記NOT回路53を介して上記NOR回路55の一方の
入力端に接続されている。また、上記パラレル・シリア
ル変換回路49に対応する上記ラッチ回路50の出力端に接
続されている入力端子60が、上記NOT回路54を介して上
記NOR回路56の一方の入力端に接続されている。また、
上記パラレル・シリアル変換回路48に対応する上記ラッ
チ回路50の出力端に接続されている入力端子59が、上記
各NOR回路55,56の他方の入力端に接続されているととも
に第１の出力端子61に接続されている。さらに、上記各
NOR回路55,56の出力端が上記OR回路57の各入力端に接続
されており、このOR回路57の出力端が第２の出力端子62
に接続されている。

また、上記横縁どり生成回路63は、第５図に示すよう
に、OR回路64、４つの遅延回路65,66,67,68、２つのNOT
回路69,70、２つのNOR回路71,72、および３入力のOR回
路73にて構成されている。

このうち、上記OR回路64は、上記縦縁どり生成回路51
の第１の出力端子61が接続されている入力端子74と、上
記第２の出力端子62が接続されている入力端子74と、上
記第２の出力端子62が接続されている入力端子75とが各
入力端に接続されている。また、上記第１の遅延回路65
は、入力端が上記入力端子74に接続されている。また、
上記第２の遅延回路66は、入力端が上記OR回路64の出力
端に接続されている。この第２の遅延回路66の出力端
は、上記第３の遅延回路67の入力端に接続されていると
ともに、上記各NOR回路71,72の一方の入力端に接続され
ている。また、上記第４の遅延回路68は、入力端が上記
入力端子75に接続されている。これら各遅延回路65,66,
67,68は、所定のクロックパルスがクロック入力端76を
介して供給されてようになっており、このクロックパル
スに基づいて入力データに所定の遅延量を与えるように
なっている。

さらに、この横縁どり回路63では、上記OR回路64の出
力端が上記NOT回路69を介して上記NOR回路71の他方の入
力端に接続されている。また、上記第３の遅延回路67の
出力端が上記NOT回路70を介して上記NOR回路72の他方の
入力端に接続されている。また、上記各NOR回路71,72の
各出力端と上記第４の遅延回路68の出力端とが上記３入
力のOR回路73に接続されている。さらにまた、この横縁
どり回路63では、上記第１の遅延回路65の出力端が出力
端子77を介して上記色指定回路79に接続され、上記OR回
路73の出力端が出力端子78を介して上記色指定回路80に
接続されている。

上記各色指定回路79,80には、上記装置本体30に配設
された第３の操作スイッチ33および第４の操作スイッチ
34が接続されている図示しないシステムコントローラに
接続されている色指定入力端子81,82が接続され、この
色指定入力端子81,82を介して色指定データがそれぞれ
供給されるようになっている。上記各色指定回路79,80
は、上記色指定データで指定される３原色信号（R,G,
B）の各出力端が重ね合わせ回路83にそれぞれ接続され
ている。

上記重ね合わせ回路83は、上記色指定回路79から供給
される３原色信号（R,G,B）を優先して、上記色指定回
路80から供給される３原色信号（R,G,B）に重ねた３原
色信号（R,G,B）を生成し、この３原色信号（R,G,B）を
生成し、この３原色信号（R,G,B）を各出力端子84R,84
G,84Bを介して出力するようになっている。また、上記
重ね合わせ回路83にて生成された３原色信号（R,G,B）
は、ブランキング信号生成回路104に供給される。この
ブランキング信号生成回路104は、上記３原色信号（R,
G,B）からブランキング信号（BLK）を生成し、ブランキ
ング信号出力端子105を介して上記各インポーズ回路5,
6,7に動作制御信号として供給するようになっている。

また、このタイトラー回路12には、上記メモリ13に与
えるパラレルのアドレスデータを切り換えるアドレスデ
ータ切換回路85が設けられている。このアドレスデータ
切換回路85は、所定ビットのカウンタにて形成された書
込アドレス生成回路86と、読出アドレス切換回路87の出
力端とを、アドレスデータ出力端子群88を介して上記メ
モリ13に選択的に接続する。

上記読出アドレス切換回路87は、パラレル・データの
切り換え回路にて形成され、制御信号入力端に接続され
た切換タイミング生成回路89から供給される制御信号に
よって、所定ビットのカウンタにて形成された３つの読
出アドレス生成回路90,91,92を選択的に上記アドレスデ
ータ切換回路85に接続する。

また、このタイトラー回路12には、書込指示データを
生成する書込タイミング生成回路93と、読出指示データ
を生成する読出タイミング生成回路94が設けられてい
る。上記書込タイミング生成回路93は、上記装置本体30
に配設された第１の操作スイッチ31が接続されている登
録動作指示端子95に接続されているとともに、書込指示
端子96を介して上記メモリ13に接続されている。また、
上記読出タイミング生成回路94は、上記装置本体30に配
設された第２の操作スイッチ32が接続されている挿入動
作指示端子97に接続されているとともに、読出指示端子
98を介して上記メモリ13に接続されている。

また、このタイトラー回路12には、図示しないクロッ
ク生成回路から所定のクロックパルスが供給されるよう
になっているクロック入力端子99や、上記同期信号発生
回路２から各同期信号が供給されるようになっている水
平同期入力端子100および垂直同期入力端子101が設けら
れているとともに、駆動電源の入力端子102や接地端子1
03等が設けられている。

（G1−３）タイトラー回路の動作 上記タイトラー回路12は、上記装置本体30に配設され
た各操作スイッチ31,32,33,34の操作により、上記クロ
ック入力端子99に供給されるクロックパルスや上記各同
期入力端子100,101に供給される同期信号に基づいてこ
のタイトラー回路12を構成する各回路を動作させ、以下
に説明する登録動作や挿入動作を行うようになってい
る。

（G1−３−１）登録動作（第１図，第６図，第７図） 上記第１の操作スイッチ31は、登録動作の動作指定ス
イッチである。

上記撮像部10にて例えばパネル110に描いた第６図に
示すような111を撮影しながら、上記第１の操作スイッ
チ31を操作すると、上記タイトラー回路12は、上記画像
データ切換回路42を介して上記シリアル・パラレル変換
回路40と上記メモリ13を接続するとともに、上記アドレ
スデータ切換回路85を介して上記書込アドレス生成回路
86と上記メモリ13を接続し、さらに、上記書込タイミン
グ生成回路93を動作させる。

このとき、上記シリアル・パラレル変換回路40は、上
記画像データ入力端子41を介して上記A/D変換回路11か
ら供給される上記撮像部10にて撮影している画像111の
画像データをパラレル・データの画像データａに変換し
て、第７図にＡにて示すように所定のタイミングで上記
メモリ13を供給する。また、上記書込アドレス生成回路
86は、上記画像データａの書込アドレスデータｂを生成
して、第７図にＢにて示すように上記画像データａのタ
イミングと同じタイミングで上記メモリ13に供給する。
また、上記書込タイミング生成回路93は、第７図にＣに
て示すように上記書込データｂに対応したタイミングで
書込指示データｃを生成して上記メモリ13に供給する。

従って、上記メモリ13には、上記画像データａが、上
記書込アドレスデータｂにて指定されるメモリアドレス
に、上記書込指示データｃのタイミングで書き込まれ
る。

なお、上記メモリ13に書き込まれる画像データは、パ
ネルに描いた文字やイラスト以外にも、例えば風景や人
物の顔等を撮像して形成してもよいことは無論である。

（G1−３−２）挿入動作（第１図，第４図，第５図，第
８図〜第13図） 上記第２の操作スイッチ32は、挿入動作の動作指定ス
イッチである。

上記タイトラー回路12は、上記操作スイッチ32の操作
を受け付けると、上記画像データ切換回路42を介して上
記各データ取り込み回路43,44,45と上記メモリ13を接続
するとともに、上記アドレスデータ切換回路85を介して
上記読出アドレス切換回路87と上記メモリ13を接続し、
さらに、上記読出タイミング生成回路94を動作させる。

また、上記タイトラー回路12では、この挿入動作にお
いて、上記第２の読出アドレス生成回路91が通常アドレ
スデータを生成し、この通常アドレスデータに対して、
上記第１の読出アドレス生成回路90が水平同期期間の整
数倍の所定期間（UTh）だけ進んだ進みアドレスデータ
を生成し、上記第３の読出アドレス生成回路92が水平同
期期間の整数倍の所定期間（DTh）だけ遅れた遅れアド
レスデータを生成するようになっている。これら読出ア
ドレス生成回路90,91,92にて生成された各アドレスデー
タは、上記切換タイミング生成回路89の制御による上記
読出アドレス切換回路87の切り換え接続によって、進み
アドレスデータと通常アドレスデータと遅れアドレスデ
ータとの３つのアドレスデータが、上記書込アドレスデ
ータｂの１データ期間（1DT）に相当する期間に順次切
り換えられ、第８図にＡにて示す読出アドレスデータｄ
として、上記アドレスデータ切換回路85を介して上記メ
モリ13に供給される。

また、上記読出タイミング生成回路94は、第８図にＢ
にて示すように上記読出アドレスデータｄの各データに
対応するタイミングで読出指示データｅを生成し、上記
メモリ13に供給する。

従って、上記読出アドレスデータｄにて指定された上
記メモリ13のメモリアドレスからは、上記進みアドレス
データで読み出された進み画像データと、上記通常アド
レスデータで読み出された通常画像データと、上記遅れ
アドレスデータで読み出された遅れ画像データとが順次
並んだ第８図にＣにて示す画像データｆが、上記読出指
示データｅのタイミングで読み出される。この画像デー
タｆは、上記各データ取り込み回路43,44,45に供給され
る。

上記データ取り込み回路43は、第８図にＤにて示よう
に進み画像データが与えられているタイミングでその画
像データを取り込み、第８図にＥにて示すように進み画
像データｈを常に上記パラレル・シリアル変換回路47を
介して上記ラッチ回路50に供給する。

また、上記データ取り込み回路44は、第８図にＦにて
示すように通常画像データが与えられているタイミング
でその画像データを取り込み、第８図にＧにて示すよう
に通常の画像データｊを常に上記パラレル・シリアル変
換回路48を介して上記ラッチ回路50に供給する。

さらにまた、上記データ取り込み回路45は、第８図に
Ｈにて示ように遅れ画像データが与えられているタイミ
ングでその画像データを取り込み、第８図にＩにて示す
ように遅れ画像データｌを常に上記パラレル・シリアル
変換回路49を介して上記ラッチ回路50に供給する。

上記ラッチ回路50は、供給されている上記各画像デー
タh,j,lを、上記ラッチタイミング生成回路52から供給
される第８図にＪにて示すタイミングパルスｍのタイミ
ングでラッチして、第８図にK,L,Mにてそれぞれ示すよ
うに互いにタイミングが同期した各画像データh,o,pを
生成する。なお、上記第８図において、上記ラッチ回路
50に供給されるタイミングパルスｍや各出力画像データ
n,o,pとして、上記各画像データh,j,lをパラレルデータ
のまま扱った場合のものを示したが、上記ラッチ回路50
からは、互いにタイミングが同期したシリアルの画像デ
ータが出力されるようになっている。

ここで、上記画像データｏは、第９図に示す通常画像
112のように上記画像111と同じタイミングの画像とな
る。また、上記画像データｎは、第９図に示す画像113
のように上記画像112より水平同期期間の整数倍の所定
期間（UTh）だけ上方向にずれた進み画像113となる。ま
た、上記画像データｐは、第９図に示す画像114のよう
に上記画像112より水平同期期間の整数倍の所定期間（D
Th）だけ下方向にずれた遅れ画像114となる。これら各
画像データn,o,pは、上記縦縁どり回路51の各入力端子5
8,59,60に供給される。

ここで、第10図は、上記縦縁どり回路51の信号処理を
説明するための波形図である。この第10図において、波
形n,o,pは、上記画像データn,o,pにて形成される第９図
に示した各画像113,112,114の中央部垂直方向（α−
β）の波形をそれぞれ示している。

上記縦縁どり回路51においては、上記NOR回路55が、
上記NOT回路53にて形成される画像データｎの否定デー
タと上記画像データｏとの論理和否定データｑを形成す
る。すなわち、この論理和否定データｑは、第10図に波
形ｑにて示すように上記波形ｏの上方向の水平同期期間
の整数倍の所定期間（UTh）だけ『１』となるデータで
ある。また、上記NOR回路56が、上記NOT回路54にて形成
される画像データｐの否定データと上記画像データｏと
の論理和否定データｒを形成する。すなわち、この論理
和否定データｒは、第10図に波形ｒにて示すように上記
波形ｏの下方向の水平同期期間の整数倍の所定期間（DT
h）だけ『１』となるデータである。さらにまた、上記O
R回路57が、上記データｑと上記データｒとの論理和デ
ータｔを形成する。すなわち、この論理和データｔは、
第10図に波形ｔにて示すように、上記波形ｏの上下方向
の水平同期期間の整数倍の所定期間（UThおよびDTh）だ
け『１』となるデータである。この論理和データｔは、
上記第２の出力端子62に供給される。また、上記入力端
子59に供給された画像データｏは、そのまま上記第１の
出力端子61に画像データｓとして供給される。

従って、この縦縁どり回路51においては、上記第１の
出力端子61に上記通常画像112と同じ第11図に示す通常
画像115となる画像データｓが得られ、また、上記第２
の出力端子62に上記通常画像115の上下方向の縦縁どり
画像116となる画像データｔが得られる。

上記横縁どり回路63では、上記入力端子74に供給され
る画像データｓが上記第１の遅延回路65にて所定時間
（LDL）遅延され、第12図にＡにて示す画像117となる画
像データＳ（DL）が形成される。また、上記OR回路64
が、上記画像データｓと上記入力端子75に供給される画
像データｔとから、第12図にＢにて示す画像118となる
論理和データＵを形成する。このデータＵは、上記第２
の遅延回路66により上記所定時間（LDL）遅延され、第1
2図にＣにて示す画像119となる画像データＶとなる。さ
らに、この画像データＶは、上記第３の遅延回路67によ
り所定時間（RDL）遅延され、第12図にＤにて示す画像1
20となる画像データＷとなる。また、上記NOR回路71
は、上記NOT回路69から出力するデータＵの否定データ
と上記データＶとから、第12図にＥにて示す画像121と
なる画像データＸを形成する。また、上記NOR回路72
は、上記NOT回路70から出力するデータＷの否定データ
と上記データＶとから、第12図にＥにて示す画像122と
なる画像データＹを形成する。さらにまた、上記データ
ｔは、上記第４の遅延回路68により上記所定時間（LD
L）遅延され、第12図にＦにて示す画像123となる画像デ
ータＴ（DL）となる。これら画像データX,画像データＹ
および画像データＴ（DL）は、上記３入力のOR回路73よ
り論理和となり、第12図にＧにて示す画像124となる画
像データＺとなる。

従って、この横縁どり回路63においては、上記第１の
出力端子77に上記第１の遅延回路65から上記画像117の
画像データＳ（DL）が得られ、また、上記第２の出力端
子78に上記画像117の上下左右方向の全周縁どり画像124
の画像データＺが得られる。

上記画像データＳ（DL）と画像データＺは、上記各色
指定回路79,80にて３原色信号（R,G,B）にそれぞれ色指
定され、上記重ね合わせ回路83にて重ね合わせ処理を施
されて、上記各信号出力端子84R,84G,84Bから上記変換
回路15にタイトル画像信号として出力される。このタイ
トル画像信号は、上記各インポーズ回路5,6,7にて上記
撮像信号処理回路４の出力信号に挿入され、第13図に示
すように上記メモリ13に記憶されていた画像125とその
全周縁どり画像126からなるタイトル画像127となる。

（Ｇ−２）応用例 上記タイトラー回路12は、上記A/D変換回路11から供
給される画像データをシリアル・データのまま上記メモ
リ13に供給するように構成することも可能である。ま
た、上記画像データは、上記輝度信号（Ｙ）を複数のレ
ベルでデータ化した数ビットの画像データとしてもよ
い。さらにまた、上記タイトラー回路12にて形成される
縦縁どり画像や全周縁どり画像は、図示しない操作スイ
ッチ等にてその有無を選択できるようにしてもよい。

なお、上述の実施例ではタイトル画像発生装置内蔵の
NTSC用カメラ一体型VTRに本発明を適用したが、本発明
は上述の実施例のみに限定されるものでなく、例えば再
生側VTR等から供給される入力ビデオ信号の画像をメモ
リに記憶して、この画像データからタイトル画像信号を
VTRの再生ビデオ信号または他の入力ビデオ信号に同期
することにより形成する据え置き型のタイトラーやテロ
ッパー等に用いるタイトル画像発生装置にも適用するこ
とができる。

H.発明の効果 本発明では、メモリ手段に記憶した画像データを、水
平同期期間の整数倍の所定期間だけ読み出しタイミング
の異なる３つのメモリ制御手段にて読み出し、これらメ
モリ制御手段にて読み出された各画像データを重ね合わ
せて縦縁どり画像信号を形成するようになっている。

従って、本発明に係るタイトル画像発生装置では、水
平同期期間の整数倍の所定期間だけ遅延量を有する３つ
の画像データがメモリ手段から読み出されるので、大き
な遅延量を有する遅延回路を用いる必要がなく、水平同
期期間の整数倍の所定期間に相当する遅延量（UTh,DT
h）を有する遅延回路が必要であった従来のタイトル画
像発生装置と比較して回路規模を小さくすることができ
る。

また、本発明に係るタイトル画像発生装置では、２つ
の遅延回路の出力画像信号から右側縁どり画像信号と左
側縁どり画像信号を形成し、上記縦縁どり画像信号と重
ね合わせることによって、容易にタイトル画像の全周を
縁どる縦横縁どり画像の画像信号を生成することがで
き、多彩なタイトル画像を実現することが可能である。

【図面の簡単な説明】

第１図は本発明を適用したカメラ一体型VTRのタイトラ
ー回路の構成を示す回路図であり、第２図は上記カメラ
一体型VTRの構成を示すブロック図であり、第３図は上
記カメラ一体型VTRの外観斜視図であり、第４図は上記
タイトラー回路に用いられる縦縁どり生成回路の構成を
示す回路図であり、第５図は上記タイトラー回路に用い
られる横縁どり生成回路の構成を示す回路図であり、第
６図は登録動作を説明するための画像を示す模式図であ
り、第７図は上記登録動作における上記タイトラー回路
の動作を説明するためのタイムチャートであり、第８図
は挿入動作における上記タイトラー回路の動作を説明す
るためのタイムチャートであり、第９図は上記挿入動作
におけるタイトラー回路の動作を説明するための画像を
示す模式図であり、第10図は上記縦縁どり生成回路の動
作を説明するための波形図であり、第11図は上記縦縁ど
り生成回路の動作を説明するための画像を示す模式図で
あり、第12図は上記横縁どり生成回路の動作を説明する
ための画像を示す模式図であり、第13図は上記タイトラ
ー回路から出力するタイトル画像の画像データを説明す
るための画像を示す模式図である。第14図は従来例の構
成を示す回路図であり、第15図は上記従来例の動作を説
明するための模式図である。 5,6,7……インポーズ回路 10……撮像部 11……A/D変換回路 12……タイトラー回路 13……メモリ 51……縦縁どり生成回路 63……横縁どり生成回路 87……読出アドレス切換回路 90,91,92……読出アドレス生成回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力ビデオ信号をディジタル化して画像デ
   ータを形成する手段と、 上記画像データを記憶するメモリ手段と、 上記メモリ手段から上記画像データを読み出す第１のメ
   モリ制御手段と、 上記第１のメモリ制御手段の読み出しタイミングより水
   平同期期間の整数倍の所定期間だけ進んだタイミングで
   上記メモリ手段から上記画像データを読み出す第２のメ
   モリ制御手段と、 上記第１のメモリ制御手段の読み出しタイミングより水
   平同期期間の整数倍の所定期間だけ遅れたタイミングで
   上記メモリ手段から上記画像データを読み出す第３のメ
   モリ制御手段と、 上記第２のメモリ制御手段の制御により読み出された画
   像データによる画像から上記第１のメモリ制御手段の制
   御により読み出された画像データによる画像と重なる画
   像を論理演算により除いた上側縁どり画像の画像信号
   と、上記第３のメモリ制御手段の制御により読み出され
   た画像データによる画像から上記第１のメモリ制御手段
   の制御により読み出された画像データによる画像と重な
   る画像を論理演算により除いた下側縁どり画像の画像信
   号とを、重ね合わせた縦縁どり画像信号を上記画像デー
   タから形成する論理演算手段とからなるタイトル画像発
   生装置。
2. 【請求項２】前記第１のメモリ制御手段の制御により読
   み出された画像データに、前記縦縁どり画像信号を重ね
   合わせた画像信号を生成する加算回路と、 上記加算回路の出力画像信号に所定の遅延量を与える第
   １の遅延回路と、 上記第１の遅延回路の出力画像信号に所定の遅延量を与
   える第２の遅延回路と、 上記加算回路の出力画像信号による画像から上記第１の
   遅延回路の出力画像信号による画像と重なる画像を除い
   た左側縁どり画像信号と、上記第２の遅延回路の出力画
   像信号による画像から上記第１の遅延回路の出力画像信
   号による画像と重なる画像を除いた右側縁どり画像信号
   とを形成する手段と、 前記縦縁どり画像信号と上記左側縁どり画像信号および
   上記右側縁どり画像信号を重ね合わせた縦横縁どり画像
   信号を生成する加算回路とからなる請求項１記載のタイ
   トル画像発生装置。