JP2824828B2 - プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 - Google Patents

プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置

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Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、アクセス不能なコンピュー
タ処理装置内のプログラムの流れを確かめる手段に関す
るものである。これは、ＲＳＰ装置と呼ばれる、単一チ
ップの縮小命令セットの信号処理装置の内部論理の中に
備えられた、デバッグポートの内部に組込まれている。
これは論理アナライザの代わりに使用されるが、その理
由はＲＳＰ装置の内部プログラムアドレスバスは、イン
タフェースでは利用できないためである。
【０００２】従来、論理アナライザは、デジタルコンピ
ュータのハードウェアのトラブルシューティング時に使
用される主要手段であった。しかし、広い幅のデータと
アドレスバスとを持つ、高度にパイプライン処理された
単一チップの処理装置の出現によって、ハードウェアお
よびプログラムのトラブルシューティングのために、イ
ンタフェースにすべての必要なバスを設けることは非実
用的になってきた。さらにこの目的のために、リアルタ
イムプログラム環境でデバッグするとき、有益と考えら
れるすべてのデータを出力バスに多重化することは不可
能である。
【０００３】これらの問題は、外部リードの数が限定さ
れ、あらゆる物理的限界に近い速度を使用し、さらに多
数かつ広いバスへのアクセスが必要となる、次世代の装
置の場合にも起こるであろう。
【０００４】
【発明の概要】デバッグポートは、ハードウェアのデバ
ッギングおよびソフトウェア開発のためのツールとし
て、ＲＳＰ装置の内部に組込まれている。デバッグポー
トは商用論理アナライザの多くの特徴を持つが、装置の
内部論理の中に含まれている。それは主として、装置の
超高速性能の特徴のために、ほとんどの動作が単一シリ
コンダイに含まれることが必要となるからである。この
ことは、装置の機能的動作の大部分が内部的であるゆ
え、外部開発ツールには利用できないことを意味する。
そのため、内部レジスタおよびメモリの中の主情報は、
装置のインタフェースピンでは利用不能であり、また、
リアルタイムプログラム環境では、簡単に多重化できな
い。
【０００５】しかしながら、デバッグポートは、すべて
の内部バスにほぼフルにアクセス可能で、プログラマや
装置の設計者が要求するプログラムフローデータを、他
の情報同様に送ることができる。デバッグポートは確か
にシリコン領域にペナルティを課すが、この領域は装置
全体の５パーセント以下であろう。
【０００６】この専用デバッグポートは、アドオン論理
アナライザが使用不能であることに関連する多くの問題
を解決する。デバッグポートは、ＲＳＰ装置のリアルタ
イム処理を妨げずに、バス上のデータをとらえるための
トリガ捕獲条件の入力を許可し、またＲＳＰ装置の命令
ストリームへの命令の挿入も許可する。たとえば、内部
レジスタの内容とメモリ位置とをデバッグポートレジス
タにコピーし、出力することが可能である。
【０００７】しかし、デバッグポートには８ビットデー
タバスインタフェースの制限がある。８ビットポートは
開発ツールと装置の入力／出力要求とを折衷している。
この制限のため、リアルタイムプログラム開発の間、各
命令サイクルで変化する２４ビットプログラムカウンタ
のすべての状態を、そのほんの３分の１の８ビットのポ
ートを通してモニタすることは全く不可能である。
【０００８】本発明はアプリケーションプログラムの連
続性を利用することにより、この問題を解決する。プロ
グラムアドレスカウンタのカウントに不連続性が生じる
のは、ごく限られた状況（すなわち、分岐、ジャンプ、
サブルーチンコール、サブルーチンからのリターン、例
外、例外からのリターン、トラップ、トラップからのリ
ターンおよびループ先端へのループバック）においての
みなので、デバッグポートはこの事実を利用し、何か不
連続性が生じた場合のみ、プログラムフローデータをと
らえる。その結果、出力データは大幅に減少する。
【０００９】さらに、すべての単純分岐（すなわち分岐
アドレスが１つしかないもの）は、分岐決定ワード
“１”または“０”でコード化されている。というの
も、分岐および必ずそれに続く遅延スロット命令の後に
実行される次の命令は、特定の目的アドレスでの命令ま
たは遅延スロット命令に続く命令のいずれかであるから
である。アプリケーションと伸張プログラムの同期性を
維持するため、２４ビットプログラムアドレスは、分岐
決定ワードの出力の際にはいつも出力される。
【００１０】デバッグポートは上記の８ビットバスに圧
縮プログラムフローと他のデータとを出す。このバスは
インタフェースモジュールに延び、そのモジュールは
“バースト的な”高速データを低速にバッファする。低
速データは、小型コンピュータシステムインタフェース
（ＳＣＳＩ）のバスを通って、プログラマまたは装置の
デバッガのワークステーションに送られるのに適するも
のになる。
【００１１】プログラムフローアドレスの不連続性が、
デバッグポートのプログラムフローユニットにより、い
かに処理されるかを理解するために、不連続性のすべて
の原因が以下の３つの表に示されている。
【００１２】
【表１】
【００１３】
【表２】
【００１４】
【表３】
【００１５】まず、３つの表に示されたタイトルに注目
し、それから表１の左端欄について考える。表１のグル
ープＡの各命令は常にプログラムアドレスにおいて実行
される分岐、ジャンプ、コールまたはトラップといった
命令に特定される目的アドレスへの不連続性を引起こ
す。不連続性は常に生じ、目的アドレスは分岐命令の一
部で、ユーザのためにプログラムフローデータを伸張す
るプログラムでも既知であるので、これらのどの命令が
実行されても、どんなプログラムフローデータも捕獲不
能である。
【００１６】さて、グループＢの自動ループバック機能
について考える。ｎ−パスのループにおいて命令が実行
された場合、最初のｎ−１パスでは、ループにおける最
終命令、すなわちループ先端へのバックという命令の後
に、常に不連続性が生じる。ｎ番目のパスでは、次に実
行される命令は常にループにおける最終命令の次に連続
する命令となる。たとえ、ループにおける最終命令の次
に実行される命令が予知可能でも、デバッグポートの設
計者たちは、ループ先端へのループの際にプログラムア
ドレスをとらえるのではなく、ループ先端において次に
連続する命令が取出される際に、ｎ番目のパスの間にプ
ログラムアドレスをとらえる方を選択してきた。（表３
参照。エントリ−ループ終了でフォールスルー。）次
に、グループＣのループ開始命令について考える。ルー
プ開始命令はループの先端および長さ、ならびにドロッ
プする前のパスの数を規定するために用いられる。ルー
プ開始命令は、命令実行後直ちに不連続性を発生させる
ことは決してない（不連続性はループにおける最終命令
実行の後に、ボトムで発生する）ので、この命令が実行
されるときには、プログラムフローデータの捕獲は起こ
らない。
【００１７】停止命令は、ＲＳＰ装置の起動の必要がな
いときに電力を節約するために装置に含まれている。停
止命令は、プログラムアドレスにおけるジャンプの原因
とはならないが、プログラムカウンタの進行の停止と、
装置の動作の停止とをもたらす。停止命令の実行のた
め、プログラムフローデータは捕獲されない。
【００１８】表２における命令はすべて条件付命令であ
る。これらのどの命令の実行も、ある条件が満たされれ
ば（特定の目的アドレスへの）不連続性を起こす。もし
くは、ある条件が満たされなければ次に続く命令の実行
を引起こす。これらの命令に対し、デバッグポートは、
もし不連続性が生じれば“１”で、不連続性が生じなけ
れば“０”で分岐決定ワードをコーディングする。
【００１９】表３の左端欄（グループＡ）は、装置のす
べての間接命令を示している。これらのどの命令が実行
されても、算出アドレスは特定レジスタから読取られ、
遅延スロット命令の後に実行された命令を取出すために
用いられる。目的アドレスは計算されるものであり、多
くの場合予知不能なので、プログラムフローユニットは
常に目的アドレスがプログラムアドレスバスに出される
と、これらの命令に備えてその目的アドレスをとらえる
のである。
【００２０】表３のグループＢに示された正常および迅
速例外は、サービスを要求しているＩ／Ｏユニットより
発信された信号と、エラー発生の信号を送る演算コアユ
ニットからの信号とによって生じる。
【００２１】ＲＳＰ装置は、Ｉ／Ｏユニットからの例外
信号に応答するとき、現行のタスクでの処理を停止し、
関連のない例外ルーチンへ、タスクの終了に戻る前に、
入力レジスタからなんとかデータを読取るかまたは出力
レジスタにデータの書込をする目的でジャンプする。信
号処理アプリケーションにおいては、入力／出力タスク
は、データのロスを防ぐため、通常は周期的に行なわれ
なければならない。
【００２２】ＲＳＰ装置は演算コアからの例外信号に応
答するときもまた、処理を停止し、例外ルーチンへジャ
ンプする。しかし、例外ルーチンは、エラーの修正また
はオペレータへのエラー発生の通報のコールの原因とな
る条件に関連するタスクを行なうために使用されること
が多い。
【００２３】例外ルーチンは遂行中の現行のタスクに関
連する場合としない場合があるため、プログラマにとっ
ては、もし、ある状況下（たとえば、演算エラーが正し
く修正されたかどうか決定するようなとき）で例外不連
続性の捕獲を可能化し、他の状況（たとえば、多くのＩ
／Ｏ例外が発生するようなとき）ではその捕獲を不能化
できるのであれば、プログラムフローデータはそう混乱
したものにはならないだろう。
【００２４】表３の２番目の欄のＮＥＸＣＥとＱＥＸＣ
Ｅはそれぞれ正常および迅速の例外に対するプログラム
の不連続性捕獲のイネーブルである。ＱＥＸＣＥは迅速
例外ルーチンへの出入りの際のプログラムの不連続性の
捕獲を可能化／不能化にするのに対し、ＮＥＸＣＥは正
常な例外ルーチンに入る際のみその捕獲を可能化／不能
化することに注意されたい。ＲＳＰ装置においては、１
つの命令は、トラップおよび正常例外からのリターンを
コマンドするために用いられる。そのため、デバッグポ
ートの設計者たちは、常に正常の例外ルーチンを出ると
きに生じる不連続性を報告することにしてきたが、これ
は、１つはトラップからのリターン、２番目は正常例外
からのリターンといった別々の命令を受けるのを避ける
ためである。
【００２５】上記表１に関して、“ループの先端への自
動ループバック”の機能についての説明で、ループ先端
へのループバックが発生した場合に起こるプログラムア
ドレスの不連続性は報告されないと述べたが、ループの
処理が完了したときにはループの先端において、プログ
ラムアドレスは報告される。
【００２６】表３のグループＤに含まれるウエイトおよ
びブレークの命令のいずれも、その実行の際、プログラ
ムアドレスを変更させないが、プログラムカウンタを停
止させる。ウエイト命令は、電力を節約するという点に
おいて、停止命令と似ている。ウエイト命令は演算コア
のクロックを停止させる（位相１をオンしたまま）が、
Ｉ／Ｏユニットのクロックはそのまま動き続ける。デバ
ッグポートはウエイト命令の実行の際にプログラムアド
レスをとらえる。
【００２７】プログラムのデバッギングの間、プログラ
ムのその時点での数多くのレジスタ／メモリの位置の値
／状態を決定するために、レジスタ／メモリ位置を調べ
ることができるように、ブレーク命令は命令の実行を停
止させるのに用いられる。デバッグポートはまた、ブレ
ーク命令の実行の際にプログラムアドレスをとらえる。
【００２８】デバッグポートのプログラムフローユニッ
トは６つの必須レジスタを含む。それらは、２４ビット
プログラムアドレス獲得レジスタ（ＰＡＣ）、３２ビッ
ト分岐決定シフトレジスタ（ＢＤＲ）、８ビット状態レ
ジスタ（ＳＴＲ）、２４ビットプログラムアドレスバッ
ファ（ＰＡＢ）、３２ビット分岐決定バッファ（ＢＤ
Ｂ）および８ビット状態バッファ（ＳＴＢ）である。
【００２９】ＰＡＢ、ＢＤＢおよびＳＴＢはバッファレ
ジスタである。これらは各々、デバッグポートのＦＩＦ
Ｏ出力への転送のため、データがデバッグポートの出力
バスに多重化されることができるようになるまで、ＰＡ
Ｃ、ＢＤＲおよびＳＴＲからコピーされたデータを保持
する。
【００３０】ＰＡＢは常に、ＰＡＣレジスタが装置のプ
ログラムアドレス（ＰＡ）バス上のアドレスをとらえる
前に、ＰＡＣレジスタの現在の内容をコピーする。ＰＡ
Ｃレジスタは、以下のいずれかの状態が発生した場合、
プログラムアドレスをとらえる。
【００３１】１．予知不能な態様で、プログラムフロー
を変更するような命令が実行されるかまたは、そのよう
な条件が発生する場合。
【００３２】２．分岐決定シフトレジスタ（ＢＤＲ）が
満杯になる場合。 ３．入力メッセージが、プログラムアドレスの捕獲を指
定する場合。
【００３３】ＰＡＢとＰＡＣとに対するコピー／捕獲制
御論理は隣接する論理より７つの入力を受ける。７つの
うちの５つの入力は、ＲＳＰ装置の命令デコードユニッ
トからのものである。これらの入力は下記の表４に示さ
れている。
【００３４】
【表４】
【００３５】表４はどの命令または条件が５つの信号そ
れぞれのアサートを引起こすかを示している。これらの
命令／条件は表３にも示されており、予知不能な態様
で、プログラムフローの変更を起こすものである。
【００３６】ＰＡＢ／ＰＡＣ制御論理へ入力される、あ
との２つの信号は後に図２および３で示される。
【００３７】１つの代わりに５つの信号がＰＡＢ／ＰＡ
Ｃコピー／獲得制御論理により入力されるが、これは、
いくつかはまたＳＴＲレジスタにより状態信号として入
力されるからである。
【００３８】ＳＴＲレジスタは、プログラムアドレスが
捕獲された理由および最後の捕獲以降何かイベントが発
生したかどうかに関する情報を含む。表５はＳＴＲレジ
スタ内のビットの意味を示しており、表６は表５のＰＦ
Ｔビットの意味を拡張するものである。
【００３９】
【表５】
【００４０】
【表６】
【００４１】ＢＤＲレジスタは、命令デコードユニット
からの２つの入力により制御される。ｓｂｒ＿ｉｎｓｔ
（単純分岐命令）という信号は、何か単純分岐命令が実
行された際にＢＤＲを左シフトさせる。２番目の信号ｓ
ｂｒ＿ｔｋｎ（実行された単純分岐）は、ＢＤＲの最下
位ビットによりコピーされ、分岐した場合は“１”、分
岐しない場合は“０”である。
【００４２】ＢＤＲレジスタは、装置の電源投入リセッ
トにより初期化され、３１−１ビットはすべて“０”
に、および０ビットは“１”となる。ＢＤＲレジスタ
は、ＢＤＢに内容がコピーされるときは常に同じ状態に
再び初期化される。ＢＤＲは、０ビットに初期化された
唯一の“１”が３１ビットによりシフトされた場合に、
満杯になる。
【００４３】プログラムフローの捕獲発生毎に、以下の
状態が発生する。 １．ＰＡＣの以前の内容がＰＡＢにコピーされる。
【００４４】２．ＢＤＲの内容がＢＤＢにコピーされ
る。 ３．ＳＴＲの内容がＳＴＢにコピーされる。
【００４５】４．ＢＤＲが再び初期化される。 ５．ＳＴＲ内のＲＣ（参照カウンタ）ビットが増加す
る。
【００４６】６．捕獲されたデータのＦＩＦＯ出力への
移動のため、デバッグポートの出力バス上の時間スロッ
トを要求するのに、ｂｄ１６．ｓｒまたはｂｄ３２．ｓ
ｒというサービス要求のいずれかが設定される。
【００４７】ｂｄ１６．ｓｒとｂｄ３２．ｓｒとの２つ
のサービス要求出力は、分岐決定ビットが以前にＢＤＲ
の最上位１６ビットにシフトされたかどうかを、デバッ
グポートの出力バスアービタに示すために用いられる。
もしＢＤＲの上半分にシフトされたビットがなければ、
ＢＤＢの最下位１６ビットのみがＦＩＦＯ出力にコピー
される。
【００４８】プログラムフローデータは、ＦＩＦＯ出力
に書込まれた後、まずインタフェースモジュールへ、次
にホストワークステーションのハードディスクへ送られ
る。ワークステーションは、ハードディスクからのデー
タの伸張を行ない、プログラム原始コードとともに、結
果として生じたプログラムフローアドレスを表示する。
【００４９】この記述のビット数は例示のためのみに使
われている。他のレジスタの幅や、バスの幅などは、異
なった構成を扱うときには、簡単に設計することができ
る。
【００５０】
【好ましい実施例の説明】図１において、ＲＳＰ装置は
（１１）に示されており、内部のデバッグポートは（１
３）に示されている。
【００５１】ハードウェアの制限のため、ＲＳＰ装置の
内部プログラムアドレスバス上に発生するすべてのプロ
グラムアドレスをとらえ、出力することは不可能であ
る。したがって、デバッグポートの主要な機能の１つ
は、必須量のプログラムフローデータのみを、プログラ
マのホストワークステーションに伝送するために、コー
ド化し、捕獲することである。
【００５２】図１では、プログラムフローデータは、デ
バッグバス（１４）、インタフェースモジュール（１
５）およびＳＣＳＩ（小型コンピュータシステムインタ
フェース）（１６）を経由してプログラマのワークステ
ーション（１７）に送られる。ワークステーションは、
プログラムフローデータの処理の後、プログラムが正し
く機能しているかどうかをプログラマが決定できるよう
に、各プログラムアドレスおよびそのアドレスに相当す
るプログラマの原始コードを（１９）に表示しようとす
る。
【００５３】プログラムは次々にいくつかの複合分岐命
令を有することがあり得るので、ワークステーションが
プログラムを完全に再構成するために、デバッグポート
のプログラムフローユニットがすべての必要なデータを
とらえることは不可能である。この状態が発生すると、
プログラムフローユニットは、出力状態バイト内に重ね
書きビットを示す。再構成プログラムが重ね書きビット
を察知すると、表示されたデータ内に不連続性を示す。
【００５４】図２はプログラムフローデータのコード化
や捕獲の際に用いられる、デバッグポートと他のＲＳＰ
装置のユニットとの間の意味のあるインタフェースを示
す。命令取出ユニット（２０）は、次に実行される命令
のアドレスを発する。このアドレスは、プログラムアド
レスバス（２３）に出され、次の命令を取出すために命
令メモリ（２１）により使用される。命令メモリはプロ
グラムデータバス（２４）に命令を出力する。命令デコ
ード（２２）は、命令をデコードし、ここには示されて
いない他のユニットにおけるその命令の実行を制御す
る。命令デコードはまた、デバッグポートのための命令
をデコードし、それらの命令がプログラムデータバスに
あるとき、ユニット間の適切なラインをアサートする。
Ｌ−バス（２５）はデバッグポートとＲＳＰコアとの間
のコマンドおよびデータの転送のために使用される。
【００５５】図３は、プログラムフロー機能に含まれ
る、デバッグポート内の３つのユニットを示す。
【００５６】３つのユニットのうち、コマンドユニット
（３１）は最も関連性が薄い。コマンドユニットは２つ
の機能を果たす。１つは、ｅｎ＿ｐｆｕ（イネーブルプ
ログラムフローユニット）ライン経由の、プログラムフ
ローユニットの可能化／不能化である。コマンドユニッ
トは、デバッグポート入力バス（４０）、入力シンクロ
ナイザ（３３）およびデバッグバス（１４）を介してプ
ログラマから、またはＬ−バス（２５）上のＲＳＰコア
（命令の実行の結果として）から、可能化および不能化
ＰＦＵコマンドを受取る。
【００５７】コマンドユニットはまた、ｃａｐ＿ｐａラ
インを介して、いつでもプログラムアドレスの捕獲のた
めに、プログラムフローユニットをコマンドすることが
できる。コマンドユニットは、可能化および不能化ＰＦ
Ｕ命令と同じ経路で、プログラマまたはＬ−バスから入
力されたプログラムアドレス捕獲コマンドをデコードす
る。
【００５８】通信ユニット（３２）は、コマンドとデー
タをデバッグポートに入力するためおよびプログラムフ
ローその他のデータの出力のために用いられる。デバッ
グバスは双方向性があるので、ＦＩＦＯ出力（３５）
は、図１のインタフェースモジュール（１５）の受取準
備ができるまで出力データを蓄積するために含まれてい
る。
【００５９】いくつかのデータソースが、データをデバ
ッグポート出力バス（４１）に同時にコピーしようとす
ることがあるので、通信ユニットはまた出力バスアービ
タ（３４）を含む。その目的は、アサートされたすべて
のサービス要求を見て、バスへの各アクセスを、１度に
１つずつ許可することである。バスへのデータのコピー
の許可は、データセレクタバス（４２）に書込された５
ビットのコードを介して与えられる。
【００６０】図４は、プログラムフローユニットそのも
のを示している。ＢＤＲ（分岐決定シフトレジスタ）
（５０）は、３２ビットのシフトレジスタであり、ｓｂ
ｒ＿ｉｎｓｔｒの入力がアサートされる毎に左にシフト
する。シフトの際、ｓｂｒ＿ｔｋｎの入力状態をコピー
する。このようにして、単純分岐命令（すなわち、表２
の命令）が実行されるとき、分岐した場合は“１”で、
分岐しない場合は“０”でレジスタにコード化される。
【００６１】あまりに多くの分岐決定がコード化される
と、データが失われることがあるので、ＢＤＲが満杯で
あるときを検出する手段が提供される。ＢＤＲは、左端
の３１ビットは“０”で、右端ビットは“１”で初期化
される。左端（６０）での出力ｂｄｒ＿ｆｕｌｌで初期
の“１”が検出されたとき、制御論理（５６）は、３１
のシフトが行なわれたことを知り、またその内容はＢＤ
Ｂ（分岐決定バッファ）（５１）にコピーされねばなら
ない。ＢＤＲの最上位ビットは、分岐決定の蓄積のため
には決して使われないが、この方法を用いることによ
り、遂行されるシフトの数をトラックし続けるのにカウ
ンタを使用しなくてもよい。さらに、ＢＤＲの内容はい
つでもＢＤＢにコピー可能なので、出力データの初期の
“１”の位置の検出により、何個の分岐決定が含まれて
いるかが示される。
【００６２】ＢＤＲの内容はいつでもＢＤＢにコピー可
能なので、タップｂｄｒ＿ｈａｌｆ＿ｆｕｌｌ（６１）
は、１５またはそれ以下の分岐決定がコード化されたの
かどうかを示すために提供される。この場合、ＢＤＲの
最下位１６ビットのみがワークステーションに送られ
る。１６ビットの分岐決定データを含むメッセージは、
図３のヘッダジェネレータ（３６）がメッセージの前に
置いたヘッダにより、３２ビットの分岐決定データのメ
ッセージと区別される。プログラムフローユニットは、
通信ユニット（３２）にデータの長さの信号を送るが、
これは、ＢＤＢ、ＰＡＢおよびＳＴＢバッファがホスト
ワークステーションのためのデータを含んでいるとき
に、ｂｄ１６＿ｓｒ（４３）またはｂｄ３２＿ｓｒ（４
４）というサービス要求をアサートすることにより行な
われる。
【００６３】ＰＡＣ（プログラムアドレス捕獲）レジス
タ（５２）は、プログラム内で予知不能の不連続性が発
生したとき（すなわち、表３に示された命令または条件
のどれかが発生したときはいつも）プログラムアドレス
バス（４５）からプログラムアドレスをコピーするため
に用いられる。
【００６４】命令デコードユニットからの５つの入力
（２６）は、予知不能の不連続性の発生を知らせるため
に用いられる。これらの入力のいずれかがアサートされ
た場合、制御論理は、まずＰＡＣの現在の内容のＰＡＢ
へのコピー、次にＢＤＲの現在の内容のＢＤＢへのコピ
ー、そしてＳＴＲの現在の内容のＳＴＢへのコピー、さ
らにはＰＡＣによるプログラムアドレスバスのコピーを
引起こす。つぎに、制御論理は、データがデバッグポー
ト／出力バスに出力される用意があることを知らせるた
めに、ｂｄ１６＿ｓｒまたはｂｄ３２＿ｓｒをアサート
する。
【００６５】ＰＡＢ、ＢＤＢおよびＳＴＢデータは、い
ずれか２つのコードがデータセレクタバスで検出された
場合、出力データシーケンサ（５７）の制御のもとでデ
バッグポート出力バスにコピーされる。１番目のコード
により、シーケンサはＰＡＢ、ＳＴＢおよびＢＤＢの両
半分を出力バスにコピーし、２番目のコードにより、Ｐ
ＡＢ、ＳＴＢおよびＢＤＢの下半分のみが出力バスにコ
ピーされる。
【００６６】ＢＤＲレジスタが満杯になったかまたは予
知不能の不連続性が発生したかいずれかの理由で、デー
タはプログラムフローユニットより出力されるので、Ｓ
ＴＲ（５５）からの８ビットの状態バイトは、このメッ
セージが出力された理由を示すために、常にＢＤＢおよ
びＰＡＣデータとともに出力される。
【００６７】ＳＴＲレジスタビット（表５および表６に
明示）はまた重ね書きビットと、２ビットカウントとを
含む。重ね書きビットは、データがデバッグポートにコ
ピーされる前にＰＡＢバッファが重ね書きされたかどう
かを示し、２ビットカウントはＰＡＣレジスタがプログ
ラムアドレスをコピーする毎に増加する。そのカウント
は重ね書きが何度発生したかを示している。
【００６８】特定の実施例については、いくぶん詳細に
わたって述べられてきたが、この発明の真の精神と範囲
については、そこには限定されておらず、前掲の特許請
求の範囲にのみ限定される。
【図面の簡単な説明】
【図１】インタフェースモジュールと、２つの接続バス
とによりホストワークステーションに接続する、ＲＳＰ
装置に組込まれたデバッグポートのブロック図である。
【図２】デバッグポート、命令取出、命令メモリおよび
命令デコードユニットが意味のある接続で繋がっている
ＲＳＰ装置の図である。
【図３】外部ユニットから意味のある入力を受け、内部
の通信、コマンドおよびプログラムフローユニットが意
味のある接続で繋がっている、デバッグポートの図であ
る。
【図４】内部の６つのレジスタ、制御論理、出力データ
マルチプレクサおよび出力データシーケンサが、意味の
ある接続で繋がっている、デバッグポートのプログラム
フローユニットの図である。
【符号の説明】
１１ ＲＳＰ装置 １３ デバッグポート １５ インタフェースモジュール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リック・ウェイラン・クラーク アメリカ合衆国、92714 カリフォルニ ア州、アーバイン、ディアウッド・イー スト、18 (72)発明者 ドナルド・ディーン・ハレンバーグ アメリカ合衆国、92670 カリフォルニ ア州、プラセンティア、リメリック・ド ライブ、1131 (56)参考文献 特開 昭63−91750（ＪＰ，Ａ) 特開 平２−64828（ＪＰ，Ａ) 特開 昭59−205652（ＪＰ，Ａ) 実開 昭57−144148（ＪＰ，Ｕ) 実開 平１−135552（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/28 - 11/34

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 集積回路上で具体化されたプログラマブ
    ルプロセッサにおけるプログラムアドレスデータを圧縮
    する方法であって、前記集積回路がデバッグ中またはプ
    ログラムが前記集積回路上でデバッグ中であって、前記
    方法は、 前記プログラマブルプロセッサ上で既知のプログラムを
    実行するステップと、 ビットフォームデータで、前記プログラム内で発生する
    単純分岐および発生しない単純分岐をコード化するステ
    ップと、 デバッグ中の前記プロセッサ内のストレージ位置から、
    ビットフォームデータで予め予測することができないプ
    ログラムの絶対アドレスをコピーするステップと、 任意のプログラムで予め定められた命令を無視するステ
    ップと、 デバッグ中のプログラマブルプロセッサから離れた位置
    のワークステーションに前記ビットフォームデータを記
    録するステップとを含む、方法。
  2. 【請求項２】 前記コード化は、分岐されたか否かを示
    す特有の２進ビットをレジスタに供給することにより達
    成される、請求項１に記載の方法。
  3. 【請求項３】 ワークステーションで、圧縮プログラム
    アドレスデータとして記録するため、前記ビットを蓄積
    するステップをさらに含む、請求項２に記載の方法。
  4. 【請求項４】 プログラムアドレスデータの捕獲のため
    に、信号が受取られるたびに、さらなるレジスタに絶対
    新規アドレスを蓄積するステップをさらに含む、請求項
    ３に記載の方法。
  5. 【請求項５】 集積回路上で具体化されたプログラマブ
    ルプロセッサにおけるプログラムアドレスデータを圧縮
    する方法であって、前記集積回路がデバッグ中またはプ
    ログラムが前記集積回路上でデバッグ中であって、プロ
    グラムエラーの修正を促進するために用いられ、前記方
    法は、 プログラマブルプロセッサ上で既知のプログラムを実行
    するステップと、 デバッグ中の前記プログラマブルプロセッサから離れた
    ワークステーションでプログラムによって行なわれる任
    意の分岐を記録するステップと、 予め定められていない方法でプログラムがジャンプした
    とき、デバッグ中の前記プログラマブルプロセッサおよ
    びデバッグ中のプロセッサ内のストレージ位置から離れ
    たワークステーションで新しいアドレスを記録するステ
    ップと、 前記ワークステーションで、デバッグ中の前記プログラ
    マブルプロセッサ上のプログラムの操作をモニタするた
    めに前記記録された情報を使用するステップとを含む、
    プログラムアドレスを圧縮する方法。
  6. 【請求項６】 プログラムまたはプログラムを実行する
    プログラマブルプロセッサのデバッグを促進する装置で
    あって、 プログラム中で実行または実行されない任意の分岐をコ
    ード化する手段と、 プログラムがビットフォームで、予め定められていない
    方法でジャンプしたとき、プログラマブルプロセッサか
    ら離れたワークステーションにプロセッサ内のストレー
    ジ位置からプログラムの絶対アドレスを記録する手段と
    を含む、装置。
  7. 【請求項７】 あるアドレス捕獲のための信号発生の際
    に、ビットフォームのデータとして新規アドレスを受取
    るために接続された、プログラムカウンタ参照レジスタ
    をさらに含む、請求項６に記載の装置。
  8. 【請求項８】 前記ビットフォームのデータを、記録の
    ために蓄積する手段をさらに含む、請求項７に記載の装
    置。
  9. 【請求項９】 圧縮されたアドレスデータに含めるた
    め、アドレス捕獲のための命令が検出された際に、絶対
    新規アドレスを蓄積するためのレジスタ手段をさらに含
    む、請求項８に記載の装置。
  10. 【請求項１０】 集積回路上で実現されるプログラム可
    能なプロセッサのプログラムアドレスおよび命令データ
    圧縮装置であって、前記集積回路はデバッグ中であるか
    または前記プログラムの操作が前記集積回路上でデバッ
    グ中であり、前記プログラムのエラーの修正を促進する
    ために用いられる装置であって、 前記プログラムによって行なわれる任意の分岐を、デバ
    ッグ中の前記プログラマブルプロセッサから離れたワー
    クステーションで記録する手段と、 予め定められていない方法で前記プログラムがジャンプ
    したとき、デバッグ中の前記プログラマブルプロセッサ
    およびデバッグ中のプロセッサ内のストレージ位置から
    離れたワークステーションで新しいアドレスを記録する
    手段と、 離れたワークステーションでデバッグ中のプログラマブ
    ルプロセッサでの前記プログラムの操作をモニタするた
    めに、前記記録された情報を使用する手段とを含むプロ
    グラムアドレスおよび命令データを圧縮する装置。
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