JPS59161746A - プログラムアナライザ - Google Patents
プログラムアナライザInfo
- Publication number
- JPS59161746A JPS59161746A JP58034623A JP3462383A JPS59161746A JP S59161746 A JPS59161746 A JP S59161746A JP 58034623 A JP58034623 A JP 58034623A JP 3462383 A JP3462383 A JP 3462383A JP S59161746 A JPS59161746 A JP S59161746A
- Authority
- JP
- Japan
- Prior art keywords
- address
- instruction
- branch instruction
- branch
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明−１、プロセッサを備えた機器に接続されこの機
器のプログラムデバッグ中に実行さイまた命令および経
由したプログラム実行経路を分析し記録するプログラム
アナライザに関する。
器のプログラムデバッグ中に実行さイまた命令および経
由したプログラム実行経路を分析し記録するプログラム
アナライザに関する。
（発明の背景）
一般に、プロセツ→ノーが組み込まれた機器すなわちコ
ンピュータシステムにおいては開発段階等、製品を出荷
する前に充分デバッグを行ないプログラムの欠陥（バッ
グ：ｂｕｇ）を皆無とすることが好ましい。しかし、特
に分岐命令が多くプログラム実行経路（パス： ｐａｓ
ｓ） が複雑に入９糾んでいる場合、ややもするとデ
バッグしないパスを残したまま出荷してい才い、後にこ
のデバッグされなかった／♀スのバッグによりトラブル
が発生するおそれがある。このようなデバッグ段階にお
けるプログラムのエラー検出の品質すなわちデバッグが
どの程度完全に行なわイまたかを評１曲する手法として
カバレーノ結果の収集があシ、その精密さのランクによ
、）Ｃｏ、Ｃ１，Ｃ２・・・・・・等がある。
ンピュータシステムにおいては開発段階等、製品を出荷
する前に充分デバッグを行ないプログラムの欠陥（バッ
グ：ｂｕｇ）を皆無とすることが好ましい。しかし、特
に分岐命令が多くプログラム実行経路（パス： ｐａｓ
ｓ） が複雑に入９糾んでいる場合、ややもするとデ
バッグしないパスを残したまま出荷してい才い、後にこ
のデバッグされなかった／♀スのバッグによりトラブル
が発生するおそれがある。このようなデバッグ段階にお
けるプログラムのエラー検出の品質すなわちデバッグが
どの程度完全に行なわイまたかを評１曲する手法として
カバレーノ結果の収集があシ、その精密さのランクによ
、）Ｃｏ、Ｃ１，Ｃ２・・・・・・等がある。
ＣＯカッ！レージはデバッグ中に全部のステップ（命令
）を実行したか否かを判断し、実行された程度を指数（
各命令が少なくとも１口実行された場合を］、 ＯＯ）
として求めるものである。Ｃ１カバレージは分岐命令ご
とにブランチおよび非ブラノヂ双方の７９！スを経由し
たか否かを判断するものである。Ｃ２カバレージは各ル
ープが何回実行さイ１．たかを判断するものである。
）を実行したか否かを判断し、実行された程度を指数（
各命令が少なくとも１口実行された場合を］、 ＯＯ）
として求めるものである。Ｃ１カバレージは分岐命令ご
とにブランチおよび非ブラノヂ双方の７９！スを経由し
たか否かを判断するものである。Ｃ２カバレージは各ル
ープが何回実行さイ１．たかを判断するものである。
従来、これらの各カバレージの情報は、例えはシミュレ
ーンヨノプログラムを１ステツフずつ実行することによ
りマニュアルで収集しておシ、このプログラムを実行す
るプロセッサが組み込まれた機器すなわち実機における
収集例はなかった。
ーンヨノプログラムを１ステツフずつ実行することによ
りマニュアルで収集しておシ、このプログラムを実行す
るプロセッサが組み込まれた機器すなわち実機における
収集例はなかった。
すなわち、このようなカバレージ情報の収集は手間と時
間とを要するものであった。
間とを要するものであった。
そこで、本発明者等は、実機のシステムパス（アドレス
バス、データパス、コントロールパス）または実機に組
み込まれたＣＰＵのリード端子から各種デ〜りまたは信
号を引張り出し、これらのデータまたは信号に基づいて
分岐命令を検問し、この分岐命令のアト゛レスとこの分
岐命令に続いて実行された命令とのアドレスを収集して
１組の情報として記録するようにしたプログラムアナラ
イザを提案している。
バス、データパス、コントロールパス）または実機に組
み込まれたＣＰＵのリード端子から各種デ〜りまたは信
号を引張り出し、これらのデータまたは信号に基づいて
分岐命令を検問し、この分岐命令のアト゛レスとこの分
岐命令に続いて実行された命令とのアドレスを収集して
１組の情報として記録するようにしたプログラムアナラ
イザを提案している。
しかし、この提案のプログラムアナライザにおいては、
例えばプログラムメモリのアドレスを］６ビツトとする
と、■絹の情報として３２ピッＩ−を必要とし、記録用
の製布またはメモリの容量が大きくなるという不都合が
あった。
例えばプログラムメモリのアドレスを］６ビツトとする
と、■絹の情報として３２ピッＩ−を必要とし、記録用
の製布またはメモリの容量が大きくなるという不都合が
あった。
（発明の目的）
本発明は、実機における０１カバレージ情報の収集が可
能であるとともに、このカバレージ情報を圧縮して記録
するプログラムアナライザを提供することを目的とする
。
能であるとともに、このカバレージ情報を圧縮して記録
するプログラムアナライザを提供することを目的とする
。
（発明の構成および効果）
上記目的を達成するため本発明では、プロセッサを備え
た機器のプログラムデバッグ中に実行された命令および
経由したプログラム実行経路を分析し記録するプログラ
ムアナライザにおいて、実行中の分岐命令およびそのア
ドレスを検出しこの分岐命令のアドレスおよびバイト数
を出力する命令デコーダと、前記分岐命令に続いて実行
さ狽、た命令のアドレスと前記分岐命令のアドレスとバ
イ１−数とから算出された次命令アドレスとを比較する
比較手段とを具備し、前記分岐命令のアドレスと前記比
較手段からの比較信号とを１絹のデータとして記録する
ことを特徴とする。
た機器のプログラムデバッグ中に実行された命令および
経由したプログラム実行経路を分析し記録するプログラ
ムアナライザにおいて、実行中の分岐命令およびそのア
ドレスを検出しこの分岐命令のアドレスおよびバイト数
を出力する命令デコーダと、前記分岐命令に続いて実行
さ狽、た命令のアドレスと前記分岐命令のアドレスとバ
イ１−数とから算出された次命令アドレスとを比較する
比較手段とを具備し、前記分岐命令のアドレスと前記比
較手段からの比較信号とを１絹のデータとして記録する
ことを特徴とする。
上記構成に係る本発明によれば、実機をリアルタイムで
動作させたままで、実機のシステムパスからめデータを
モニタすることにより直接Ｃ１カバレージ情報を入手す
ることができる。また、記録装置崖への記録情報量は必
要最少限のものとなシ、記録媒体容量および解析時間が
最少で済む。また、このＣＩ情報によりデバッグ時点に
おけるデバッグの品質ひいてはソフトウェアの品質の把
握が可能となり、従って高品質プログラム全効率的に開
発することかできる。なお、このＣ１情報を用いて、よ
シ高度なＣ２またはＣ３等の情報指標蚕作成することも
可能である。
動作させたままで、実機のシステムパスからめデータを
モニタすることにより直接Ｃ１カバレージ情報を入手す
ることができる。また、記録装置崖への記録情報量は必
要最少限のものとなシ、記録媒体容量および解析時間が
最少で済む。また、このＣＩ情報によりデバッグ時点に
おけるデバッグの品質ひいてはソフトウェアの品質の把
握が可能となり、従って高品質プログラム全効率的に開
発することかできる。なお、このＣ１情報を用いて、よ
シ高度なＣ２またはＣ３等の情報指標蚕作成することも
可能である。
（実施例の説明）
以下図面を用いて本発明の詳細な説明する。
第１図は本発明の１実施例に係るプログラムアナライザ
のシステム構成を示す。同図において、１はデバッグさ
イ１．るべきプログラムを実行する機器すなわち実機に
組み込ま２ユたプロセッサ（ＣＰＵ）である。２は本発
明のプログラムアナライザて、ＣＩ検出回路３、領域指
定回路４、オーバレイメモリ５、フロッピディスクまた
は磁気テープ装置等からなる記録装置６を具備する。
のシステム構成を示す。同図において、１はデバッグさ
イ１．るべきプログラムを実行する機器すなわち実機に
組み込ま２ユたプロセッサ（ＣＰＵ）である。２は本発
明のプログラムアナライザて、ＣＩ検出回路３、領域指
定回路４、オーバレイメモリ５、フロッピディスクまた
は磁気テープ装置等からなる記録装置６を具備する。
ＣＩ検出回路３は、実１ｃＰＵ１て実行中の命令が分岐
命令であることおよびこの分岐命令によりブランチ（ジ
ャンプ）したか否かを検出し、第２図に示すような分岐
命令のアドレスとブランチか否かを示す１ビツトの信号
とを１組とするデータを発生する。領域指定回路４はＣ
Ｉ＋−レースを行なうべきアドレス範囲を制限するため
のもので、これによシ、記録すべきデータ匍を圧縮する
ことができる。オー、バレイメモリ５はＣｘ４莢出回路
３の出力を一時記憶し、記録装置６のクイミ人グで出力
するバッファとして動作し、こ孔によシ、処理時間の遅
い記録装置６を用いた場合であっても実機ＣＰ Ｕ’ｌ
をリアルタイムで動作させながら、すなわち実機Ｃ’Ｐ
Ｕ １の動作速度を低下させることなくＣＩカバｌ／
−ジ情報の記録を可能にしている。
命令であることおよびこの分岐命令によりブランチ（ジ
ャンプ）したか否かを検出し、第２図に示すような分岐
命令のアドレスとブランチか否かを示す１ビツトの信号
とを１組とするデータを発生する。領域指定回路４はＣ
Ｉ＋−レースを行なうべきアドレス範囲を制限するため
のもので、これによシ、記録すべきデータ匍を圧縮する
ことができる。オー、バレイメモリ５はＣｘ４莢出回路
３の出力を一時記憶し、記録装置６のクイミ人グで出力
するバッファとして動作し、こ孔によシ、処理時間の遅
い記録装置６を用いた場合であっても実機ＣＰ Ｕ’ｌ
をリアルタイムで動作させながら、すなわち実機Ｃ’Ｐ
Ｕ １の動作速度を低下させることなくＣＩカバｌ／
−ジ情報の記録を可能にしている。
第３図は第１図におけるＣ１検出回路３のよシ詳細なブ
ロック構成を示す。Ｃ］検出回路３は、実機ＣＰｔＪ］
のシステムパス（アドレス／ζス、デークバス、コツト
［フールバス）ニ接続すレ、各ノぐスから取り込んだデ
ータに基づいてＣＩカッＳレ−ノ情報を検出するもので
、命令デコーダ２１、アドレスレジスタ２２．２３．２
４、加算回路２５、比較回路２６、アントゲ−１−２７
，２８、フリップフロップ２９、遅延回路３０、および
コノＩ・ロール回路３１等によって構成される。
ロック構成を示す。Ｃ］検出回路３は、実機ＣＰｔＪ］
のシステムパス（アドレス／ζス、デークバス、コツト
［フールバス）ニ接続すレ、各ノぐスから取り込んだデ
ータに基づいてＣＩカッＳレ−ノ情報を検出するもので
、命令デコーダ２１、アドレスレジスタ２２．２３．２
４、加算回路２５、比較回路２６、アントゲ−１−２７
，２８、フリップフロップ２９、遅延回路３０、および
コノＩ・ロール回路３１等によって構成される。
命令デコーダ２］は実機ＣＰＵＩをモニタして分岐命４
−を検出するとともに、検出した分岐命令のバイト数（
ワード数）を求めるデコーダ（テーブノωを有し、この
バイト数を加讃−回路２５に送出する。
−を検出するとともに、検出した分岐命令のバイト数（
ワード数）を求めるデコーダ（テーブノωを有し、この
バイト数を加讃−回路２５に送出する。
コン１−ロール回路３Ｊは実機ＣＰＵＩとＣ１検出回路
３との同期をとるためのオペレーションコードフェッチ
タイミング７ｇルスＴ１を発生する。
３との同期をとるためのオペレーションコードフェッチ
タイミング７ｇルスＴ１を発生する。
次に第３図のＣ１検出回路３の動作を説明する。
今、実機ＣＰ Ｕ １のデータバスに分岐命令が出力さ
れたものとすると、命令デコーダ２１はこの分岐命４＞
音検出して検出信号１１１ Ｉ＋をアンドゲート２７の
一方の入力に送出するとともに検出された分岐命令のバ
イト数を加算回路２５に送出する。
れたものとすると、命令デコーダ２１はこの分岐命４＞
音検出して検出信号１１１ Ｉ＋をアンドゲート２７の
一方の入力に送出するとともに検出された分岐命令のバ
イト数を加算回路２５に送出する。
アンドゲート２７の他方の入力にはコノ１−ロール回路
３１からオペレーションコードフェッチタイミングごと
に発生する）♀バスすなわちフエツチクイミングノ♀ル
スＴ］が印加されているから該ノｇルスＴｌのタイミン
グでアンドゲート２７の出力が′１′”になる。これに
よりアドレスレジスタ２２はアドレスバスから前記分岐
命令のアドレスを記憶し、一方、フリップフロップ２つ
はセットされる。次に前記分岐命令の次のフエツチタイ
ミングノ？ルスＴ］が発生すると、アノトゲ−１・２８
の一力の入力にはフリップフロップ２９の出力Ｑ＝“１
“が印加され、他方の入力にはフェッチタイミング／Ｒ
ルスＴ１が印加されているからアンドゲート２８はこあ
・９ルスＴ１のタイミングて出力が１′′になる。従っ
て、アドレスレジスタ２３はアドレスレジスタ２２に記
憶されている分岐命令のアドレスデータを記憶し、アド
レスレジスタ２４は前記分岐命令に続いて実行された命
令のアドレスすなわち分岐先アドレスを記憶する。アッ
トゲート２８の出力は、さらに、遅延回路３０によシ所
定時間遅延された後、フリップフロップ２９のリセツ１
〜端子に印加され、こ乙によシフリップフロップ２９は
リセットする。加算回路２５は命令デコーダ２１からの
分岐命令バイト数データとアドレスレジスタ６からの分
岐命令アドレスデータとを加算し、分岐命令によってブ
ランチしなかった場合のアドレスすなわち次命令アドレ
スを算出する。比較回路２６は加算回路２５からの次命
令アドレスデータとアドレスレジスタ２４からの分岐先
アドレスデータとを比較し、これらのアドレスデータが
一致すれは該分岐命令によってはブランチしなかったこ
とを示す信号＋１０１＋を発生し、不一致の場合は該分
岐命令によって条件分岐したことを示す信号ＩＩ Ｉ
Ｉ＋を発生する。アドレスレジスタ２３からの分岐命令
アドレスデータと比較回路２６からの比較信号とは１組
のＣ１情報としてオーバレイメモリ５（第１図）に送出
される。
３１からオペレーションコードフェッチタイミングごと
に発生する）♀バスすなわちフエツチクイミングノ♀ル
スＴ］が印加されているから該ノｇルスＴｌのタイミン
グでアンドゲート２７の出力が′１′”になる。これに
よりアドレスレジスタ２２はアドレスバスから前記分岐
命令のアドレスを記憶し、一方、フリップフロップ２つ
はセットされる。次に前記分岐命令の次のフエツチタイ
ミングノ？ルスＴ］が発生すると、アノトゲ−１・２８
の一力の入力にはフリップフロップ２９の出力Ｑ＝“１
“が印加され、他方の入力にはフェッチタイミング／Ｒ
ルスＴ１が印加されているからアンドゲート２８はこあ
・９ルスＴ１のタイミングて出力が１′′になる。従っ
て、アドレスレジスタ２３はアドレスレジスタ２２に記
憶されている分岐命令のアドレスデータを記憶し、アド
レスレジスタ２４は前記分岐命令に続いて実行された命
令のアドレスすなわち分岐先アドレスを記憶する。アッ
トゲート２８の出力は、さらに、遅延回路３０によシ所
定時間遅延された後、フリップフロップ２９のリセツ１
〜端子に印加され、こ乙によシフリップフロップ２９は
リセットする。加算回路２５は命令デコーダ２１からの
分岐命令バイト数データとアドレスレジスタ６からの分
岐命令アドレスデータとを加算し、分岐命令によってブ
ランチしなかった場合のアドレスすなわち次命令アドレ
スを算出する。比較回路２６は加算回路２５からの次命
令アドレスデータとアドレスレジスタ２４からの分岐先
アドレスデータとを比較し、これらのアドレスデータが
一致すれは該分岐命令によってはブランチしなかったこ
とを示す信号＋１０１＋を発生し、不一致の場合は該分
岐命令によって条件分岐したことを示す信号ＩＩ Ｉ
Ｉ＋を発生する。アドレスレジスタ２３からの分岐命令
アドレスデータと比較回路２６からの比較信号とは１組
のＣ１情報としてオーバレイメモリ５（第１図）に送出
される。
第１図は本発明の１実施例に係るプログラムアナライザ
の構成を示すブロック図、第２図は第１図のアナライザ
において検出さ狽、記録されるＣ１情報のフォーマツ１
−図、第３図は第１図のアナライザにおけるｃｉ検出回
路のより具体的な構成を示すブロック図である。 ■・・・実機ＣＰＵ、 ２・・・プログラムアナラ
イザ、３・・・Ｃ１検出回路、 ６・・・記録装置、
２１・・・命令デコーダ、 ２２，２３．２４−・ア
ドレスレジスタ、 ２５・・・加算回路、 ２６・
・・比較回路。 特許出願人 立石篭機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東伯也
の構成を示すブロック図、第２図は第１図のアナライザ
において検出さ狽、記録されるＣ１情報のフォーマツ１
−図、第３図は第１図のアナライザにおけるｃｉ検出回
路のより具体的な構成を示すブロック図である。 ■・・・実機ＣＰＵ、 ２・・・プログラムアナラ
イザ、３・・・Ｃ１検出回路、 ６・・・記録装置、
２１・・・命令デコーダ、 ２２，２３．２４−・ア
ドレスレジスタ、 ２５・・・加算回路、 ２６・
・・比較回路。 特許出願人 立石篭機株式会社 代理人 弁理士 伊東辰雄 代理人 弁理士 伊東伯也
Claims (1)
- プロセッサを備えた機器のプログラムデバッグ中に実行
された命令および経由したプログラム実行経路を分析し
記録するプログラムアナライザであって、実行中の分岐
命令およびそのアドレスを検出しこの分岐命令のアドレ
スおよびバイト数を出力する命令デコーダと、前記分岐
命令に続いて実行された命令のアドレスと前記分岐命令
のアドレスとバイト数とから算出された次命令アドレス
とを比較する比做手段とを具備し、前記分岐命令のアド
レスと前記比較手段からの比較信号とを１組のデータと
して記録することを特徴とするプログラムアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034623A JPS59161746A (ja) | 1983-03-04 | 1983-03-04 | プログラムアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034623A JPS59161746A (ja) | 1983-03-04 | 1983-03-04 | プログラムアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161746A true JPS59161746A (ja) | 1984-09-12 |
Family
ID=12419512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034623A Pending JPS59161746A (ja) | 1983-03-04 | 1983-03-04 | プログラムアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161746A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US7065749B2 (en) * | 2000-03-28 | 2006-06-20 | Nec Electronics Corporation | Program development compressed trace support apparatus |
-
1983
- 1983-03-04 JP JP58034623A patent/JPS59161746A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200348A (ja) * | 1993-11-23 | 1995-08-04 | Rockwell Internatl Corp | プログラムアドレスデータを圧縮する方法および装置ならびにプログラムのデバッギング処理を速める装置 |
| US7065749B2 (en) * | 2000-03-28 | 2006-06-20 | Nec Electronics Corporation | Program development compressed trace support apparatus |
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