JP2822927B2 - ディジタルｆｍ変調器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＦＭステレオ放送のデ
ィジタル放送技術に適用されるディジタルＦＭ変調器に
関する。

【０００２】

【従来の技術】特性の向上，動作の安定性，伝送系にお
ける音質劣化の防止等の理由により、ＦＭ放送分野にお
いてもデータのディジタル化が進められている。このよ
うなＦＭ放送分野で用いられるＦＭ変調器においては、
ＤＤＳ（Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅ
ｓｉｚｅｒ）の開発によって、そのディジタル化が進め
られている。そして、現在では、ＡＥＳ／ＥＢＵ（Ａｕ
ｄｉｏＥｎｇｉｎｅｅｒｉｎｇ Ｓｏｃｉｅｔｙ／Ｅｕ
ｒｏｐｅａｎ Ｂｒｏａｄｃａｓｔｉｎｇ Ｕｎｉｏ
ｎ）等で規格されているディジタルサンプリング周波数
４８ＫＨｚのディジタル音声入力に対応したディジタル
ＦＭ変調器が開発されている。

【０００３】このようなディジタルＦＭ変調器として、
例えば、特開平５−４８３３８号公報記載の技術があ
る。図２は、この技術を示すブロック図である。このデ
ィジタルＦＭ変調器は、変調信号入力端子１００に変調
信号を入力し、Ａ／Ｄ変換器１０１にて、この変調信号
をディジタル符号化した後、乗算回路１０２の入力の一
方へ入力するようになっている。そして、乗算回路１０
２が、もう一方の入力に入力された乗算データ１０３と
この変調信号との乗算を行い、加算回路１０４の一方の
入力へ入力するようになっている。そして、加算回路１
０４において、ＲＯＭ１０５のアドレス入力で得られた
加算データ１０６を乗算データ１０３に加算し、その結
果を、基準発振器１０７の出力周波数を基準として動作
するＤＤＳ１０８に入力して、出力を得るようになって
いる。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
のディジタルＦＭ変調器では、使用可能なディジタルサ
ンプリング周波数が、ディジタル音声入力に対応してい
る４８ＫＨｚの周波数だけである。したがって、このデ
ィジタルＦＭ変調器では、４８ＫＨｚ以外のディジタル
サンプリング周波数に対応したディジタル音声入力に対
応することができない。すなわち、使用必要性の高い４
４．１ＫＨｚ，３２ＫＨｚの周波数を用いたディジタル
音声入力を変調することができなかったという問題があ
った。

【０００５】本発明は上記問題点にかんがみてなされた
もので、４８ＫＨｚ以外のディジタルサンプリング周波
数に対応したディジタル音声入力をも変調可能なディジ
タルＦＭ変調器の提供を目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明に係るディジタルＦＭ変調器は、ス
テレオのディジタル音声を入力して、右ディジタル音声
データと左ディジタル音声データとを生成すると共に、
ディジタル音声のディジタルサンプリング周波数を検知
して、サンプリング周波数情報を生成するデコード回路
と、所定の周波数用係数を発生する複数の周波数用係数
発生部を有し、上記サンプリング周波数情報に基づい
て、一の上記周波数用係数発生部を選択し、その周波数
用係数に基づいて、上記右ディジタル音声データと左デ
ィジタル音声データとをディジタルフィルタリング処理
するディジタルフィルタリング回路と、上記ディジタル
フィルタリング処理された右ディジタル音声データ，左
ディジタル音声データをディジタルステレオコンポジッ
ト信号に変換するディジタルステレオコンポジット信号
生成回路と、所定の周波数に対応したＤＤＳ用コードを
発生する複数のＤＤＳ用コード発生部を有し、上記サン
プリング周波数情報に基づいて、一の上記ＤＤＳ用コー
ド発生部を選択するＤＤＳ用コード変換回路と、上記選
択されたＤＤＳ用コード発生部からのＤＤＳ用コードに
基づいて、上記ディジタル音声のディジタルサンプリン
グ周波数に対応した出力周波数を生成するＤＤＳ回路と
を備える構成としてある。

【０００７】請求項２の発明は、請求項１記載のディジ
タルＦＭ変調器において、上記複数の周波数用係数発生
部が、４８ＫＨｚ用係数を発生する第１の周波数用係数
発生部と、４４．１ＫＨｚ用係数を発生する第２の周波
数用係数発生部と、３２ＫＨｚ用係数を発生する第３の
周波数用係数発生部とでなり、上記複数のＤＤＳ用コー
ド発生部は、４８ＫＨｚのディジタルサンプリング周波
数に対応したＤＤＳ用コードを発生する第１のＤＤＳ用
コード発生部と、４４．１ＫＨｚのディジタルサンプリ
ング周波数に対応したＤＤＳ用コードを発生する第２の
ＤＤＳ用コード発生部と、３２ＫＨｚのディジタルサン
プリング周波数に対応したＤＤＳ用コードを発生する第
３のＤＤＳ用コード発生部とからなる構成としてある。

【０００８】請求項３発明は、請求項１または請求項２
記載のディジタルＦＭ変調器において、上記ディジタル
サンプリング周波数を基準波として、上記ディジタルフ
ィルタリング回路とディジタルステレオコンポジット信
号生成回路とで使用されるサンプリングクロックを生成
する第１のＰＬＬ回路と、上記ディジタルサンプリング
周波数を基準波として、上記ＤＤＳ回路で使用されるシ
ステムクロックを生成する第２のＰＬＬ回路とを設けた
構成としてある。

【０００９】請求項４の発明は、請求項１ないし請求項
３いずれか記載のディジタルＦＭ変調器において、上記
ディジタルフィルタリング回路が、上記選択された一の
周波数用係数発生部からの周波数係数に基づいて、上記
ディジタルフィルタリング処理を行うローパスフィル
タ，プリエンファシス，及びオーバサンプリングを有す
る構成としてある。

【００１０】

【作用】上記請求項１の発明によれば、デコード回路に
ステレオのディジタル音声が入力されると、右ディジタ
ル音声データと左ディジタル音声データとが生成される
と共に、ディジタル音声のディジタルサンプリング周波
数が検知され、そのサンプリング周波数情報が生成され
る。そして、ディジタルフィルタリング回路において、
サンプリング周波数情報に基づいて、一の上記周波数用
係数発生部が選択され、その周波数用係数に基づいて、
右ディジタル音声データと左ディジタル音声データとが
ディジタルフィルタリング処理される。

【００１１】すると、ディジタルステレオコンポジット
信号生成回路において、ディジタルフィルタリング処理
された右ディジタル音声データ，左ディジタル音声デー
タがディジタルステレオコンポジット信号に変換され
る。そして、ＤＤＳ用コード変換回路において、上記サ
ンプリング周波数情報に基づいて、一の上記ＤＤＳ用コ
ード発生部が選択され、ＤＤＳ回路において、選択され
たＤＤＳ用コード発生部からのＤＤＳ用コードに基づい
て、ディジタル音声のディジタルサンプリング周波数に
対応した出力周波数が生成される。

【００１２】請求項２の発明によれば、ディジタルフィ
ルタリング回路において、サンプリング周波数情報に基
づいて、第１ないし第３の周波数用係数発生部の内のい
ずれかが選択され、４８ＫＨｚ用係数，４４．１ＫＨｚ
用係数，又は３２ＫＨｚ用係数のいずれかに基づいて、
右ディジタル音声データと左ディジタル音声データとが
ディジタルフィルタリング処理される。また、ＤＤＳ用
コード変換回路において、上記サンプリング周波数情報
に基づいて、第１ないし第３のＤＤＳ用コード発生部の
いずれかが選択され、ＤＤＳ回路により、４８ＫＨｚ、
４４．１ＫＨｚ，又は３２ＫＨｚのディジタルサンプリ
ング周波数に対応したＤＤＳ用コードに基づいて、出力
周波数が生成される。

【００１３】請求項３の発明によれば、第１のＰＬＬ回
路において、ディジタルサンプリング周波数を基準波と
して、ディジタルフィルタリング回路とディジタルステ
レオコンポジット信号生成回路とで使用されるサンプリ
ングクロックが生成され、第２のＰＬＬ回路において、
ディジタルサンプリング周波数を基準波として、ＤＤＳ
回路で使用されるシステムクロックが生成される。

【００１４】請求項４の発明によれば、ディジタルフィ
ルタリング回路のローパスフィルタ，プリエンファシ
ス，及びオーバサンプリングにより、ディジタルフィル
タリング処理が行われる。

【００１５】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例に係るディジタ
ルＦＭ変調器を示すブロック図である。本実施例のディ
ジタルＦＭ変調器は、図１に示すように、デコード回路
１と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
回路２，３（第１，第２のＰＬＬ回路）と、ディジタル
フィルタリング回路４と、ディジタルステレオコンポジ
ット信号生成回路５と、ＤＤＳ用コード変換回路６と、
ＤＤＳ回路７とを備えている。

【００１６】デコード回路１は、ステレオのディジタル
音声Ｖを入力して、右ディジタル音声データＲと左ディ
ジタル音声データＬとを生成して、ディジタルフィルタ
リング回路４に出力する回路である。また、このデコー
ド回路１は、入力したディジタル音声Ｖに基づいて、右
ディジタル音声データＲと左ディジタル音声データＬの
ディジタルサンプリング周波数ｆsを検知する機能も有
している。

【００１７】具体的には、右ディジタル音声データＲと
左ディジタル音声データＬとのディジタルサンプリング
周波数ｆsが４８ＫＨｚ，４４．１ＫＨｚ，３２ＫＨｚ
のいずれに当たるかを検知し、その結果を示すサンプリ
ング周波数情報ｆsiをＰＬＬ回路２，３とディジタルフ
ィルタリング回路４とＤＤＳ用コード変換回路６とに出
力すると共に、そのディジタルサンプリング周波数ｆs
をＰＬＬ回路２，３に出力する。

【００１８】ＰＬＬ回路２は、デコード回路１からのデ
ィジタルサンプリング周波数ｆsを基準波として、ディ
ジタルフィルタリング回路４とディジタルステレオコン
ポジット信号生成回路５で使用されるサンプリングクロ
ックＣを生成し、このサンプリングクロックＣをディジ
タルフィルタリング回路４とディジタルステレオコンポ
ジット信号生成回路５とに出力する回路である。

【００１９】具体的には、ＰＬＬ回路２で使用する図示
省略のＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ
Ｏｓｃｉｌｌａｔｏｒ）の周波数の分周比の制御をデ
コード回路１からのサンプリング周波数情報ｆsiによっ
て行い、２n×ｆs（ｎ＝０〜９）のサンプリングクロッ
クＣ群を生成する。

【００２０】ＰＬＬ回路３は、デコード回路１からのデ
ィジタルサンプリング周波数ｆsを基準波として、ＤＤ
Ｓ回路７で使用されるシステムクロックｆcを生成し、
このシステムクロックｆcをＤＤＳ回路７に出力する回
路である。具体的には、ＰＬＬ回路３で使用する図示省
略のＶＣＸＯ（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄ
Ｘ’ｔａｌ Ｏｓｃｉｌｌａｔｏｒ）の周波数の分周比
の制御をデコード回路１からのサンプリング周波数情報
ｆsiによって行い、システムクロックｆcを生成する。
ここで、ＶＣＯではなく、ＶＣＸＯを用いたのは、ディ
ジタルＦＭ変調器のＳ／Ｎ比を良くするためである。

【００２１】ディジタルフィルタリング回路４は、ロー
パスフィルタ４０とプリエンファシス４１とオーバサン
プリング４２とを備え、デコード回路１からの右ディジ
タル音声データＲと左ディジタル音声データＬに対し
て、フィルタ処理，オーバサンプリング処理を行う回路
である。

【００２２】また、このディジタルフィルタリング回路
４は、４８ＫＨｚ用係数を発生するための４８ＫＨｚ用
係数発生部４３（第１の周波数係数発生部）と、４４．
１ＫＨｚ用係数を発生するための４４．１ＫＨｚ用係数
発生部４４（第２の周波数係数発生部）と、３２ＫＨｚ
用係数を発生するための３２ＫＨｚ用係数発生部４５
（第３の周波数係数発生部）とを有している。これによ
り、デコード回路１からのサンプリング周波数情報ｆsi
に基づいて、係数発生部４３，４４，４５のいずれかを
選択し、その係数をローパスフィルタ４０，プリエンフ
ァシス４１，オーバサンプリング４２に入力するように
なっている。

【００２３】ディジタルステレオコンポジット信号生成
回路５は、ディジタルフィルタリング回路４でディジタ
ルフィルタリング処理された右ディジタル音声データ
Ｒ，左ディジタル音声データＬに対し、下記(1)式で示
す演算処理を行って、ディジタルステレオコンポジット
信号ＤＳＣを生成する回路である。 0.45×(L+R)＋0.45×(L-R)×sin(38KHz)＋0.1×sin(19KHz)・・・(1)

【００２４】ＤＤＳ用コード変換回路６は、ディジタル
ステレオコンポジット信号生成回路５からのディジタル
ステレオコンポジット信号ＤＳＣをＤＤＳ用コードＤに
変換する回路である。具体的には、ＤＤＳ用コード変換
回路６は、４８ＫＨｚ用ＤＤＳコード発生部６０（第１
のＤＤＳ用コード発生部）と４４．１ＫＨｚ用ＤＤＳコ
ード発生部６１（第２のＤＤＳ用コード発生部）と３２
ＫＨｚ用ＤＤＳコード発生部６２（第３のＤＤＳ用コー
ド発生部）とを備え、デコード回路１からのサンプリン
グ周波数情報ｆsiに基づいて、４８ＫＨｚ用ＤＤＳコー
ド発生部６０，４４．１ＫＨｚ用ＤＤＳコード発生部６
１，３２ＫＨｚ用ＤＤＳコード発生部６２にいずれかを
選択し、そのＤＤＳ用コードＤを出力する。

【００２５】すなわち、ＤＤＳ回路７の出力周波数をｆ
oとし、ＤＤＳ回路７内のアキュムレータビット数をＮ
とすると、ＤＤＳ用コードＤを下記(2)式で表すことが
できるので、この式からＤＤＳ用コードＤを決定し、上
記ＤＤＳコード発生部６０，６１，６２のいずれかを選
択する。 Ｄ＝２N×ｆo／ｆc ・・・(2)

【００２６】ＤＤＳ回路７は、ＤＤＳ用コード変換回路
６からのＤＤＳ用コードＤとＰＬＬ回路３からのシステ
ムクロックｆcとに基づいて、出力周波数ｆoを生成する
回路である。

【００２７】次に、本実施例の動作について説明する。
４８ＫＨｚのディジタルサンプリング周波数ｆsに対応
したディジタル音声Ｖがデコード回路１に入力される
と、それに対応した右ディジタル音声データＲと左ディ
ジタル音声データＬとが生成され、ディジタルフィルタ
リング回路４に出力される。これと並行して、右ディジ
タル音声データＲと左ディジタル音声データＬのディジ
タルサンプリング周波数ｆsが４８ＫＨｚであることが
検知され、そのディジタルサンプリング周波数ｆsがＰ
ＬＬ回路２，３に出力されると共に、そのサンプリング
周波数情報ｆsiがＰＬＬ回路２，３とディジタルフィル
タリング回路４とＤＤＳ用コード変換回路６とに出力さ
れる。

【００２８】ＰＬＬ回路２に、ディジタルサンプリング
周波数ｆsとサンプリング周波数情報ｆsiが入力される
と、４８ＫＨｚのディジタルサンプリング周波数ｆsを
基準波として、サンプリングクロックＣが生成され、デ
ィジタルフィルタリング回路４とディジタルステレオコ
ンポジット信号生成回路５とに出力される。

【００２９】また、ＰＬＬ回路３に、ディジタルサンプ
リング周波数ｆsとサンプリング周波数情報ｆsiが入力
されると、４８ＫＨｚのディジタルサンプリング周波数
ｆsを基準波として、システムクロックｆcが生成され、
ＤＤＳ回路７に出力される。

【００３０】そして、ディジタルフィルタリング回路４
にデコード回路１からのサンプリング周波数情報ｆsiが
入力されると、このサンプリング周波数情報ｆsiが４８
ＫＨｚを示していることから、４８ＫＨｚ用係数発生部
４３の出力がローパスフィルタ４０，プリエンファシス
４１，オーバサンプリング４２に送出される。これによ
り、入力された右ディジタル音声データＲ，左ディジタ
ル音声データＬに対して、ディジタルフィルタリング処
理がなされ、その右ディジタル音声データＲ，左ディジ
タル音声データＬがディジタルステレオコンポジット信
号生成回路５に出力される。

【００３１】ディジタルステレオコンポジット信号生成
回路５に、これらの右ディジタル音声データＲ，左ディ
ジタル音声データＬが入力されると、上記(1)式で示し
た演算処理が行われ、そのディジタルステレオコンポジ
ット信号ＤＳＣが生成されて、ＤＤＳ用コード変換回路
６に出力される。

【００３２】このＤＤＳ用コード変換回路６に、ディジ
タルステレオコンポジット信号ＤＳＣと４８ＫＨｚを示
すサンプリング周波数情報ｆsiが入力されると、このサ
ンプリング周波数情報ｆsiと上記(2)式とに基づいて、
４８ＫＨｚ用ＤＤＳコード発生部６０が選択され、その
ＤＤＳ用コードＤがＤＤＳ回路７に出力される。

【００３３】そして、ＤＤＳ回路７にこのＤＤＳ用コー
ドＤとＰＬＬ回路３からのシステムクロックｆcとが入
力されると、４８ＫＨｚのディジタルサンプリング周波
数ｆsに対応した出力周波数ｆoが生成され、出力され
る。

【００３４】また、４４．１ＫＨｚ又は３２ＫＨｚのデ
ィジタルサンプリング周波数ｆsに対応したディジタル
音声Ｖがデコード回路１に入力されると、生成した右デ
ィジタル音声データＲと左ディジタル音声データＬのデ
ィジタルサンプリング周波数ｆsが４４．１ＫＨｚ又は
３２ＫＨｚであることが検知され、そのディジタルサン
プリング周波数ｆsがＰＬＬ回路２，３に出力されると
共に、そのサンプリング周波数情報ｆsiがＰＬＬ回路
２，３とディジタルフィルタリング回路４とＤＤＳ用コ
ード変換回路６とに出力される。

【００３５】すると、ＰＬＬ回路２において、４４．１
ＫＨｚ又は３２ＫＨｚのディジタルサンプリング周波数
ｆsを基準波として、サンプリングクロックＣが生成さ
れ、ディジタルフィルタリング回路４とディジタルステ
レオコンポジット信号生成回路５とに出力されると共
に、ＰＬＬ回路３において、４４．１ＫＨｚ又は３２Ｋ
Ｈｚのディジタルサンプリング周波数ｆsを基準波とし
て、システムクロックｆcが生成され、ＤＤＳ回路７に
出力される。

【００３６】そして、ディジタルフィルタリング回路４
にサンプリング周波数情報ｆsiが入力されると、このサ
ンプリング周波数情報ｆsiが４４．１ＫＨｚ又は３２Ｋ
Ｈｚを示していることから、４４．１ＫＨｚ用係数発生
部４４または３２ＫＨｚ用係数発生部４５の出力がロー
パスフィルタ４０，プリエンファシス４１，オーバサン
プリング４２に送出され、右ディジタル音声データＲ，
左ディジタル音声データＬに対して、ディジタルフィル
タリング処理がなされる。

【００３７】そして、ディジタルステレオコンポジット
信号生成回路５において、入力された右ディジタル音声
データＲ，左ディジタル音声データＬに対して、上記
(1)式で示した演算処理が行われ、そのディジタルステ
レオコンポジット信号ＤＳＣが生成されて、ＤＤＳ用コ
ード変換回路６に出力される。

【００３８】このＤＤＳ用コード変換回路６に、ディジ
タルステレオコンポジット信号ＤＳＣと４４．１ＫＨｚ
又は３２ＫＨｚを示すサンプリング周波数情報ｆsiが入
力されると、このサンプリング周波数情報ｆsiと上記
(2)式とに基づいて、４４．１ＫＨｚ用ＤＤＳコード発
生部６１又は３２ＫＨｚ用ＤＤＳコード発生部６２が選
択され、そのＤＤＳ用コードＤがＤＤＳ回路７に出力さ
れる。これにより、ＤＤＳ回路７において、４４．１Ｋ
Ｈｚ又は３２ＫＨｚのディジタルサンプリング周波数ｆ
sに対応した出力周波数ｆoが生成され、出力される。

【００３９】このように、本実施例のディジタルＦＭ変
調器によれば、デコード回路１において、入力されたデ
ィジタル音声Ｖのディジタルサンプリング周波数ｆsが
４８ＫＨｚ，４４．１ＫＨｚ，３２ＫＨｚのいずれに対
応しているかを検知し、その検知結果に基づいて、ＤＤ
Ｓ回路７からそのディジタルサンプリング周波数ｆsに
対応した出力周波数ｆoを生成して出力する構成になっ
ているので、ディジタルサンプリング周波数ｆsが４８
ＫＨｚの入力ディジタル音声Ｖだけでなく、４４．１Ｋ
Ｈｚ又は３２ＫＨｚの入力ディジタル音声Ｖに対しても
変調することができる。

【００４０】

【発明の効果】以上のように本発明のディジタルＦＭ変
調器によれば、デコード回路において、入力されたディ
ジタル音声のディジタルサンプリング周波数を検知し、
その結果に基づいて、ＤＤＳ回路からディジタル音声の
ディジタルサンプリング周波数に対応した出力周波数を
生成する構成となっているので、ディジタルサンプリン
グ周波数が４８ＫＨｚの入力ディジタル音声だけでな
く、各種のディジタルサンプリング周波数の入力ディジ
タル音声に対しても変調することができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るディジタルＦＭ変調器
を示すブロック図である。

【図２】従来例に係るディジタルＦＭ変調器を示すブロ
ック図である。

【符号の説明】

１ デコード回路 ２，３ ＰＬＬ回路 ４ ディジタルフィルタリング回路 ５ ディジタルステレオコンポジット信号生成回路 ６ ＤＤＳ用コード変換回路 ７ ＤＤＳ回路 Ｄ ＤＤＳ用コード ｆo 出力周波数 ｆs ディジタルサンプリング周波数 ｆsi サンプリング周波数情報 Ｖ ディジタル音声

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 ステレオのディジタル音声を入力して、
   右ディジタル音声データと左ディジタル音声データとを
   生成すると共に、ディジタル音声のディジタルサンプリ
   ング周波数を検知して、サンプリング周波数情報を生成
   するデコード回路と、 所定の周波数用係数を発生する複数の周波数用係数発生
   部を有し、上記サンプリング周波数情報に基づいて、一
   の上記周波数用係数発生部を選択し、その周波数用係数
   に基づいて、上記右ディジタル音声データと左ディジタ
   ル音声データとをディジタルフィルタリング処理するデ
   ィジタルフィルタリング回路と、 上記ディジタルフィルタリング処理された右ディジタル
   音声データ，左ディジタル音声データをディジタルステ
   レオコンポジット信号に変換するディジタルステレオコ
   ンポジット信号生成回路と、 所定の周波数に対応したＤＤＳ用コードを発生する複数
   のＤＤＳ用コード発生部を有し、上記サンプリング周波
   数情報に基づいて、一の上記ＤＤＳ用コード発生部を選
   択するＤＤＳ用コード変換回路と、 上記選択されたＤＤＳ用コード発生部からのＤＤＳ用コ
   ードに基づいて、上記ディジタル音声のディジタルサン
   プリング周波数に対応した出力周波数を生成するＤＤＳ
   回路と、 を備えることを特徴としたディジタルＦＭ変調器。
2. 【請求項２】 上記複数の周波数用係数発生部は、４８
   ＫＨｚ用係数を発生する第１の周波数用係数発生部と、
   ４４．１ＫＨｚ用係数を発生する第２の周波数用係数発
   生部と、３２ＫＨｚ用係数を発生する第３の周波数用係
   数発生部とからなり、 上記複数のＤＤＳ用コード発生部は、４８ＫＨｚのディ
   ジタルサンプリング周波数に対応したＤＤＳ用コードを
   発生する第１のＤＤＳ用コード発生部と、４４．１ＫＨ
   ｚのディジタルサンプリング周波数に対応したＤＤＳ用
   コードを発生する第２のＤＤＳ用コード発生部と、３２
   ＫＨｚのディジタルサンプリング周波数に対応したＤＤ
   Ｓ用コードを発生する第３のＤＤＳ用コード発生部とか
   らなる、 請求項１記載のディジタルＦＭ変調器。
3. 【請求項３】 上記ディジタルサンプリング周波数を基
   準波として、上記ディジタルフィルタリング回路とディ
   ジタルステレオコンポジット信号生成回路とで使用され
   るサンプリングクロックを生成する第１のＰＬＬ回路
   と、 上記ディジタルサンプリング周波数を基準波として、上
   記ＤＤＳ回路で使用されるシステムクロックを生成する
   第２のＰＬＬ回路と、 を設けた請求項１または請求項２記載のディジタルＦＭ
   変調器。
4. 【請求項４】 上記ディジタルフィルタリング回路は、
   上記選択された一の周波数用係数発生部からの周波数係
   数に基づいて、上記ディジタルフィルタリング処理を行
   うローパスフィルタ，プリエンファシス，及びオーバサ
   ンプリングを有する、 請求項１，２または３記載のディジタルＦＭ変調器。