JP2811067B2 - 選局表示回路 - Google Patents
選局表示回路Info
- Publication number
- JP2811067B2 JP2811067B2 JP62181338A JP18133887A JP2811067B2 JP 2811067 B2 JP2811067 B2 JP 2811067B2 JP 62181338 A JP62181338 A JP 62181338A JP 18133887 A JP18133887 A JP 18133887A JP 2811067 B2 JP2811067 B2 JP 2811067B2
- Authority
- JP
- Japan
- Prior art keywords
- tuning
- signal
- counter
- circuit
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画面上に選局状態を表示する選局表示回路に
関する。 〔従来の技術〕 テレビ画面に選局状態を表示する従来例としては特開
昭62−68373号に示されたものがある。それは、第５図
に示す様に同調電圧発生用アップダウンカウンタ57と、
同期信号に同期してリセットされカウントアップするカ
ウンタ55の出力値が一致した時点でパルスを発生させ、
選局表示信号62として映像信号61に重畳する事により、
バー状の選局表示を行っている。 〔発明が解決しようとする問題点〕 しかし、従来のカウンタ55はオーバーフローすると再
びカウント値が０に戻ってしまう。従って、選局表示バ
ー画像が画面右端に来る前に、カウントがオーバーフロ
ーする様なクロック周波数に設定された場合、前記カウ
ンタ55の出力値が再び、前記アップダウンカウンタ57の
出力値と一致する場合が生じ、画面には第４図に示す様
に２本のバー画像が現われてしまう問題があった。これ
を防止する為には、選局表示バー画像が画面右端に来た
時点で、前記カウンタ55がオーバーフローする様なクロ
ック周波数に設定する必要があるが、液晶表示等の画素
表示方式では該クロック周波数は水平画素数により決定
される為、前記カウンタ55用のクロック信号はこれを分
周して条件を満足させる必要がある。しかし、この回路
をIC化した場合には分周比が固定化されてしまう為、特
定の画素数の表示体にしか対応出来ない。 そこで、本発明はこの様な問題点を解決するもので、
その目的とするところは、任意の画素数の画像表示に対
して、常に１本の選局表示バー画像を発生させる選局表
示回路を提供するところにある。 〔問題点を解決するための手段〕 本発明の選局表示回路は、クロック信号を計数する第
１のカウンタと、前記第１のカウンタの計数値に応じて
発生された同調電圧に基づき同調動作を行う電子同調チ
ューナーと、前記電子同調チューナからの出力に基づき
映像信号を検波する映像検波回路と、１水平期間が始ま
る毎にリセットされ、計数動作を開始する第２のカウン
タと、前記第１のカウンタの出力と前記第２のカウンタ
の出力とを入力し、前記第１及び第２のカウンタの出力
が所定の関係になったことを検出して、検出信号を発生
する検出回路と、前記検出信号を入力し、前記１水平期
間が始まった後に一番初めに入力した検出信号にのみ基
づいて選局表示信号を出力する選局表示信号発生回路
と、前記選局表示信号を前記映像信号に重畳する選局表
示重畳回路とを備えることを特徴とする。 〔作用〕 本発明は以上の構成を有するので、画像表示体の水平
画素数を変更しても、選局表示用カウンタへ入力するク
ロック信号の分周比を変える必要がなく、常に１本の選
局表示バー画素が発生される。 〔実施例〕 以下、本発明について実施例に基づき詳細に説明す
る。 第１図は、本発明のテレビの選局表示回路の回路図、
第２図は、第１図の動作を示すタイミングチャート図で
ある。 電子同調チューナ１より出力された、IF信号は、映像
検波回路２により検波され映像信号14となる。この映像
信号14は同期分離回路５へ入力され、同期信号15が取出
された後、タイミング発生回路６より該同期信号周波数
のＮ倍のクロック信号17と、該同期信号15から一定時間
遅延（即ち、画面左端に画像が発生するタイミング）し
たリセット信号18が作成され、カウンタ８を作動させ
る。ここで、カウンタ８の出力がカウントアップにより
最大値（オール「１」）に達すると、再び最小値（オー
ル「０」）に戻り、カウントアップする。 次に、前記リセット信号18が発生した時点で前記カウ
ンタ８はリセットされ、再び最小値からカウントを開始
する。 一方、選局制御回路10はアップ選局命令が発生すると
アップダウンカウンタ11をカウントアップさせ、D/A変
換器12により直流電圧に変換して同調電圧13を上昇させ
る共に、選局状態を示す選局モード信号20を「１」にす
る。 次に、一致検出回路９には前記Ｍ段カウンタ８の出力
と、前記アップダウンカウンタ11の上位Ｍビットが入力
される。従って、前記カウンタ８の出力値が上昇時に、
前記アップダウンカウンタ11の出力値と一致した時点
で、該一致検出回路９からパルス信号16が出力され、ゲ
ート21に入力される。ここで、前記アップダウンカウン
タ11の出力が一定値以下の場合、該パルス信号16は１水
平期間に２発発生する。しかし、第１パルス選択回路の
出力Ｑは前記リセット信号18により「１」にセットさ
れ、１発目のパルス信号16の立下がりにより「０」とな
り、前記ゲート21に入力される。また、前記選局モード
信号20も前記ゲート21に入力されているが、「１」とな
っているため、パルス信号16の１発目のみが前記ゲート
21を通過し、選局表示信号19として選局表示重畳回路３
に入力される。 従って、画像表示体４には第３図に示す様に、選局状
態を示す縦方向のバー状画像が、表示される。このバー
状画像は、アップ方向へ選局中は前記選局表示信号19の
パルス位置が、前記リセット信号18に対し右方向へ移動
する為、バー状画像も右方向へ移動し、選局周波数が上
昇している事を知らせる。 ところで、前記カウンタ８には最大値に達した後、再
び最小値からカウントするオーバーフロー期間があり、
この期間では前記選局表示信号19は出力されない。従っ
て、選局表示領域は最大値に達するまでの期間のとな
り、画面右側に表示されない領域が発生する。言い換え
れば、水平画素数の変更により前記クロック信号17の周
波数が変わっても、選局表示領域が変わる事により、常
に１本の選局表示バー画像が発生される様に調整され
る。 次に、テレビ信号に同調した時点で、前記選局モード
信号20が「０」となり、前記ゲート21を閉じる為、選局
表示が消え映像信号のみ画面に表示される。 〔発明の効果〕 本発明は以上説明したとおり、画像表示体の水平画素
数を変更しても、選局表示領域が変わる事により、常に
１本の選局表示バー画像が発生される様に調整される。
従って、画素数毎に選局表示用カウンタへ入力するクロ
ック信号の分周比を変える必要が無くなり、選局表示回
路に汎用性を持たせることができる。その結果大幅なコ
ストダウンが計れる。
関する。 〔従来の技術〕 テレビ画面に選局状態を表示する従来例としては特開
昭62−68373号に示されたものがある。それは、第５図
に示す様に同調電圧発生用アップダウンカウンタ57と、
同期信号に同期してリセットされカウントアップするカ
ウンタ55の出力値が一致した時点でパルスを発生させ、
選局表示信号62として映像信号61に重畳する事により、
バー状の選局表示を行っている。 〔発明が解決しようとする問題点〕 しかし、従来のカウンタ55はオーバーフローすると再
びカウント値が０に戻ってしまう。従って、選局表示バ
ー画像が画面右端に来る前に、カウントがオーバーフロ
ーする様なクロック周波数に設定された場合、前記カウ
ンタ55の出力値が再び、前記アップダウンカウンタ57の
出力値と一致する場合が生じ、画面には第４図に示す様
に２本のバー画像が現われてしまう問題があった。これ
を防止する為には、選局表示バー画像が画面右端に来た
時点で、前記カウンタ55がオーバーフローする様なクロ
ック周波数に設定する必要があるが、液晶表示等の画素
表示方式では該クロック周波数は水平画素数により決定
される為、前記カウンタ55用のクロック信号はこれを分
周して条件を満足させる必要がある。しかし、この回路
をIC化した場合には分周比が固定化されてしまう為、特
定の画素数の表示体にしか対応出来ない。 そこで、本発明はこの様な問題点を解決するもので、
その目的とするところは、任意の画素数の画像表示に対
して、常に１本の選局表示バー画像を発生させる選局表
示回路を提供するところにある。 〔問題点を解決するための手段〕 本発明の選局表示回路は、クロック信号を計数する第
１のカウンタと、前記第１のカウンタの計数値に応じて
発生された同調電圧に基づき同調動作を行う電子同調チ
ューナーと、前記電子同調チューナからの出力に基づき
映像信号を検波する映像検波回路と、１水平期間が始ま
る毎にリセットされ、計数動作を開始する第２のカウン
タと、前記第１のカウンタの出力と前記第２のカウンタ
の出力とを入力し、前記第１及び第２のカウンタの出力
が所定の関係になったことを検出して、検出信号を発生
する検出回路と、前記検出信号を入力し、前記１水平期
間が始まった後に一番初めに入力した検出信号にのみ基
づいて選局表示信号を出力する選局表示信号発生回路
と、前記選局表示信号を前記映像信号に重畳する選局表
示重畳回路とを備えることを特徴とする。 〔作用〕 本発明は以上の構成を有するので、画像表示体の水平
画素数を変更しても、選局表示用カウンタへ入力するク
ロック信号の分周比を変える必要がなく、常に１本の選
局表示バー画素が発生される。 〔実施例〕 以下、本発明について実施例に基づき詳細に説明す
る。 第１図は、本発明のテレビの選局表示回路の回路図、
第２図は、第１図の動作を示すタイミングチャート図で
ある。 電子同調チューナ１より出力された、IF信号は、映像
検波回路２により検波され映像信号14となる。この映像
信号14は同期分離回路５へ入力され、同期信号15が取出
された後、タイミング発生回路６より該同期信号周波数
のＮ倍のクロック信号17と、該同期信号15から一定時間
遅延（即ち、画面左端に画像が発生するタイミング）し
たリセット信号18が作成され、カウンタ８を作動させ
る。ここで、カウンタ８の出力がカウントアップにより
最大値（オール「１」）に達すると、再び最小値（オー
ル「０」）に戻り、カウントアップする。 次に、前記リセット信号18が発生した時点で前記カウ
ンタ８はリセットされ、再び最小値からカウントを開始
する。 一方、選局制御回路10はアップ選局命令が発生すると
アップダウンカウンタ11をカウントアップさせ、D/A変
換器12により直流電圧に変換して同調電圧13を上昇させ
る共に、選局状態を示す選局モード信号20を「１」にす
る。 次に、一致検出回路９には前記Ｍ段カウンタ８の出力
と、前記アップダウンカウンタ11の上位Ｍビットが入力
される。従って、前記カウンタ８の出力値が上昇時に、
前記アップダウンカウンタ11の出力値と一致した時点
で、該一致検出回路９からパルス信号16が出力され、ゲ
ート21に入力される。ここで、前記アップダウンカウン
タ11の出力が一定値以下の場合、該パルス信号16は１水
平期間に２発発生する。しかし、第１パルス選択回路の
出力Ｑは前記リセット信号18により「１」にセットさ
れ、１発目のパルス信号16の立下がりにより「０」とな
り、前記ゲート21に入力される。また、前記選局モード
信号20も前記ゲート21に入力されているが、「１」とな
っているため、パルス信号16の１発目のみが前記ゲート
21を通過し、選局表示信号19として選局表示重畳回路３
に入力される。 従って、画像表示体４には第３図に示す様に、選局状
態を示す縦方向のバー状画像が、表示される。このバー
状画像は、アップ方向へ選局中は前記選局表示信号19の
パルス位置が、前記リセット信号18に対し右方向へ移動
する為、バー状画像も右方向へ移動し、選局周波数が上
昇している事を知らせる。 ところで、前記カウンタ８には最大値に達した後、再
び最小値からカウントするオーバーフロー期間があり、
この期間では前記選局表示信号19は出力されない。従っ
て、選局表示領域は最大値に達するまでの期間のとな
り、画面右側に表示されない領域が発生する。言い換え
れば、水平画素数の変更により前記クロック信号17の周
波数が変わっても、選局表示領域が変わる事により、常
に１本の選局表示バー画像が発生される様に調整され
る。 次に、テレビ信号に同調した時点で、前記選局モード
信号20が「０」となり、前記ゲート21を閉じる為、選局
表示が消え映像信号のみ画面に表示される。 〔発明の効果〕 本発明は以上説明したとおり、画像表示体の水平画素
数を変更しても、選局表示領域が変わる事により、常に
１本の選局表示バー画像が発生される様に調整される。
従って、画素数毎に選局表示用カウンタへ入力するクロ
ック信号の分周比を変える必要が無くなり、選局表示回
路に汎用性を持たせることができる。その結果大幅なコ
ストダウンが計れる。
【図面の簡単な説明】
第１図は本発明のテレビの選局表示回路の回路図。
第２図は第１図の動作を示すタイミングチャート図。
第３図は本発明の選局状態のテレビ画像図。
第４図は従来の選局状態のテレビ画像図。
第５図は、従来のテレビの選局表示回路の回路図。
１……電子同調チューナ
２……映像検波回路
３……選局表示重畳回路
４……画像表示体
５……同期分離回路
６……タイミング発生回路
７……第１パルス選択回路
８……カウンタ
９……一致検出回路
10……選局制御回路
11……アップダウンカウンタ
12……D/A変換器
21……ゲート
Claims (1)
- (57)【特許請求の範囲】 １．クロック信号を計数する第１のカウンタと、前記第
１のカウンタの計数値に応じて発生された同調電圧に基
づき同調動作を行う電子同調チューナーと、前記電子同
調チューナーの出力から映像信号を検波する映像検波回
路と、前記映像信号の１水平期間が始まる毎にリセット
され、計数動作を開始する第２のカウンタと、記第１の
カウンタの出力と前記第２のカウンタの出力とが入力さ
れ、前記第１及び前記第２のカウンタの出力が所定の関
係になったことを検出して、検出信号を発生する検出回
路と、前記検出信号が入力され、前記１水平期間が始ま
った後に最初に入力された該検出信号にのみ基づいて選
局表示信号を出力する選局表示信号発生回路と、前記選
局表示信号を前記映像信号に重畳する選局表示重畳回路
とを備えることを特徴とする選局表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181338A JP2811067B2 (ja) | 1987-07-21 | 1987-07-21 | 選局表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62181338A JP2811067B2 (ja) | 1987-07-21 | 1987-07-21 | 選局表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424682A JPS6424682A (en) | 1989-01-26 |
| JP2811067B2 true JP2811067B2 (ja) | 1998-10-15 |
Family
ID=16098950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62181338A Expired - Lifetime JP2811067B2 (ja) | 1987-07-21 | 1987-07-21 | 選局表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811067B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0799870B2 (ja) * | 1985-09-20 | 1995-10-25 | セイコーエプソン株式会社 | テレビの選局表示装置 |
-
1987
- 1987-07-21 JP JP62181338A patent/JP2811067B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424682A (en) | 1989-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |